JPH11135652A - 半導体集積回路装置の製造方法および半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【課題】 不揮発性メモリを有する半導体集積回路装置
において、浮遊ゲート電極と半導体基板との間の絶縁性
を確保する。 【解決手段】 下部浮遊ゲート電極５ｆｇ1 をパターン
形成した後、半導体基板１に対して酸化処理を施すこと
により、下部浮遊ゲート電極５ｆｇ1 の端部下のトンネ
ル絶縁膜５Ｔｉの削れを補うように、下部浮遊ゲート電
極５ｆｇ1 の側面部分に薄い絶縁膜１０を形成し、サイ
ドウォール１１のシリコン窒化膜からなる薄い絶縁膜１
１ａが、下部浮遊ゲート電極５ｆｇ1 の端部下に入り込
まないようにした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置の製造および半導体集積回路装置技術に関し、特に、
不揮発性メモリを有する半導体集積回路装置の製造技術
に適用して有効な技術に関するものである。

【０００２】

【従来の技術】電気的に書き込み・消去可能な不揮発性
メモリは、例えば配線基板上に組み込んだままでも情報
の書き換えが可能であり、使用し易いことからメモリを
必要とする種々の製品に幅広く使用されている。特に、
電気的一括消去型ＥＥＰＲＯＭ（Electrically Erasabl
e Programmable ROM；以下、フラッシュメモリ（ＥＥＰ
ＲＯＭ）ともいう）は、メモリセルのサイズを、ＤＲＡ
Ｍ（Dynamic Random Access Memory）よりも小さくする
ことができることからメモリカードや磁気ディスクの代
替用途の期待も大きい。

【０００３】フラッシュメモリ（ＥＥＰＲＯＭ）は、半
導体チップに形成された全てのメモリセルのデータを一
括して電気的に消去するか、又は半導体チップに形成さ
れた複数のメモリセルのうち、あるひとまとまりのメモ
リセル群のデータを一括して電気的に消去する機能を持
つ不揮発性メモリである。このフラッシュメモリ（ＥＥ
ＰＲＯＭ）の中でも１ビット/ １ＭＯＳ・ＦＥＴ構造の
ものは、１ビット/ ２ＭＯＳ・ＦＥＴ構造のものに比べ
て集積度を高くできることから需要が急増している。１
ビット/ １ＭＯＳ・ＦＥＴ構造は、１個のメモリセル
が、例えば１個の２層ゲートＭＯＳ・ＦＥＴ構造で構成
されている。その２層ゲートＭＯＳ・ＦＥＴは、半導体
基板上にトンネル絶縁膜を介して浮遊ゲートを設け、そ
の上に層間用の絶縁膜を介して制御ゲートを積み重ねて
構成されている。そして、この浮遊ゲートに電子を注入
したり、そこから電子を放出させることによって“１
（Ｈｉｇｈ）”または“０（Ｌｏｗ）”レベルのデータ
を記憶する構造になっている。

【０００４】この種のフラッシュメモリ（ＥＥＰＲＯ
Ｍ）については、例えば特開平６−１７７３９２号公報
に記載があり、ＡＮＤ形フラッシュメモリにおいて、浮
遊ゲート電極の両側の半導体基板上部に形成される選択
シリコン酸化膜の端部（バーズビーク）がゲート電極の
端部下に入り込むのを抑制すべく、浮遊ゲート電極の側
面にシリコン窒化膜およびシリコン酸化膜を順に被着し
てなるサイドウォールを設ける技術が開示されている。

【０００５】

【発明が解決しようとする課題】ところが、上記したフ
ラッシュメモリ（ＥＥＰＲＯＭ）技術においては、以下
の課題があることを本発明者は見出した。

【０００６】すなわち、第１に、浮遊ゲート電極をパタ
ーニングした後の洗浄工程等に際して、浮遊ゲート電極
の端部下におけるゲート絶縁膜が削れてしまう結果、浮
遊ゲート電極の側面に上記したサイドウォールのシリコ
ン窒化膜が入り込んでしまい、浮遊ゲート電極と半導体
基板との間の絶縁性が劣化する問題がある。

【０００７】また、第２に、データ記憶のための電子を
浮遊ゲート電極の端部において引き抜いたり、注入した
りする場合においては、半導体基板に高不純物濃度の半
導体領域を設ける必要があるが、その半導体領域を形成
するための不純物イオン注入工程を浮遊ゲート電極のパ
ターニング直後に行った場合、浮遊ゲート電極の端部直
下に、半導体基板上面から浮遊ゲート電極下面側に突出
する突起が形成されてしまい、その突起を通じて浮遊ゲ
ート電極と半導体基板との間にリーク電流が流れ、それ
らの間の絶縁性が劣化する問題がある。半導体基板にお
いて高濃度の不純物イオンが注入された領域ではダメー
ジによりアモルファス状態になる。このアモルファス状
態になった領域はその後の熱処理によって結晶状態が回
復するが、その際にアモルファス状態になった領域とな
らなかった領域との境界領域において、不純物原子とシ
リコン原子との置換現象によって体積膨張が生じる。こ
の結果、その境界領域に突起が形成されてしまう。上述
の第２の問題は、その境界領域が浮遊ゲート電極の端部
に位置するので、そのゲート電極の端部直下に突起が形
成されるために生じる。

【０００８】本発明の目的は、不揮発性メモリを有する
半導体集積回路装置において、浮遊ゲート電極と半導体
基板との間の絶縁性を確保することのできる技術を提供
することにある。

【０００９】また、本発明の目的は、不揮発性メモリを
有する半導体集積回路装置の動作不良を防止することの
できる技術を提供することにある。

【００１０】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１１】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【００１２】本発明の半導体集積回路装置の製造方法
は、半導体基板に不揮発性メモリを設けている半導体集
積回路装置の製造方法であって、（ａ）前記半導体基板
上にゲート絶縁膜を形成する工程と、（ｂ）前記ゲート
絶縁膜上に導体膜を形成した後、これをパターン形成す
ることで浮遊ゲート電極を形成する工程と、（ｃ）前記
浮遊ゲート電極のパターン形成工程後、前記ゲート絶縁
膜と同じ材料を被着して浮遊ゲート電極端部の直下のゲ
ート絶縁膜の削れ部分を補う工程と、（ｄ）前記ゲート
絶縁膜の削れ部分を補う工程の後、シリコン窒化膜およ
び酸化膜を順に被着し、これをエッチバックすることに
より、浮遊ゲート電極の側面に側壁絶縁膜を形成する工
程と、（ｅ）前記側壁絶縁膜の形成工程後、前記半導体
基板に対して酸化処理を施すことにより、前記浮遊ゲー
ト電極の両側の半導体基板上に選択的に酸化膜を形成す
る工程とを有するものである。

【００１３】また、本発明の半導体集積回路装置の製造
方法は、半導体基板に不揮発性メモリを設けている半導
体集積回路装置の製造方法であって、（ａ）前記半導体
基板上にゲート絶縁膜を形成する工程と、（ｂ）前記ゲ
ート絶縁膜上に導体膜を形成した後、これをパターン形
成することで浮遊ゲート電極を形成する工程と、（ｃ）
前記浮遊ゲート電極の形成工程後、シリコン窒化膜およ
び酸化膜を順に被着し、これをエッチバックすることに
より、前記浮遊ゲート電極の側面に側壁絶縁膜を形成す
る工程と、（ｄ）前記側壁絶縁膜の形成工程後、電子の
引き抜きに寄与する相対的に高い不純物濃度の半導体領
域を形成するための不純物を半導体基板に導入する工程
と、（ｅ）前記不純物の導入工程後に、熱処理を施す工
程と、（ｆ）前記不純物導入工程後の熱処理後に、前記
半導体基板に対して酸化処理を施すことにより、前記浮
遊ゲート電極の両側の半導体基板上に選択的に酸化膜を
形成する工程とを有するものである。

【００１４】さらに、本発明の半導体集積回路装置の製
造方法は、半導体基板に不揮発性メモリを設けている半
導体集積回路装置の製造方法であって、（ａ）前記半導
体基板上にゲート絶縁膜を形成する工程と、（ｂ）前記
ゲート絶縁膜上に導体膜を形成した後、これをパターン
形成することで浮遊ゲート電極を形成する工程と、
（ｃ）前記浮遊ゲート電極のパターン形成工程後、前記
ゲート絶縁膜と同じ材料を被着して浮遊ゲート電極端部
の直下のゲート絶縁膜の削れ部分を補う工程と、（ｄ）
前記ゲート絶縁膜の削れ部分を補う工程の後、シリコン
窒化膜および酸化膜を順に被着し、これをエッチバック
することにより、浮遊ゲート電極の側面に側壁絶縁膜を
形成する工程と、（ｅ）前記側壁絶縁膜の形成工程後、
電子の引き抜きに寄与する相対的に高い不純物濃度の半
導体領域を形成するための不純物を半導体基板に導入す
る工程と、（ｆ）前記不純物の導入工程後に、熱処理を
施す工程と、（ｇ）前記不純物導入工程後の熱処理後
に、前記半導体基板に対して酸化処理を施すことによ
り、前記浮遊ゲート電極の両側の半導体基板上に選択的
に酸化膜を形成する工程とを有するものである。

【００１５】本発明の半導体集積回路装置の製造方法
は、半導体基板にＭＩＳトランジスタを設けている半導
体集積回路装置の製造方法であって、（ａ）前記半導体
基板上に前記ＭＩＳトランジスタのゲート絶縁膜を形成
する工程と、（ｂ）前記ゲート絶縁膜上に導体膜を形成
した後、これをパターン形成することで前記ＭＩＳトラ
ンジスタのゲート電極を形成する工程と、（ｃ）前記ゲ
ート電極のパターン形成工程後に半導体基板上に絶縁膜
を被着し、これをエッチバックすることにより、ゲート
電極の側面に側壁絶縁膜を形成する工程と、（ｄ）前記
側壁絶縁膜の形成工程後、前記ＭＩＳトランジスタのソ
ース・ドレインを構成する高不純物濃度の一対の半導体
領域を形成するための不純物を半導体基板に導入する工
程と、（ｅ）前記不純物導入工程後の半導体基板に対し
て熱処理を施すことにより、前記半導体基板に高不純物
濃度の一対の半導体領域を形成する工程とを有するもの
である。

【００１６】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する（なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する）。

【００１７】（実施の形態１）図１は本発明の一実施の
形態である半導体集積回路装置の要部回路図、図２は図
１の半導体集積回路装置の要部平面図、図３は図２のII
I −III 線の要部断面図、図４〜図９は図１の半導体集
積回路装置の製造工程中における要部断面図である。

【００１８】本実施の形態においては、本発明を、例え
ばＡＮＤ形のフラッシュメモリ（ＥＥＰＲＯＭ）に適用
した場合について説明する。図１は、そのメモリセル領
域の要部回路図を示している。

【００１９】メモリセル領域には、複数個のメモリセル
ブロックＭＣＢが配置されている。各メモリセルブロッ
クＭＣＢには、複数個の２層ゲート構造のメモリセルＭ
Ｃが拡散層ビット線ＢＬd と拡散層ソース線ＳＬd との
間に並列に電気的に接続されている。そして、各メモリ
セルＭＣの制御ゲート電極はワード線ＷＬ（ＷＬ1 〜Ｗ
Ｌ5 ）と電気的に接続されている。各ワード線ＷＬに
は、各メモリセルブロックＭＣＢの１つのメモリセルＭ
Ｃが電気的に接続されている。

【００２０】各メモリセルブロックＭＣＢの拡散層ビッ
ト線ＢＬd は、ブロック選択ＭＯＳ・ＦＥＴＱｓ1 を介
してビット線ＢＬと電気的に接続されるようになってい
る。ブロック選択ＭＯＳ・ＦＥＴＱｓ1 は、拡散層ビッ
ト線ＢＬd とビット線ＢＬとを電気的に接続したり、切
断したりするためのスイッチング素子である。各ブロッ
ク選択ＭＯＳ・ＦＥＴＱｓ1 のゲート電極はブロック間
共通ゲート線Ｇ1 を通じて互いに電気的に接続されてい
る。なお、ビット線ＢＬは金属膜で構成されている。

【００２１】また、各メモリブロックＭＣＢの拡散層ソ
ース線ＳＬd は、ブロック選択ＭＯＳ・ＦＥＴＱｓ2 を
介してブロック間共通ソース線ＣＳと電気的に接続され
るようになっている。ブロック選択ＭＯＳ・ＦＥＴＱｓ
2 は、拡散層ソース線ＳＬdとブロック間共通ソース線
ＣＳとを電気的に接続したり、切断したりするためのス
イッチング素子である。各ブロック選択ＭＯＳ・ＦＥＴ
Ｑｓ2 のゲート電極はブロック間共通ゲート線Ｇ2 を通
じて互いに電気的に接続されている。なお、ブロック間
共通ゲート線Ｇ2 は金属膜で構成されている。

【００２２】図２は図１の回路図におけるデバイスの要
部平面図を示している。図３はそのIII −III 線の断面
図を示している。

【００２３】半導体基板１は、例えばｐ形のシリコン
（Ｓｉ）単結晶からなる。この半導体基板１には、深い
ｎウエル２ＮＷが形成されている。この深いｎウエル２
ＮＷには、例えばｎ形不純物のリンまたはＡｓ等が導入
されている。半導体基板１において深いｎウエル２ＮＷ
の上層にはｐウエル３ＰＷが形成されている。このｐウ
エル３ＰＷには、例えばｐ形不純物のホウ素等が導入さ
れている。また、半導体基板１の上部には、分離用のフ
ィールド絶縁膜４が形成されている。このフィールド絶
縁膜４は、例えばシリコン酸化膜からなり、メモリブロ
ックＭＣＢ間を電気的に分離するように形成されてい
る。

【００２４】このような半導体基板１の主面上において
フィールド絶縁膜４に囲まれた領域には、上記した２層
ゲート構造の不揮発性のメモリセルＭＣが形成されてい
る。メモリセルＭＣは、パンチスルーストッパ領域５ps
と、ドレイン領域５ａと、ソース領域５ｂと、半導体基
板１の主面上に形成されたトンネル絶縁膜（ゲート絶縁
膜）５Ｔｉと、その上に形成された浮遊ゲート電極５ｆ
ｇと、その上に形成されたセル内層間膜５Ｌｉと、その
上に形成された制御ゲート電極５ｃｇとを有している。
データの書き込みおよび消去は、トンネル絶縁膜５Ｔｉ
を通して流れるトンネル電流を利用して行われる。

【００２５】パンチスルーストッパ領域５psは、ドレイ
ン領域５ａとソース領域５ｂとの間にパンチスルー現象
によってリーク電流が流れてしまうのを抑制するための
領域であり、ソース領域５ｂを取り囲むようにｐウエル
３ＰＷの上層部に形成されている。このパンチスルース
トッパ領域５psには、例えばｐ形不純物のホウ素が導入
されている。

【００２６】ドレイン領域５ａは、上記した拡散層ビッ
ト線ＢＬd の一部分で構成されており、ｐウエル３ＰＷ
の上層部に形成されている。ドレイン領域５ａには、例
えばｎ形不純物のヒ素（Ａｓ）が導入されている。ま
た、ソース領域５ｂは、上記した拡散層ソース線ＳＬd
の一部で構成されており、ｐウエル３ＰＷの上層部に形
成されている。ソース領域５ｂには、例えばｎ形不純物
のＡｓが導入されている。このような個々のメモリセル
ＭＣのドレイン領域５ａとソース領域５ｂとの間に、メ
モリセルＭＣのチャネル領域が形成される。なお、対を
成す拡散層ビット線ＢＬd と拡散層ソース線ＳＬd と
は、互いに平行に延在した状態で形成されている。そし
て、拡散層ビット線ＢＬd の端部は（図２の上方）は、
ブロック選択ＭＯＳ・ＦＥＴＱｓ1 の一方の半導体領域
６ａを形成している。なお、ブロック選択ＭＯＳ・ＦＥ
ＴＱｓ1 の他方の半導体領域６ｂは、接続孔７ａを通じ
て上記したビット線ＢＬ（図１参照）と電気的に接続さ
れている。また、拡散層ソース線ＳＬd の端部（図２の
下方）は、ブロック選択ＭＯＳ・ＦＥＴＱｓ2 の一方の
半導体領域８ａを形成している。なお、ブロック選択Ｍ
ＯＳ・ＦＥＴＱｓ2 の他方の半導体領域８ｂは、接続孔
７ｂを通じて上記したブロック間共通ソース線ＣＳ（図
１参照）と電気的に接続されている。

【００２７】トンネル絶縁膜５Ｔｉは、例えばシリコン
酸化膜からなり、上記した一対のドレイン領域５ａとソ
ース領域５ｂとの間のチャネル領域上に形成されてい
る。浮遊ゲート電極５ｆｇは、トンネル絶縁膜５Ｔｉ上
の下部浮遊ゲート電極５ｆｇ1とその上に積み重ねられ
た上部浮遊ゲート電極５ｆｇ2 とから構成されている。
下部浮遊ゲート電極５ｆｇ1 および上部浮遊ゲート電極
５ｆｇ2 は、例えば低抵抗ポリシリコンからなり、互い
に電気的に接続されている。

【００２８】この下部浮遊ゲート電極５ｆｇ1 の両側の
半導体基板１の上部には選択酸化膜９が形成されてい
る。この選択酸化膜９は、例えばシリコン酸化膜からな
り、分離用のフィールド絶縁膜４よりも薄く形成されて
いる。この選択酸化膜９の機能は、上部浮遊ゲート電極
５ｆｇ２をドレイン領域５ａやソース領域５ｂの直上ま
で平面的に重なるように形成したとしても、上部浮遊ゲ
ート電極５ｆｇ2 がドレイン領域５ａやソース領域５ｂ
に電気的に接続されないようにする機能を有している。

【００２９】また、下部浮遊ゲート部５ｆｇ1 の側面に
は、薄い絶縁膜１０を介してサイドウォール（側壁絶縁
膜）１１が形成されている。薄い絶縁膜１０は、下部浮
遊ゲート電極５ｆｇ1 の端部下のトンネル絶縁膜５Ｔｉ
の削れを補い、サイドウォール１１の薄い絶縁膜１１ａ
が下部浮遊ゲート電極５ｆｇ1 の端部下に入り込んでし
まうのを防ぐために設けられており、例えばシリコン酸
化膜からなる。サイドウォール１１の薄い絶縁膜１１ａ
は、選択酸化膜９の端部がその形成時に下部浮遊ゲート
電極５ｆｇ1 の下に入り込んでしまうのを抑制する機能
を有する膜であり、例えばシリコン窒化膜からなり、選
択酸化膜９の端部が浮遊ゲート電極５ｆｇ1 下に入り込
むのを良好に防ぐべく断面Ｌ字状に形成されている。ま
た、サイドウォール１１の外側部の絶縁膜１１ｂは、例
えばシリコン酸化膜からなり、薄い絶縁膜１１ａを自己
整合的に断面Ｌ字状に形成できるように略円弧状に形成
されている。

【００３０】このような選択酸化膜９およびサイドウォ
ール１１によって上部浮遊ゲート電極５ｆｇ2 は、ドレ
イン領域５ａやソース領域５ｂの直上方まで平面的に重
なるように延びて形成されており、その平面積が、下部
浮遊ゲート電極５ｆｇ1 の平面積よりも大きくなるよう
に形成されている。これにより、浮遊ゲート５ｆｇと制
御ゲート電極５ｃｇとの対向面積を増大させることがで
きるので、浮遊ゲート電極５ｆｇと制御ゲート電極５ｃ
ｇとの間の容量を増大させることができ、その容量結合
比を改善することが可能となっている。このため、メモ
リセルＭＣを小さな制御ゲート電位で動作させることが
できるので、消費電力を低減することが可能となってい
る。

【００３１】このような上部浮遊ゲート電極５ｆｇ2 上
には、セル内層間膜５Ｌｉを介して制御ゲート電極５ｃ
ｇが形成されている。セル内層間膜５Ｌｉは、浮遊ゲー
ト電極５ｆｇと制御ゲート電極５ｃｇとの間に容量を形
成する絶縁膜であり、例えばシリコン酸化膜、シリコン
窒化膜およびシリコン酸化膜が下層から順に積み重ねら
れて形成されている。制御ゲート電極５ｃｇは、ワード
線ＷＬの一部で構成されており、例えば低抵抗ポリシリ
コン膜または低抵抗ポリシリコン膜上にタングステンシ
リサイドまたはモリブデンシリサイド等のようなシリサ
イド膜が形成されてなる。なお、制御ゲート電極５ｃｇ
上には、シリサイド膜の剥離を防止するため、例えばシ
リコン酸化膜等からなるキャップ絶縁膜が形成される構
造としても良い。このような半導体基板１上には、層間
絶縁膜１２が堆積されており、これによってメモリセル
ＭＣが被覆されている。

【００３２】次に、本実施の形態の半導体集積回路装置
の製造方法例を図４〜図９によって説明する。

【００３３】図４は、本実施の形態の半導体集積回路装
置の製造工程中における図２のIII−III 線に該当する
箇所の断面図を示している。半導体基板１は、例えばｐ
形のシリコン（Ｓｉ）単結晶からなる。この半導体基板
１には、深いｎウエル２ＮＷが形成されている。この深
いｎウエル２ＮＷには、例えばｎ形不純物のリンまたは
Ａｓ等が導入されている。半導体基板１において深いｎ
ウエル２ＮＷの上層にはｐウエル３ＰＷが形成されてい
る。このｐウエル３ＰＷには、例えばｐ形不純物のホウ
素等が導入されている。また、半導体基板１の上部に
は、分離用のフィールド絶縁膜４が形成されている。こ
のフィールド絶縁膜４は、例えばシリコン酸化膜からな
り選択酸化法等によって形成されている。半導体基板１
の主面上においてフィールド絶縁膜４に囲まれた領域に
はトンネル絶縁膜（ゲート絶縁膜）５Ｔｉが形成されて
いる。このトンネル絶縁膜５Ｔｉは、例えばシリコン酸
化膜からなる。

【００３４】まず、上述のような半導体基板１上に、例
えば低抵抗ポリシリコン等からなる導体膜およびシリコ
ン窒化膜等からなる絶縁膜をＣＶＤ法等によって下層か
ら順に形成した後、その導体膜および絶縁膜をフォトリ
ソグラフィ技術およびドライエッチング技術等によって
パターニングすることにより、図５に示すように、下部
浮遊ゲート電極５ｆｇ1 およびキャップ絶縁膜１３を形
成する。

【００３５】続いて、半導体基板１上にメモリセルのド
レイン領域（拡散層ビット線）を覆い、かつ、ソース領
域（拡散層ソース線）が露出するようなフォトレジスト
パターン１４ａをフォトリソグラフィ技術によって形成
する。

【００３６】その後、そのフォトレジストパターン１４
ａをマスクとして、例えばｐ形不純物のホウ素をイオン
注入法によって半導体基板１に導入した後、さらに、例
えばｎ形不純物のヒ素（Ａｓ）をイオン注入法によって
半導体基板１に導入する。この場合のｐ形不純物の導入
工程は、メモリセルのソース領域およびドレイン領域間
におけるパンチスルーを抑制するパンチスルーストッパ
領域を形成するための不純物導入工程であり、そのドー
ズ量は、例えば１０¹⁴個／ｃｍ² 程度である。また、ｎ
形不純物の導入工程は、メモリセルのソース領域を形成
するための不純物導入工程であり、そのドーズ量は、例
えば１０¹³個／ｃｍ² 程度である。

【００３７】次いで、この段階で高ドーズイオンを注入
すると、下部浮遊ゲート電極５ｆｇ1 の端部下方に突起
が形成されてしまうので、本実施の形態では高ドーズイ
オン注入処理を行わずにフォトレジストパターン１４ａ
を除去し、半導体基板１に対してウエット洗浄処理を施
す。図６は、その洗浄処理工程後の半導体基板１の要部
断面図を示している。この段階では、下部浮遊ゲート電
極５ｆｇ1 の端部下のトンネル絶縁膜５Ｔｉが若干削れ
ている。したがって、この段階で選択酸化防止用のシリ
コン窒化膜を被着すると、そのシリコン酸化膜が下部浮
遊ゲート電極５ｆｇ1 の端部下方に入り込んでしまい、
下部浮遊ゲート電極５ｆｇ1 と半導体基板１との間の絶
縁性が劣化してしまう。

【００３８】そこで、本実施の形態においては、当該シ
リコン窒化膜の被着工程に先立って、半導体基板１に対
して酸化処理を施す。これにより、図７に示すように、
半導体基板１の露出面および下部浮遊ゲート電極５ｆｇ
1 の露出面に、特に、下部浮遊ゲート電極５ｆｇ1 の端
部下において削れてしまったトンネル絶縁膜５Ｔｉ部分
を補うように酸化シリコン等からなる薄い絶縁膜１０を
形成する。ただし、このような薄い絶縁膜１０の形成方
法は、酸化処理に限定されるものではなく、例えばＣＶ
Ｄ法で形成しても良い。

【００３９】この際、薄い絶縁膜１０の膜厚は、トンネ
ル絶縁膜５Ｔｉの１／２以上であり、かつ、下部浮遊ゲ
ート電極５ｆｇ1 の両側における半導体基板１の上部に
形成される後述の選択酸化膜の端部が下部浮遊ゲート電
極５ｆｇ1 の端部下方に入り込んでしまわない程度の厚
さとする。すなわち、当該シリコン窒化膜が下部浮遊ゲ
ート電極５ｆｇ1 の端部下のトンネル絶縁膜５Ｔｉの後
退部に入り込むのを完全に防止すべく当該トンネル絶縁
膜５Ｔｉの後退部を埋め込むには薄い絶縁膜１０の膜厚
をトンネル絶縁膜５Ｔｉの膜厚の１／２以上とする必要
がある。一方、当該シリコン窒化膜は選択酸化膜の端部
が下部浮遊ゲート電極５ｆｇ1 の端部下方に入り込むの
を防ぐために設けた部材であるが、薄い絶縁膜１０が厚
すぎると選択酸化膜の形成時に選択酸化膜の端部が下部
浮遊ゲート電極５ｆｇ1 の端部下方に入り込んでしま
い、シリコン窒化膜を設けた意味がなくなってしまうか
らである。

【００４０】続いて、半導体基板１上に、例えばシリコ
ン窒化膜およびシリコン酸化膜からなる絶縁膜をＣＶＤ
法等によって下層から順に形成した後、これらの絶縁膜
を異方性のドライエッチング法等によってエッチバック
することにより、図８に示すように、下部浮遊ゲート電
極５ｆｇ1 およびキャップ絶縁膜１３の側面にサイドウ
ォール（側壁絶縁膜）１１を形成する。このサイドウォ
ール１１の下部浮遊ゲート電極５ｆｇ1 側の断面Ｌ字状
の薄い絶縁膜１１ａは、例えばシリコン窒化膜からな
り、その外側の絶縁膜１１ｂは、例えばシリコン酸化膜
からなる。薄い絶縁膜１１ａが、上述の選択酸化膜形成
時において選択酸化膜の端部が下部浮遊ゲート電極５ｆ
ｇ1 の端部下に入り込むのを抑える膜である。

【００４１】その後、半導体基板１上にメモリセルＭＣ
のソース領域（拡散層ソース線）を覆い、かつ、ドレイ
ン領域（拡散層ビット線）が露出するようなフォトレジ
ストパターン１４ｂをフォトリソグラフィ技術によって
形成した後、そのフォトレジストパターン１４ｂをマス
クとして、例えばｎ形不純物のヒ素（Ａｓ）をイオン注
入法によって半導体基板１に導入する。この場合のｎ形
不純物の導入工程は、データ記憶のための電子の引き抜
きに寄与する高不純物濃度のドレイン領域を形成するた
めの不純物導入工程であり、そのドーズ量は、例えば１
０¹⁵〜１０¹⁶個／ｃｍ² 程度である。その後、フォトレ
ジストパターン１４ｂを除去した後、半導体基板１に対
して熱処理を施すことにより、高不純物濃度のドレイン
領域を形成する。

【００４２】次いで、半導体基板１に、例えばｎ形不純
物のＡｓをイオン注入法等によって導入する。この場合
のｎ形不純物の導入工程は、ドレイン領域（拡散層ビッ
ト線）およびソース領域（拡散層ソース領域）の不純物
濃度を確保して拡散層配線の抵抗を低減させ、かつ、後
述の選択酸化膜の形成時の酸化処理速度を向上させるた
めの不純物導入工程であり、そのドーズ量は、例えば１
０¹⁵〜１０¹⁶個／ｃｍ² 程度である。

【００４３】続いて、半導体基板１に対して選択酸化処
理を施すことにより、図９に示すように、下部浮遊ゲー
ト電極５ｆｇ1 の両側の半導体基板１の上部に、例えば
シリコン酸化膜からなる選択酸化膜９を形成する。これ
により、半導体基板１には、ドレイン領域５ａ（拡散層
ビット線ＢＬd ）、ソース領域（拡散層ソース線ＳＬd
）５ｂおよびパンチスルーストッパ領域５psを形成す
る。

【００４４】本実施の形態においても高不純物濃度のド
レイン領域を形成するためのイオン注入時に半導体基板
１においてアモルファス状態となった部分が再結晶化し
アモルファス状態とならかった部分との境界領域で突起
が形成されるが、本実施の形態においては、当該イオン
注入処理をサイドウォール１１を形成した後に行ってい
るので、当該突起が選択酸化膜９の形成領域に形成され
るので選択酸化処理時に酸化されてしまうし、たとえ残
されていたとしても下部浮遊ゲート電極５ｆｇ1 から充
分に離れた位置にあるので、半導体集積回路装置の動作
に支障は生じない。

【００４５】その後、キャップ絶縁膜１３を除去する。
この処理およびこの後の洗浄工程等によりサイドウォー
ル１１の上部も除去されその高さがほぼ下部浮遊ゲート
電極５ｆｇ1 の上面高さとほぼ同じ程度になる。

【００４６】次いで、半導体基板１上に、例えば低抵抗
ポリシリコン等からなる導体膜をＣＶＤ法等によって形
成した後、これをフォトリソグラフィ技術およびドライ
エッチング技術によってパターニングすることにより、
図３に示した上部浮遊ゲート電極５ｆｇ2 を形成する。
この上部浮遊ゲート電極５ｆｇ2 は、下部浮遊ゲート電
極５ｆｇ1 と電気的に接続されている。

【００４７】続いて、半導体基板１上に、例えば酸化シ
リコン膜、シリコン窒化膜および酸化シリコン膜等から
なる絶縁膜をＣＶＤ法等によって下層から順に堆積して
セル内層間膜５Ｌｉを形成する。

【００４８】その後、半導体基板１上に、例えば低抵抗
ポリシリコン等からなる導体膜をＣＶＤ法等によって堆
積し、さらにその導体膜をフォトリソグラフィ技術およ
びドライエッチング技術によってパターニングすること
により、ワード線ＷＬ、すなわち、制御ゲート電極５ｃ
ｇを形成する。これにより、不揮発性のメモリセルＭＣ
を形成する。

【００４９】その後、半導体基板１上に、例えば酸化シ
リコン等からなる絶縁膜をＣＶＤ法等によって堆積した
後、その上面を平坦化することで層間絶縁膜１２を形成
して図３に示した半導体集積回路装置を製造する。

【００５０】このように、本実施の形態によれば、以下
の効果を得ることが可能となる。

【００５１】(1).下部浮遊ゲート電極５ｆｇ1 のパター
ン形成工程後、酸化処理を施して、下部浮遊ゲート電極
５ｆｇ1 端部の直下のトンネル絶縁膜５Ｔｉの削れ部分
を補うように、薄い絶縁膜１０を形成することにより、
下部浮遊ゲート電極５ｆｇ1 の側面に形成されるサイド
ウォール１１のシリコン窒化膜等からなる耐酸化性の薄
い絶縁膜１１ａが下部浮遊ゲート電極５ｆｇ1 の端部直
下に入り込んでしまうのを防止することができるので、
下部浮遊ゲート電極５ｆｇ1 と半導体基板１との間の絶
縁性を確保することが可能となる。

【００５２】(2).下部浮遊ゲート電極５ｆｇ1 の側面に
サイドウォール１１を形成した後に、電子の引き抜きに
寄与する相対的に高い不純物濃度のドレイン領域５ａを
形成するための不純物を半導体基板１に導入することに
より、半導体基板において高濃度の不純物の導入工程に
よってアモルファス状態となった領域とならなかった領
域との境界領域に形成される突起に起因する浮遊ゲート
電極５ｆｇおよび半導体基板１間のリーク電流を防止で
き、それに起因する不揮発性メモリを有する半導体集積
回路装置の動作不良を防止することが可能となる。

【００５３】(3).上記(1) または(2) により、不揮発性
のメモリセルを有する半導体集積回路装置の動作不良を
防止することが可能となる。したがって、フラッシュメ
モリ（ＥＥＰＲＯＭ）の歩留まりを向上させることがで
き、フラッシュメモリ（ＥＥＰＲＯＭ）のコスト低減を
推進することが可能となる。

【００５４】（実施の形態２）図１０〜図１３は本発明
の他の実施の形態である半導体集積回路装置の製造工程
中における要部断面図である。

【００５５】図１０は本実施の形態２の半導体集積回路
装置の製造工程中における要部断面図である。半導体基
板１は、例えばｐ形のＳｉ単結晶からなり、その上部に
おいて素子分離領域等には、例えばシリコン酸化膜から
なるフィールド絶縁膜４が形成されている。また、半導
体基板１上においてフィールド絶縁膜４に囲まれた素子
形成領域にはゲート絶縁膜１５ｉが形成されている。

【００５６】このゲート絶縁膜１５ｉは、例えばシリコ
ン酸化膜からなる。また、このゲート絶縁膜１５ｉを酸
窒化膜（ＳｉＯＮ膜）によって形成しても良い。これに
より、ゲート絶縁膜中における界面準位の発生を抑制す
ることができ、また、同時にゲート絶縁膜中の電子トラ
ップも低減することができるので、ゲート絶縁膜１５ｉ
におけるホットキャリア耐性を向上させることが可能と
なる。したがって、極薄のゲート絶縁膜１５ｉの信頼性
を向上させることが可能となる。

【００５７】このようなゲート絶縁膜１５ｉの酸窒化方
法としては、例えばゲート絶縁膜１５ｉを酸化処理によ
って成膜する際にＮＨ₃ ガス雰囲気やＮＯ₂ ガス雰囲気
中において高温熱処理を施すことによりゲート絶縁膜１
５ｉ中に窒素を導入する方法、シリコン酸化膜等からな
るゲート絶縁膜１５ｉを形成した後、その上面に窒化膜
を形成する方法、半導体基板の主面に窒素をイオン注入
した後にゲート絶縁膜１５ｉの形成のための酸化処理を
施す方法またはゲート電極形成用のポリシリコン膜に窒
素をイオン注入した後、熱処理を施して窒素をゲート絶
縁膜に析出させる方法等がある。

【００５８】ゲート絶縁膜１５ｉ上にはゲート電極１５
ｇが形成されている。ゲート電極１５ｇは、例えば低抵
抗ポリシリコンの単体膜、低抵抗ポリシリコン膜上にタ
ングステンシリサイド等のようなシリサイド膜を積み重
ねてなる、いわゆるポリサイド構造または低抵抗ポリシ
リコン膜上に窒化タングステン（ＷＮ）や窒化チタン
（ＴｉＮ）等のようなバリア金属膜を介してタングステ
ン膜を積み重ねてなる、いわゆるポリメタル構造で構成
されている。なお、上記ゲート電極１５ｇがポリサイド
構造またはポリメタル構造の場合にはゲート電極１５ｇ
上にキャップ絶縁膜を設けるようにしても良い。

【００５９】このような半導体基板１上に、例えばシリ
コン酸化膜からなる絶縁膜をＣＶＤ法等によって被着し
た後、その絶縁膜を異方性のドライエッチングによって
エッチバックすることにより、図１１に示すように、ゲ
ート電極１５ｇの側面に、例えばシリコン酸化膜等から
なるサイドウォール（側壁絶縁膜）１６を形成する。続
いて、図１２に示すように、ＭＯＳ・ＦＥＴのソース・
ドレインを構成する高不純物濃度の一対の半導体領域を
形成すべく、そのための不純物をゲート電極１５ｇおよ
びサイドウォール１６等をマスクとして半導体基板１の
主面に対して垂直にイオン注入する。この場合の不純物
としては、例えばｎ形不純物のヒ素が用いられている。
これは、浅い接合を形成することで、ＭＯＳ・ＦＥＴの
微細化を図るため等の理由からである。そして、この場
合の不純物のドーズ量は、例えば２×１０¹⁴個／ｃｍ²
以上である。

【００６０】その後、当該不純物導入工程後の半導体基
板１に対して熱処理を施すことにより、半導体基板１の
上部においてゲート電極１５ｇの両側に、ソース・ドレ
イン用の高不純物濃度の一対の半導体領域１５ｄ, １５
ｄを形成して、例えばｎチャネル形のＭＯＳ・ＦＥＴ１
５を形成する。この熱処理においては、半導体基板１に
導入したソース・ドレイン形成用の不純物を活性化させ
るとともに、拡散させることにより、半導体領域１５ｄ
の端部がゲート電極１５ｇの端部下方にまで延びるよう
にしている。

【００６１】このように本実施の形態２によれば、ＭＯ
Ｓ・ＦＥＴ１５のゲート電極１５ｇの側面にサイドウォ
ール１６を形成した後に、ＭＯＳ・ＦＥＴ１５のソース
・ドレイン用の高不純物濃度の一対の半導体領域１５
ｄ, １５ｄを形成するための不純物を半導体基板１に導
入することにより、半導体基板１において当該不純物導
入工程によってアモルファス状態となった領域とならな
かった領域との境界領域がゲート電極１５ｇの端部から
離れた位置に形成され、当該境界領域に形成される突起
がゲート電極１５と半導体基板１との間にリーク電流を
生じさせることのない、ゲート電極１５の端部から充分
離れた位置に形成されるようにすることができるので、
当該突起に起因するゲート電極１５ｇと半導体基板１と
の間のリーク電流を防止でき、それに起因するＭＯＳ・
ＦＥＴ１５の動作不良（あるいは潜在的な不良）を防止
することが可能となる。したがって、ＭＯＳ・ＦＥＴ１
５を有する半導体集積回路装置の歩留まりを向上させる
ことができ、当該半導体集積回路装置のコスト低減を推
進することが可能となる。また、当該半導体集積回路装
置の信頼性を向上させることが可能となる。

【００６２】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。

【００６３】例えば前記実施の形態においては、シリコ
ン窒化膜を有するサイドウォールの形成前に酸化処理を
施す発明をＡＮＤ形のフラッシュメモリ（ＥＥＰＲＯ
Ｍ）に適用した場合について説明したが、これに限定さ
れるものではなく種々変更可能であり、例えばＮＯＲ
形、ＮＯＲ形のビット線をメインとサブとに階層化する
ことによりビット線負荷容量を低減して高速性を高める
ＤＩＮＯＲ形またはＮＡＮＤ形のフラッシュメモリ（Ｅ
ＥＰＲＯＭ）にも適用することができる。

【００６４】また、前記実施の形態においては、サイド
ウォールを形成した後に高不純物濃度のイオン注入工程
を行う発明をＡＮＤ形のフラッシュメモリ（ＥＥＰＲＯ
Ｍ）に適用した場合について説明したが、これに限定さ
れるものではなく種々変更かのうであり、ＮＯＲ形のフ
ラッシュメモリ（ＥＥＰＲＯＭ）に適用することができ
る。

【００６５】また、前記実施の形態１, ２においては素
子分離構造としてフィールド絶縁膜を用いた場合につい
て説明したが、これに限定されるものではなく、例えば
半導体基板に形成した溝内に絶縁膜等を埋め込むことで
形成した溝掘り埋込形の素子分離構造としても良い。

【００６６】また、前記実施の形態２においては、ｎチ
ャネル形のＭＯＳ・ＦＥＴの形成に本発明を適用した場
合について説明したが、これに限定されるものではな
く、例えばｐチャネル形のＭＯＳ・ＦＥＴの形成に本発
明を適用することが可能である。

【００６７】また、前記実施の形態２においては、サイ
ドウォールを形成した後に、高不純物濃度のイオン注入
を行った場合について説明したが、これに限定されるも
のではなく、例えば次のようにしてもよい。

【００６８】すなわち、まず、前記実施の形態２と同様
にサイドウォールを形成した後、半導体基板の主面に対
して斜め方向から２×１０¹⁴個／ｃｍ² 未満の低いドー
ズ量でソース・ドレイン用の不純物を導入する。

【００６９】続いて、半導体基板の主面に対して垂直に
２×１０¹⁴個／ｃｍ² 以上の高いドーズ量でソース・ド
レイン用の不純物を導入する。

【００７０】その後、熱処理を施して半導体基板に導入
された不純物の活性化および拡散を行ってＭＯＳ・ＦＥ
Ｔのソース・ドレイン用の半導体領域を形成する。

【００７１】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるフラッ
シュメモリ（ＥＥＰＲＯＭ）を有する半導体集積回路装
置に適用した場合について説明したが、それに限定され
るものではなく、例えば他のＥＥＰＲＯＭを有する半導
体集積回路装置に適用できる。

【００７２】

【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。

【００７３】(1).本発明の半導体集積回路装置の製造方
法によれば、浮遊ゲート電極のパターン形成工程後、前
記ゲート絶縁膜と同じ材料を被着して浮遊ゲート電極端
部の直下のゲート絶縁膜の削れ部分を補う工程を有する
ことにより、浮遊ゲート電極の側面に形成される側壁絶
縁膜のシリコン窒化膜が浮遊ゲート電極の端部直下に入
り込んでしまうのを防止することができるので、浮遊ゲ
ート電極と半導体基板との間の絶縁性を確保することが
可能となる。このため、不揮発性メモリを有する半導体
集積回路装置の動作不良を防止することが可能となる。
したがって、不揮発性メモリを有する半導体集積回路装
置の歩留まりを向上させることができ、不揮発性メモリ
を有する半導体集積回路装置のコスト低減を推進するこ
とが可能となる。

【００７４】(2).本発明の半導体集積回路装置の製造方
法によれば、浮遊ゲート電極の側面に側壁絶縁膜を形成
した後、電子の引き抜きに寄与する相対的に高い不純物
濃度の半導体領域を形成するための不純物を半導体基板
に導入する工程を有することにより、半導体基板におい
て高濃度の不純物の導入工程によってアモルファス状態
となった領域とならなかった領域との境界領域が、浮遊
ゲート電極の端部から離れた位置に形成され、当該境界
領域に形成される突起が、浮遊ゲート電極および半導体
基板間にリーク電流を生じさせることのない、浮遊ゲー
ト電極の端部から充分に離れた位置に形成されるように
することができるので、当該突起に起因する浮遊ゲート
電極および半導体基板間のリーク電流を防止でき、それ
に起因する不揮発性メモリを有する半導体集積回路装置
の動作不良を防止することが可能となる。したがって、
不揮発性メモリを有する半導体集積回路装置の歩留まり
を向上させることができ、不揮発性メモリを有する半導
体集積回路装置のコスト低減を推進することが可能とな
る。また、当該半導体集積回路装置の信頼性を向上させ
ることが可能となる。

【００７５】(3).本発明の半導体集積回路装置の製造方
法によれば、浮遊ゲート電極のパターン形成工程後、前
記ゲート絶縁膜と同じ材料を被着して浮遊ゲート電極端
部の直下のゲート絶縁膜の削れ部分を補う工程と、浮遊
ゲート電極の側面に側壁絶縁膜を形成した後、電子の引
き抜きに寄与する相対的に高い不純物濃度の半導体領域
を形成するための不純物を半導体基板に導入する工程と
を有することにより、浮遊ゲート電極の側面に形成され
る側壁絶縁膜のシリコン窒化膜が浮遊ゲート電極の端部
直下に入り込んでしまうのを防止することができ、か
つ、半導体基板において高濃度の不純物の導入工程によ
ってアモルファス状態となった領域とならなかった領域
との境界領域が、浮遊ゲート電極の端部から離れた位置
に形成され、当該境界領域に形成される突起が、浮遊ゲ
ート電極および半導体基板間にリーク電流を生じさせる
ことのない、浮遊ゲート電極の端部から充分に離れた位
置に形成されるようにすることができる。これにより、
浮遊ゲート電極と半導体基板との間の絶縁性を確保する
ことができる。したがって、不揮発性メモリを有する半
導体集積回路装置の動作不良を防止することが可能とな
る。したがって、不揮発性メモリを有する半導体集積回
路装置の歩留まりを向上させることができ、不揮発性メ
モリを有する半導体集積回路装置のコスト低減を推進す
ることが可能となる。また、当該半導体集積回路装置の
信頼性を向上させることが可能となる。

【００７６】(4).本発明の半導体集積回路装置の製造方
法によれば、ＭＩＳトランジスタのゲート電極の側面に
側壁絶縁膜を形成した後に、ＭＩＳトランジスタのソー
ス・ドレイン用の高不純物濃度の一対の半導体領域を形
成するための不純物を半導体基板に導入することによ
り、半導体基板において当該不純物導入工程によってア
モルファス状態となった領域とならなかった領域との境
界領域がゲート電極の端部から離れた位置に形成され、
当該境界領域に形成される突起がゲート電極と半導体基
板との間にリーク電流を生じさせることのない、ゲート
電極の端部から充分離れた位置に形成されるようにする
ことができるので、当該突起に起因するゲート電極と半
導体基板との間のリーク電流を防止でき、それに起因す
るＭＩＳトランジスタの動作不良（あるいは潜在的な不
良）を防止することが可能となる。したがって、ＭＩＳ
トランジスタを有する半導体集積回路装置の歩留まりを
向上させることができ、当該半導体集積回路装置のコス
ト低減を推進することが可能となる。また、当該半導体
集積回路装置の信頼性を向上させることが可能となる。

【図面の簡単な説明】

【図１】本発明の一実施の形態である半導体集積回路装
置の要部回路図である。

【図２】図１の半導体集積回路装置の要部平面図であ
る。

【図３】図２のIII −III 線の要部断面図である。

【図４】図１の半導体集積回路装置の製造工程中におけ
る要部断面図である。

【図５】図１の半導体集積回路装置の製造工程中におけ
る要部断面図である。

【図６】図１の半導体集積回路装置の製造工程中におけ
る要部断面図である。

【図７】図１の半導体集積回路装置の製造工程中におけ
る要部断面図である。

【図８】図１の半導体集積回路装置の製造工程中におけ
る要部断面図である。

【図９】図１の半導体集積回路装置の製造工程中におけ
る要部断面図である。

【図１０】本発明の他の実施の形態である半導体集積回
路装置の製造工程中における要部断面図である。

【図１１】図１０に続く半導体集積回路装置の製造工程
中における要部断面図である。

【図１２】図１１に続く半導体集積回路装置の製造工程
中における要部断面図である。

【図１３】図１２に続く半導体集積回路装置の製造工程
中における要部断面図である。

【符号の説明】

１ 半導体基板 ２ＮＷ ｎウエル ３ＰＷ ｐウエル ４ フィールド絶縁膜 ５ｄ ドレイン領域 ５ｓ ソース領域 ５ps パンチスルーストッパ領域 ５Ｔｉ トンネル絶縁膜（ゲート絶縁膜） ５ｆｇ 浮遊ゲート電極 ５ｆｇ1 下部浮遊ゲート電極 ５ｆｇ2 上部浮遊ゲート電極 ５Ｌｉ セル内層間膜 ５ｃｇ 制御ゲート電極 ６ａ, ６ｂ 半導体領域 ７ａ, ７ｂ 接続孔 ８ａ, ８ｂ 半導体領域 ９ 選択酸化膜 １０ 薄い絶縁膜 １１ サイドウォール（側壁絶縁膜） １１ａ 薄い絶縁膜 １１ｂ 絶縁膜 １２ 層間絶縁膜 １３ キャップ絶縁膜 １４ａ, １４ｂ フォトレジストパターン １５ ＭＯＳ・ＦＥＴ（ＭＩＳトランジスタ） １５ｉ ゲート絶縁膜 １５ｇ ゲート電極 １６ サイドウォール（側壁絶縁膜） １５ｄ 半導体領域（高不純物濃度の一対の半導体領
域） ＭＣＢ メモリセルブロック ＭＣ メモリセル ＢＬ ビット線 ＢＬd 拡散層ビット線 ＳＬd 拡散層ソース線 Ｑｓ1 ブロック選択ＭＯＳ・ＦＥＴ Ｇ1 ブロック間共通ゲート線 Ｑｓ2 ブロック選択ＭＯＳ・ＦＥＴ Ｇ2 ブロック間共通ゲート線 ＣＳ ブロック間共通ソース線

───────────────────────────────────────────────────── フロントページの続き (72)発明者 土屋 修 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内

Claims (9)

【特許請求の範囲】
1. 【請求項１】 半導体基板に不揮発性メモリを設けてい
   る半導体集積回路装置の製造方法であって、（ａ）前記
   半導体基板上にゲート絶縁膜を形成する工程と、（ｂ）
   前記ゲート絶縁膜上に導体膜を形成した後、これをパタ
   ーン形成することで浮遊ゲート電極を形成する工程と、
   （ｃ）前記浮遊ゲート電極のパターン形成工程後、前記
   ゲート絶縁膜と同じ材料を被着して浮遊ゲート電極端部
   の直下のゲート絶縁膜の削れ部分を補う工程と、（ｄ）
   前記ゲート絶縁膜の削れ部分を補う工程の後、シリコン
   窒化膜および酸化膜を順に被着し、これをエッチバック
   することにより、浮遊ゲート電極の側面に側壁絶縁膜を
   形成する工程と、（ｅ）前記側壁絶縁膜の形成工程後、
   前記半導体基板に対して酸化処理を施すことにより、前
   記浮遊ゲート電極の両側の半導体基板上に選択的に酸化
   膜を形成する工程とを有することを特徴とする半導体集
   積回路装置の製造方法。
2. 【請求項２】 半導体基板に不揮発性メモリを設けてい
   る半導体集積回路装置の製造方法であって、（ａ）前記
   半導体基板上にゲート絶縁膜を形成する工程と、（ｂ）
   前記ゲート絶縁膜上に導体膜を形成した後、これをパタ
   ーン形成することで浮遊ゲート電極を形成する工程と、
   （ｃ）前記浮遊ゲート電極の形成工程後、シリコン窒化
   膜および酸化膜を順に被着し、これをエッチバックする
   ことにより、前記浮遊ゲート電極の側面に側壁絶縁膜を
   形成する工程と、（ｄ）前記側壁絶縁膜の形成工程後、
   電子の引き抜きに寄与する相対的に高い不純物濃度の半
   導体領域を形成するための不純物を半導体基板に導入す
   る工程と、（ｅ）前記不純物の導入工程後に、熱処理を
   施す工程と、（ｆ）前記不純物導入工程後の熱処理後
   に、前記半導体基板に対して酸化処理を施すことによ
   り、前記浮遊ゲート電極の両側の半導体基板上に選択的
   に酸化膜を形成する工程とを有することを特徴とする半
   導体集積回路装置の製造方法。
3. 【請求項３】 半導体基板に不揮発性メモリを設けてい
   る半導体集積回路装置の製造方法であって、（ａ）前記
   半導体基板上にゲート絶縁膜を形成する工程と、（ｂ）
   前記ゲート絶縁膜上に導体膜を形成した後、これをパタ
   ーン形成することで浮遊ゲート電極を形成する工程と、
   （ｃ）前記浮遊ゲート電極のパターン形成工程後、前記
   ゲート絶縁膜と同じ材料を被着して浮遊ゲート電極端部
   の直下のゲート絶縁膜の削れ部分を補う工程と、（ｄ）
   前記ゲート絶縁膜の削れ部分を補う工程の後、シリコン
   窒化膜および酸化膜を順に被着し、これをエッチバック
   することにより、浮遊ゲート電極の側面に側壁絶縁膜を
   形成する工程と、（ｅ）前記側壁絶縁膜の形成工程後、
   電子の引き抜きに寄与する相対的に高い不純物濃度の半
   導体領域を形成するための不純物を半導体基板に導入す
   る工程と、（ｆ）前記不純物の導入工程後に、熱処理を
   施す工程と、（ｇ）前記不純物導入工程後の熱処理後
   に、前記半導体基板に対して酸化処理を施すことによ
   り、前記浮遊ゲート電極の両側の半導体基板上に選択的
   に酸化膜を形成する工程とを有することを特徴とする半
   導体集積回路装置の製造方法。
4. 【請求項４】 請求項２または３記載の半導体集積回路
   装置の製造方法において、前記不揮発性メモリセルのソ
   ース領域およびドレイン領域の抵抗を低下させ、かつ、
   前記半導体基板上に選択的に酸化膜を形成する際に酸化
   速度を向上させるべく、前記不純物の導入工程後の熱処
   理後に、前記半導体領域のソース領域およびドレイン領
   域に所定の不純物を導入する工程を有することを特徴と
   する半導体集積回路装置の製造方法。
5. 【請求項５】 請求項１または３記載の半導体集積回路
   装置の製造方法において、前記浮遊ゲート電極端部の直
   下のゲート絶縁膜の削れ部分を補うべく被着された前記
   ゲート絶縁膜と同じ材料からなる絶縁膜の膜厚は、ゲー
   ト絶縁膜の厚さの半分以上であり、かつ、前記浮遊ゲー
   ト電極の両側の半導体基板上に選択的に形成される酸化
   膜の端部が浮遊ゲート電極端部に入り込まない厚さとす
   ることを特徴とする半導体集積回路装置の製造方法。
6. 【請求項６】 請求項１、２、３または４記載の半導体
   集積回路装置の製造方法において、前記不揮発性メモリ
   がＡＮＤ形またはＮＯＲ形であることを特徴とする半導
   体集積回路装置の製造方法。
7. 【請求項７】 半導体基板にＭＩＳトランジスタを設け
   ている半導体集積回路装置の製造方法であって、（ａ）
   前記半導体基板上に前記ＭＩＳトランジスタのゲート絶
   縁膜を形成する工程と、（ｂ）前記ゲート絶縁膜上に導
   体膜を形成した後、これをパターン形成することで前記
   ＭＩＳトランジスタのゲート電極を形成する工程と、
   （ｃ）前記ゲート電極のパターン形成工程後に半導体基
   板上に絶縁膜を被着し、これをエッチバックすることに
   より、ゲート電極の側面に側壁絶縁膜を形成する工程
   と、（ｄ）前記側壁絶縁膜の形成工程後、前記ＭＩＳト
   ランジスタのソース・ドレインを構成する高不純物濃度
   の一対の半導体領域を形成するための不純物を半導体基
   板に導入する工程と、（ｅ）前記不純物導入工程後の半
   導体基板に対して熱処理を施すことにより、前記半導体
   基板に前記ＭＩＳトランジスタの高不純物濃度の一対の
   半導体領域を形成する工程とを有することを特徴とする
   半導体集積回路装置の製造方法。
8. 【請求項８】 請求項７記載の半導体集積回路装置の製
   造方法において、前記高不純物濃度の一対の半導体領域
   を形成するための不純物のドーズ量が、２×１０¹⁴個／
   ｃｍ² 以上であることを特徴とする半導体集積回路装置
   の製造方法。
9. 【請求項９】 半導体基板に不揮発性メモリを設けてい
   る半導体集積回路装置であって、（ａ）前記半導体基板
   の上部に形成された一対の半導体領域と、（ｂ）前記一
   対の半導体領域の間の上面に形成されたゲート絶縁膜
   と、（ｃ）前記ゲート絶縁膜上に形成された下部浮遊ゲ
   ート電極と、（ｄ）前記下部浮遊ゲート電極の側面に薄
   いシリコン酸化膜を介して設けられたシリコン窒化膜か
   らなる薄い絶縁膜を有する側壁絶縁膜と、（ｅ）前記下
   部浮遊ゲート電極の両側の半導体基板上部に設けられた
   選択酸化膜と、（ｆ）前記下部浮遊ゲート電極の上部に
   接触して電気的に接続され、かつ、前記側壁絶縁膜およ
   び選択酸化膜を覆うように形成された上部浮遊ゲート電
   極と、（ｇ）前記上部浮遊ゲート電極上にセル内層間膜
   を介して設けられた制御ゲート電極とを有する不揮発性
   メモリセルを複数設けてなることを特徴とする半導体集
   積回路装置。