JPH11142484A - 並列シグネチャー圧縮回路及びその設計方法 - Google Patents
並列シグネチャー圧縮回路及びその設計方法Info
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- JPH11142484A JPH11142484A JP10251444A JP25144498A JPH11142484A JP H11142484 A JPH11142484 A JP H11142484A JP 10251444 A JP10251444 A JP 10251444A JP 25144498 A JP25144498 A JP 25144498A JP H11142484 A JPH11142484 A JP H11142484A
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Abstract
(57)【要約】
【課題】 減少されたマスキング確率を有するシグネチ
ャー圧縮回路を提供すること。 【解決手段】 本発明の並列シグネチャー圧縮回路は二
つのエラーパターン中のいずれかのエラー効果が反復エ
ラーパターンによるエラー効果の相殺が発生するビット
位置のセルではない他のセルに伝達させる。本発明の１
実施の形態では奇数距離の反複エラーパターンによるマ
スキングを防止するためシグネチャー圧縮回路は直列に
連結される２つの多重入力シグネチャーレジスタを備え
る。その他の実施の形態では、偶数距離の反複エラーパ
ターンによるマスキングを減らすため、設計許容範囲内
でできるだけ多くの回数の圧縮が遂行されるようにす
る。
ャー圧縮回路を提供すること。 【解決手段】 本発明の並列シグネチャー圧縮回路は二
つのエラーパターン中のいずれかのエラー効果が反復エ
ラーパターンによるエラー効果の相殺が発生するビット
位置のセルではない他のセルに伝達させる。本発明の１
実施の形態では奇数距離の反複エラーパターンによるマ
スキングを防止するためシグネチャー圧縮回路は直列に
連結される２つの多重入力シグネチャーレジスタを備え
る。その他の実施の形態では、偶数距離の反複エラーパ
ターンによるマスキングを減らすため、設計許容範囲内
でできるだけ多くの回数の圧縮が遂行されるようにす
る。
Description
【０００１】
【発明の属する技術分野】本発明は集積回路の欠陥検査
（ｆａｕｌｔ ｄｅｔｅｃｔｉｏｎ）のためのシグネチ
ャー分析回路（ｓｉｇｎａｔｕｒｅ ａｎａｌｙｚｅｒ
ｃｉｒｃｕｉｔ）に関するものであり、より具体的に
は検査対象回路（ｏｂｊｅｃｔ ｃｉｒｃｕｉｔ ｔｏ
ｂｅｔｅｓｔｅｄ）からの検査出力（ｔｅｓｔ ｏｕ
ｔｐｕｔｓ）を圧縮する並列シグネチャー圧縮回路及び
その設計方法に関するものである。
（ｆａｕｌｔ ｄｅｔｅｃｔｉｏｎ）のためのシグネチ
ャー分析回路（ｓｉｇｎａｔｕｒｅ ａｎａｌｙｚｅｒ
ｃｉｒｃｕｉｔ）に関するものであり、より具体的に
は検査対象回路（ｏｂｊｅｃｔ ｃｉｒｃｕｉｔ ｔｏ
ｂｅｔｅｓｔｅｄ）からの検査出力（ｔｅｓｔ ｏｕ
ｔｐｕｔｓ）を圧縮する並列シグネチャー圧縮回路及び
その設計方法に関するものである。
【０００２】
【従来の技術】図１には、集積回路の欠陥検査におい
て、検査対象回路とそれからの検査出力を圧縮する回路
が図示されている。欠陥検査に対して図１を参照して簡
略に説明すると次のようである。図示されたように、ロ
ジック、メモリ、バス回路等のような集積回路の欠陥検
査において、検査対象回路１０へは検査入力パターン
（ｔｅｓｔ ｉｎｐｕｔ ｐａｔｔｅｒｎ）が与えら
れ、回路１０の検査出力パターン（ｔｅｓｔ ｏｕｔｐ
ｕｔ ｐａｔｔｅｒｎ）すなわち、応答データ（ｒｅｓ
ｐｏｎｓｅ ｄａｔａ）はシグネチャー圧縮回路１２に
提供される。検査出力パターンはシグネチャー圧縮回路
１２で圧縮される。圧縮回路１２は単一の入力を有する
単一入力シグネチャーレジスター（ｓｉｎｇｌｅ ｉｎ
ｐｕｔ ｓｉｇｎａｔｕｒｅ ｒｅｇｉｓｔｅｒ；ＳＩ
ＳＲ）あるいは並列入力を有する多重入力シグネチャー
レジスター（ｍｕｌｔｉｐｌｅ ｉｎｐｕｔ ｓｉｇｎ
ａｔｕｒｅｒｅｇｉｓｔｅｒ；ＭＩＳＲ）から構成され
る。検査の最後の段階で、検査のシグネチャー、すなわ
ち、結果データ（ｒｅｓｕｌｔａｎｔ ｄａｔａ）は圧
縮回路１２に貯蔵される。このように、測定されたシグ
ネチャーは予測されたシグネチャーと比較される。比較
に基づいて検査対象回路１０が分析される。
て、検査対象回路とそれからの検査出力を圧縮する回路
が図示されている。欠陥検査に対して図１を参照して簡
略に説明すると次のようである。図示されたように、ロ
ジック、メモリ、バス回路等のような集積回路の欠陥検
査において、検査対象回路１０へは検査入力パターン
（ｔｅｓｔ ｉｎｐｕｔ ｐａｔｔｅｒｎ）が与えら
れ、回路１０の検査出力パターン（ｔｅｓｔ ｏｕｔｐ
ｕｔ ｐａｔｔｅｒｎ）すなわち、応答データ（ｒｅｓ
ｐｏｎｓｅ ｄａｔａ）はシグネチャー圧縮回路１２に
提供される。検査出力パターンはシグネチャー圧縮回路
１２で圧縮される。圧縮回路１２は単一の入力を有する
単一入力シグネチャーレジスター（ｓｉｎｇｌｅ ｉｎ
ｐｕｔ ｓｉｇｎａｔｕｒｅ ｒｅｇｉｓｔｅｒ；ＳＩ
ＳＲ）あるいは並列入力を有する多重入力シグネチャー
レジスター（ｍｕｌｔｉｐｌｅ ｉｎｐｕｔ ｓｉｇｎ
ａｔｕｒｅｒｅｇｉｓｔｅｒ；ＭＩＳＲ）から構成され
る。検査の最後の段階で、検査のシグネチャー、すなわ
ち、結果データ（ｒｅｓｕｌｔａｎｔ ｄａｔａ）は圧
縮回路１２に貯蔵される。このように、測定されたシグ
ネチャーは予測されたシグネチャーと比較される。比較
に基づいて検査対象回路１０が分析される。
【０００３】シグネチャー分析回路の占有面積を考える
と、ＭＩＳＲを使う並列圧縮技術（この技術では一つの
ＭＩＳＲで検査出力パターンのビットを並列に圧縮する
ことができる）がＳＩＳＲを使う直列圧縮技術（この技
術では検査出力パターンのビットに対して複数のＳＩＳ
Ｒが各々対応されなけれなならない）より有利である。
従って、近来、検査のシグネチャーを効果的に分析する
ためにＳＩＳＲによりはＭＩＳＲにより圧縮技術に広く
使われている。
と、ＭＩＳＲを使う並列圧縮技術（この技術では一つの
ＭＩＳＲで検査出力パターンのビットを並列に圧縮する
ことができる）がＳＩＳＲを使う直列圧縮技術（この技
術では検査出力パターンのビットに対して複数のＳＩＳ
Ｒが各々対応されなけれなならない）より有利である。
従って、近来、検査のシグネチャーを効果的に分析する
ためにＳＩＳＲによりはＭＩＳＲにより圧縮技術に広く
使われている。
【０００４】”Ｔｅｓｔｉｎｇ Ｓｅｍｉｃｏｎｄｕｃ
ｔｏｒ Ｍｅｍｏｒｉｅｓ”、ｂｙＪｏｈｎ Ｗｉｌｅ
ｙ＆Ｓｏｎｓ、１９９１，ｐｐ．２０４〜２０９に開示
されているように、ＳＩＲＳは勿論、ＭＩＳＲで、エラ
ーがある検査出力パターンを圧縮することにより、発生
されたシグネチャーがエラーがない検査出力パターンの
圧縮によるシグネチャーと同一である。すなわち、エラ
ーがあるパターン（エラーパターン）の圧縮により得ら
れたシグネチャーマスキング（ｍａｓｋｉｎｇ）が起こ
ることができる。ここで、シグネチャー分析器の長さ
（すなわち、シグネチャーレジスターのビット数）ｎよ
り検査対象回路から出力されるパターンシーケンス（ｐ
ａｔｔｅｒｎ ｓｅｑｕｅｎｃｅｓ）の長さがより大き
く、そして、各パターンシーケンスでエラーが発生する
確率が同一であると、ＳＩＳＲ及びＭＩＳＲ全てで、マ
スキングが発生される確率は２-nであることと知られて
いる。しかし、上のような仮定は実質的ではないので、
ＳＩＳＲやＭＩＳＲが使われる応用分野の特性により注
意しなければならない必要がある。
ｔｏｒ Ｍｅｍｏｒｉｅｓ”、ｂｙＪｏｈｎ Ｗｉｌｅ
ｙ＆Ｓｏｎｓ、１９９１，ｐｐ．２０４〜２０９に開示
されているように、ＳＩＲＳは勿論、ＭＩＳＲで、エラ
ーがある検査出力パターンを圧縮することにより、発生
されたシグネチャーがエラーがない検査出力パターンの
圧縮によるシグネチャーと同一である。すなわち、エラ
ーがあるパターン（エラーパターン）の圧縮により得ら
れたシグネチャーマスキング（ｍａｓｋｉｎｇ）が起こ
ることができる。ここで、シグネチャー分析器の長さ
（すなわち、シグネチャーレジスターのビット数）ｎよ
り検査対象回路から出力されるパターンシーケンス（ｐ
ａｔｔｅｒｎ ｓｅｑｕｅｎｃｅｓ）の長さがより大き
く、そして、各パターンシーケンスでエラーが発生する
確率が同一であると、ＳＩＳＲ及びＭＩＳＲ全てで、マ
スキングが発生される確率は２-nであることと知られて
いる。しかし、上のような仮定は実質的ではないので、
ＳＩＳＲやＭＩＳＲが使われる応用分野の特性により注
意しなければならない必要がある。
【０００５】シグネチャー分析のためのＭＩＳＲはソフ
トウェア形態で、あるいはハードウェア形態で具現され
ることができる。特に、ハードウェア的に具現されたＭ
ＩＳＲはＶＬＳＩ回路において、ロジック及びメモリ回
路の自体的な検査のためのＢＩＳＴ（ｂｕｉｌｔ−ｉｎ
ｓｅｌｆ ｔｅｓｔ）回路の主要構成成分になってい
る。
トウェア形態で、あるいはハードウェア形態で具現され
ることができる。特に、ハードウェア的に具現されたＭ
ＩＳＲはＶＬＳＩ回路において、ロジック及びメモリ回
路の自体的な検査のためのＢＩＳＴ（ｂｕｉｌｔ−ｉｎ
ｓｅｌｆ ｔｅｓｔ）回路の主要構成成分になってい
る。
【０００６】図２には、応答データの並列圧縮のための
典型的なＭＩＳＲが図示されている。図面で、ＭＩＳＲ
２０は６ビットの検査出力パターン（Ｐ１ないしＰ６）
に各々対応するフリップフロップ回路（ｆｌｉｐ−ｆｌ
ｏｐ ｃｉｒｃｕｉｔｓ）２１を具備している。各フリ
ップフロップ回路は排他的オア（ＸＯＲ）ゲート２３を
通じて上位ビット側上の次のフリップフロップ回路に連
結される。又、ＭＩＳＲ２０はフィードバックタップ
（ｆｅｅｄｂａｃｋ ｔａｐ）２５を具備している。フ
ィードバックタップ２５はＸＯＲゲート２７の一つの入
力と連結される。ＸＯＲゲート２７の出力は検査出力パ
ターンの一番目のビットに対応するＸＯＲゲート２３−
１に提供される。
典型的なＭＩＳＲが図示されている。図面で、ＭＩＳＲ
２０は６ビットの検査出力パターン（Ｐ１ないしＰ６）
に各々対応するフリップフロップ回路（ｆｌｉｐ−ｆｌ
ｏｐ ｃｉｒｃｕｉｔｓ）２１を具備している。各フリ
ップフロップ回路は排他的オア（ＸＯＲ）ゲート２３を
通じて上位ビット側上の次のフリップフロップ回路に連
結される。又、ＭＩＳＲ２０はフィードバックタップ
（ｆｅｅｄｂａｃｋ ｔａｐ）２５を具備している。フ
ィードバックタップ２５はＸＯＲゲート２７の一つの入
力と連結される。ＸＯＲゲート２７の出力は検査出力パ
ターンの一番目のビットに対応するＸＯＲゲート２３−
１に提供される。
【０００７】他のＭＩＳＲが図３に図示されている。図
３を参照すると、ＭＩＳＲはフィードバックタップの構
成が他のものを除外すると、図２のＭＩＳＲ２０と同一
な構成を有する。
３を参照すると、ＭＩＳＲはフィードバックタップの構
成が他のものを除外すると、図２のＭＩＳＲ２０と同一
な構成を有する。
【０００８】ＳＩＳＲとは別にＭＩＳＲによると、任意
の検査中である回路（ｃｉｒｃｕｉｔ ｕｎｄｅｒ ｔ
ｅｓｔ）からのパターンシーケンス（ｐａｔｔｅｒｎ
ｓｅｑｕｅｎｃｅ）上でエラーが反復的に発生される場
合にマスキングが発生されるかもしれない。言い換えれ
ば、ＭＩＳＲが反復エラーパターン（ｒｅｐｅｃｔｉｔ
ｉｖｅ ｅｒｒｏｒ ｐａｔｔｅｒｎｓ）を圧縮するこ
とに使われる時にはマスキングが発生されることができ
る。ここで、’反復エラーパターン’という用語はパタ
ーンシーケンス上の任意の二つのパターンでエラーが二
つのパターン間の距離ぐらい間隔をおいて、発生するこ
とを意味する。反復エラーパターンは二つのパターン間
の距離により、奇数の距離あるいは偶数の距離を有す
る。これに対して次の表１及び２を参照して具体的に説
明する。表１及び２は各々距離３及び距離４の反復エラ
ーパターンを示している。
の検査中である回路（ｃｉｒｃｕｉｔ ｕｎｄｅｒ ｔ
ｅｓｔ）からのパターンシーケンス（ｐａｔｔｅｒｎ
ｓｅｑｕｅｎｃｅ）上でエラーが反復的に発生される場
合にマスキングが発生されるかもしれない。言い換えれ
ば、ＭＩＳＲが反復エラーパターン（ｒｅｐｅｃｔｉｔ
ｉｖｅ ｅｒｒｏｒ ｐａｔｔｅｒｎｓ）を圧縮するこ
とに使われる時にはマスキングが発生されることができ
る。ここで、’反復エラーパターン’という用語はパタ
ーンシーケンス上の任意の二つのパターンでエラーが二
つのパターン間の距離ぐらい間隔をおいて、発生するこ
とを意味する。反復エラーパターンは二つのパターン間
の距離により、奇数の距離あるいは偶数の距離を有す
る。これに対して次の表１及び２を参照して具体的に説
明する。表１及び２は各々距離３及び距離４の反復エラ
ーパターンを示している。
【０００９】
【表１】
【００１０】
【表２】
【００１１】表１及び表２の各ローは一つの検査出力パ
ターンを示し、各パターンで’０’は正常データを表示
し、’１’はエラーを表示する。表１で、一番目エラー
パターン１０００００の一番目ビットＰ１でエラーが発
生された後、２番目エラーパターン０００１００の四番
目ビットＰ４で反復的にエラーが発生。すなわち、一番
目エラーパターン１０００００のエラービットＰ１と二
番目エラーパターン０００１００のエラービットＰ４間
の間隔はパターンシーケンス上からの二つのエラーパタ
ーン間の距離３と同一である。これと同じように、表２
では、一番目エラーパターン１０００００のエラービッ
トＰ１と二番目エラーパターン００００１０のエラービ
ットＰ５間の間隔はパターンシーケンス上からの二つの
エラーパターン間の距離４と同一である。
ターンを示し、各パターンで’０’は正常データを表示
し、’１’はエラーを表示する。表１で、一番目エラー
パターン１０００００の一番目ビットＰ１でエラーが発
生された後、２番目エラーパターン０００１００の四番
目ビットＰ４で反復的にエラーが発生。すなわち、一番
目エラーパターン１０００００のエラービットＰ１と二
番目エラーパターン０００１００のエラービットＰ４間
の間隔はパターンシーケンス上からの二つのエラーパタ
ーン間の距離３と同一である。これと同じように、表２
では、一番目エラーパターン１０００００のエラービッ
トＰ１と二番目エラーパターン００００１０のエラービ
ットＰ５間の間隔はパターンシーケンス上からの二つの
エラーパターン間の距離４と同一である。
【００１２】
【発明が解決しようとする課題】次の表３は表１の反復
エラーパターンを図２のＭＩＳＲを使って圧縮した結果
を示している。
エラーパターンを図２のＭＩＳＲを使って圧縮した結果
を示している。
【表３】
【００１３】表３に表示されたように、一番目から三番
目まで一連の圧縮の過程を通じて、表２の一番目エラー
パターン１００００００のエラービットＰ１が三回シフ
トされる。続いて、二番目エラーパターン００１０００
が入力された直後の圧縮過程、すなわち、図２の四番目
圧縮過程では、エラー効果が四番目セル、すなわち、フ
リップフロップ回路２１−４に伝達されないことを見ら
れる。言い換えれば、二番目エラーパターン０００１０
０がＭＩＳＲ２０で入力される時、四番目セルの出力す
なわち、三番目シグネチャービットＳ３は’０’にな
る。これは、エラーパターンの圧縮結果の正常パターン
の圧縮結果が同一になるマスキングが起こることを意味
する。その結果、シグネチャー（Ｓｏｕｔ）には二つの
エラーパターン中、いずれかのエラー効果も残らない。
目まで一連の圧縮の過程を通じて、表２の一番目エラー
パターン１００００００のエラービットＰ１が三回シフ
トされる。続いて、二番目エラーパターン００１０００
が入力された直後の圧縮過程、すなわち、図２の四番目
圧縮過程では、エラー効果が四番目セル、すなわち、フ
リップフロップ回路２１−４に伝達されないことを見ら
れる。言い換えれば、二番目エラーパターン０００１０
０がＭＩＳＲ２０で入力される時、四番目セルの出力す
なわち、三番目シグネチャービットＳ３は’０’にな
る。これは、エラーパターンの圧縮結果の正常パターン
の圧縮結果が同一になるマスキングが起こることを意味
する。その結果、シグネチャー（Ｓｏｕｔ）には二つの
エラーパターン中、いずれかのエラー効果も残らない。
【００１４】次の表４は表の反復エラーパターンを図２
のＭＩＳＲを使って圧縮した結果を示している。
のＭＩＳＲを使って圧縮した結果を示している。
【表４】
【００１５】表４に表示されたように、一番目から三番
目まで一連の圧縮の過程を通じて、表２の一番目エラー
パターン１００００００のエラービットＰ１が三回シフ
トされる。続いて、二番目エラーパターン００００１０
が入力された直後の圧縮過程にエラー効果が図２の５番
目セル、すなわち、フリップフロップ回路２１−５に伝
達されないことを見られる。言い換えれば、二番目エラ
ーパターン００００１０がＭＩＳＲ２０で入力される
時、５番目セルの出力すなわち、５番目シグネチャービ
ットＳ５は’０’になる。このようなマスキングによっ
て、シグネチャー（Ｓｏｕｔ）には二つのエラーパター
ン中、いずれかのエラー効果も残らない。
目まで一連の圧縮の過程を通じて、表２の一番目エラー
パターン１００００００のエラービットＰ１が三回シフ
トされる。続いて、二番目エラーパターン００００１０
が入力された直後の圧縮過程にエラー効果が図２の５番
目セル、すなわち、フリップフロップ回路２１−５に伝
達されないことを見られる。言い換えれば、二番目エラ
ーパターン００００１０がＭＩＳＲ２０で入力される
時、５番目セルの出力すなわち、５番目シグネチャービ
ットＳ５は’０’になる。このようなマスキングによっ
て、シグネチャー（Ｓｏｕｔ）には二つのエラーパター
ン中、いずれかのエラー効果も残らない。
【００１６】上から記述した反復エラーパターンはメモ
リ欠陥検査でよく発生する。従って、メモリ検査のデー
タを圧縮することに使うＭＩＳＲの重要な入力クラスと
して反復エラーパターンが考えなければならない。
リ欠陥検査でよく発生する。従って、メモリ検査のデー
タを圧縮することに使うＭＩＳＲの重要な入力クラスと
して反復エラーパターンが考えなければならない。
【００１７】本発明の目的は減少されたマスキング確率
を有するシグネチャー圧縮回路を提供することである。
を有するシグネチャー圧縮回路を提供することである。
【００１８】
【課題を解決するための手段】上述した目的を達成する
ための本発明の特徴によると、検査される電子回路から
の応答データを圧縮する圧縮回路が第１シグネチャーを
発生するため応答データ発生する第１多重入力シグネチ
ャーレジスタ（ＭＩＳＲ）と、第１ＭＩＳＲに直列に結
合され、第２シグネチャーを発生するため応答データ発
生する第２ＭＩＳＲとを含む。
ための本発明の特徴によると、検査される電子回路から
の応答データを圧縮する圧縮回路が第１シグネチャーを
発生するため応答データ発生する第１多重入力シグネチ
ャーレジスタ（ＭＩＳＲ）と、第１ＭＩＳＲに直列に結
合され、第２シグネチャーを発生するため応答データ発
生する第２ＭＩＳＲとを含む。
【００１９】本発明の他の特徴によると、検査される電
子回路からの応答データを圧縮する圧縮回路が第１ＭＩ
ＳＲに順序的に直列に結合された１つ以上の付加的なＭ
ＩＳＲを加えて含み、付加的なＭＩＳＲが並列に以前の
ＭＩＳＲの出力を各々圧縮して、別のシグネチャーを発
生する。
子回路からの応答データを圧縮する圧縮回路が第１ＭＩ
ＳＲに順序的に直列に結合された１つ以上の付加的なＭ
ＩＳＲを加えて含み、付加的なＭＩＳＲが並列に以前の
ＭＩＳＲの出力を各々圧縮して、別のシグネチャーを発
生する。
【００２０】本発明の他の特徴によると、ＭＩＳＲ各々
が少なくとも１つのフィードバックタップを有する。
が少なくとも１つのフィードバックタップを有する。
【００２１】本発明の他の特徴によると、直列で結合さ
れた少なくとも２つの多重入力シグネチャー（ＭＩＳ
Ｒ）を含み、検査される電子回路からの応答データを圧
縮する圧縮回路を設計する方法が可能な反複エラーパタ
ーンの間に最大距離を探す段階と、前記反複エラーパタ
ーンにおける圧縮工程を遂行する段階と、反複エラーパ
ターンにおけるシグネチャーエラーマスキングを有しな
い圧縮工程の数を計算する段階と、エラーマスキングを
有しない反複圧縮工程における反複エラーパターンの数
をチェクする段階と、反複エラーパターンの数に依存す
る前記ＭＩＳＲの前記数を決定する段階とを含む。
れた少なくとも２つの多重入力シグネチャー（ＭＩＳ
Ｒ）を含み、検査される電子回路からの応答データを圧
縮する圧縮回路を設計する方法が可能な反複エラーパタ
ーンの間に最大距離を探す段階と、前記反複エラーパタ
ーンにおける圧縮工程を遂行する段階と、反複エラーパ
ターンにおけるシグネチャーエラーマスキングを有しな
い圧縮工程の数を計算する段階と、エラーマスキングを
有しない反複圧縮工程における反複エラーパターンの数
をチェクする段階と、反複エラーパターンの数に依存す
る前記ＭＩＳＲの前記数を決定する段階とを含む。
【００２２】
【発明の実施の形態】次は、添付された図面を参照しな
がら、本発明の好ましい実施の形態に対して詳細に説明
する。
がら、本発明の好ましい実施の形態に対して詳細に説明
する。
【００２３】［第１実施の形態］図４を参照すると、奇
数距離の反複エラーパターンによるエラーマスキングを
防止する並列圧縮回路４０は２つのＭＩＳＲ４２−１と
４２−２を備える。ＭＩＳＲ４２−１は６ビットの検査
出力パターンＰ１ないしＰ６に各々対応する６つのフリ
ップフロップ回路４３はＸＯＲゲートを通じて、上位ゲ
ート側上のフリップフロップ回路の連結される。上記各
ＸＯＲゲート４４の１つの入力としてはビット検査出力
が入力される。又、ＭＩＳＲ４２−１はフィードバック
タップを備える。フィードバックタップはＸＯＲゲート
４５の１つの入力に連結される。ＸＯＲゲート４５の出
力は検査パターンの１番目ビットに対応するＸＯＲゲー
ト４４−１に提供する。
数距離の反複エラーパターンによるエラーマスキングを
防止する並列圧縮回路４０は２つのＭＩＳＲ４２−１と
４２−２を備える。ＭＩＳＲ４２−１は６ビットの検査
出力パターンＰ１ないしＰ６に各々対応する６つのフリ
ップフロップ回路４３はＸＯＲゲートを通じて、上位ゲ
ート側上のフリップフロップ回路の連結される。上記各
ＸＯＲゲート４４の１つの入力としてはビット検査出力
が入力される。又、ＭＩＳＲ４２−１はフィードバック
タップを備える。フィードバックタップはＸＯＲゲート
４５の１つの入力に連結される。ＸＯＲゲート４５の出
力は検査パターンの１番目ビットに対応するＸＯＲゲー
ト４４−１に提供する。
【００２４】ＭＩＳＲ４２−１に直列連結されるＭＩＳ
Ｒ４２−２もＭＩＳＲ４２−１と同様な構成を有する。
即ち、ＭＩＳＲ４２−２はＭＩＳＲ４２−１内のフリッ
プフロップ４３の出力に各対応する６つのフリップフロ
ップ４６を備える。前記ＭＩＳＲ４２−２内の各フリッ
プフロップ回路４３は前記ＭＩＳＲ４２−１のそのもの
のようにＸＯＲゲート４７を通じて上位ビット側上の対
応する次のフリップフロップ回路に連結される。各ＸＯ
Ｒゲート４８の１入力は最上位ビット位置のフリップフ
ロップ回路４３−６の出力と連結され、その他の入力は
ＭＩＳＲ４２−２フィードバックタップと連結される。
ＸＯＲゲート４８の出力は１番目のビットに対応するＸ
ＯＲゲート４４−１に提供される。
Ｒ４２−２もＭＩＳＲ４２−１と同様な構成を有する。
即ち、ＭＩＳＲ４２−２はＭＩＳＲ４２−１内のフリッ
プフロップ４３の出力に各対応する６つのフリップフロ
ップ４６を備える。前記ＭＩＳＲ４２−２内の各フリッ
プフロップ回路４３は前記ＭＩＳＲ４２−１のそのもの
のようにＸＯＲゲート４７を通じて上位ビット側上の対
応する次のフリップフロップ回路に連結される。各ＸＯ
Ｒゲート４８の１入力は最上位ビット位置のフリップフ
ロップ回路４３−６の出力と連結され、その他の入力は
ＭＩＳＲ４２−２フィードバックタップと連結される。
ＸＯＲゲート４８の出力は１番目のビットに対応するＸ
ＯＲゲート４４−１に提供される。
【００２５】上述した発明が従来の技術のように距離３
の反複エラーパターンの圧縮結果（表３参照）による
と、１ないし３番目検査パターンの圧縮によって得られ
たシグネチャーパターンのすべてはエラー効果を有する
が、４番目パターン（即ち、２番目エラーパターン）の
圧縮によるシグネチャーはエラー効果を有しない。エラ
ー効果を有しない１ないし３番目のシグネチャーパター
ンは相互間の距離１の反複エラーパターンである。表３
のシグネチャーを再び圧縮すれば、次の表５のようにな
る。
の反複エラーパターンの圧縮結果（表３参照）による
と、１ないし３番目検査パターンの圧縮によって得られ
たシグネチャーパターンのすべてはエラー効果を有する
が、４番目パターン（即ち、２番目エラーパターン）の
圧縮によるシグネチャーはエラー効果を有しない。エラ
ー効果を有しない１ないし３番目のシグネチャーパター
ンは相互間の距離１の反複エラーパターンである。表３
のシグネチャーを再び圧縮すれば、次の表５のようにな
る。
【００２６】
【表５】
【００２７】表５のように、表３の圧縮（即ち、２次圧
縮）の間に、２番目シグネチャーでマスキングが発生
し、３番目シグネチャーではマスキングが発生されな
い、この結果最後のシグネチャーはエラー効果を有す
る。
縮）の間に、２番目シグネチャーでマスキングが発生
し、３番目シグネチャーではマスキングが発生されな
い、この結果最後のシグネチャーはエラー効果を有す
る。
【００２８】上のような奇数距離の反複パターンの圧縮
を一般化すれば、次のようである。
を一般化すれば、次のようである。
【００２９】次の表６に示したように、任意のパターン
のｉ番目ビットとそれからある奇数距離ｋを有するパタ
ーンのｉ＋ｋ番目ビットにエラーが示す反複エラーパタ
ーンを考慮する。
のｉ番目ビットとそれからある奇数距離ｋを有するパタ
ーンのｉ＋ｋ番目ビットにエラーが示す反複エラーパタ
ーンを考慮する。
【００３０】
【表６】
【００３１】次の表７は表６の反複エラーパターンの圧
縮（即ち、１次圧縮）によって得られるシグネチャーを
示している。
縮（即ち、１次圧縮）によって得られるシグネチャーを
示している。
【表７】
【００３２】表７に示したようにｉないしｋ＋１番目シ
グネチャーパターンのうち、最後の１つを除くすべての
シグネチャーパターンはエラーパターンはエラー効果を
有する。即ち、ｉ番目ないしｉ＋ｋ−１番目シグネチャ
ーパターンは共に相互間に対する距離１の反複エラーパ
ターンになり、最後のパターンはマスキングによってエ
ラー効果を有する。
グネチャーパターンのうち、最後の１つを除くすべての
シグネチャーパターンはエラーパターンはエラー効果を
有する。即ち、ｉ番目ないしｉ＋ｋ−１番目シグネチャ
ーパターンは共に相互間に対する距離１の反複エラーパ
ターンになり、最後のパターンはマスキングによってエ
ラー効果を有する。
【００３３】次の表８は表７のシグネチャーパターンの
圧縮（即ち、２次圧縮）によって得られるシグネチャー
を示している。
圧縮（即ち、２次圧縮）によって得られるシグネチャー
を示している。
【表８】
【００３４】表８に示したように、表７でエラー効果を
有するｋ−１個のシグネチャーパターン（ｉないし１＋
ｋ−１番目シグネチャー）うち、偶数番目パターンの圧
縮の間にマスキングが発生して、１＋ｋ−１番目シグネ
チャーパターンはエラー効果を有する。この１＋ｋ−１
番目シグネチャーパターンのエラー効果はｉ＋ｋ番目シ
グネチャーパターンの圧縮で得られるシグネチャーに伝
達される。
有するｋ−１個のシグネチャーパターン（ｉないし１＋
ｋ−１番目シグネチャー）うち、偶数番目パターンの圧
縮の間にマスキングが発生して、１＋ｋ−１番目シグネ
チャーパターンはエラー効果を有する。この１＋ｋ−１
番目シグネチャーパターンのエラー効果はｉ＋ｋ番目シ
グネチャーパターンの圧縮で得られるシグネチャーに伝
達される。
【００３５】結局、図４に示したように２段のＭＩＳＲ
４２−１と４２−２を使用して検査パターンの圧縮によ
って得られるシグネチャーパターンが再び圧縮されるよ
うにすると、奇数距離の反複エラーパターンによってエ
ラーパターンによってエラーマスキングが防止される。
４２−１と４２−２を使用して検査パターンの圧縮によ
って得られるシグネチャーパターンが再び圧縮されるよ
うにすると、奇数距離の反複エラーパターンによってエ
ラーパターンによってエラーマスキングが防止される。
【００３６】［第２実施の形態］上述した発明が従来の
技術のように距離４の反複エラーパターンの圧縮結果
（表４参照）によると、１ないし４番目検査パターンの
圧縮によって得られたシグネチャーパターンのすべては
エラー効果を有するが、５番目パターン（即ち、２番目
エラーパターン）の圧縮によるシグネチャーはエラー効
果を有しない。エラー効果を有しない１ないし４番目の
シグネチャーパターンは相互間の距離１の反複エラーパ
ターンである。表４のシグネチャーを再び圧縮すれば、
次の表９のようになる。
技術のように距離４の反複エラーパターンの圧縮結果
（表４参照）によると、１ないし４番目検査パターンの
圧縮によって得られたシグネチャーパターンのすべては
エラー効果を有するが、５番目パターン（即ち、２番目
エラーパターン）の圧縮によるシグネチャーはエラー効
果を有しない。エラー効果を有しない１ないし４番目の
シグネチャーパターンは相互間の距離１の反複エラーパ
ターンである。表４のシグネチャーを再び圧縮すれば、
次の表９のようになる。
【００３７】
【表９】
【００３８】表９のように、表４の圧縮（即ち、２次圧
縮）の間、２番目、４番目シグネチャーパターンでマス
キングが発生し、最後シグネチャーではエラー効果が伝
達されない。
縮）の間、２番目、４番目シグネチャーパターンでマス
キングが発生し、最後シグネチャーではエラー効果が伝
達されない。
【００３９】再び表９の圧縮（即ち、３次圧縮）の結果
は次の表１０と同一である。
は次の表１０と同一である。
【表１０】
【００４０】表１０のように、３次圧縮（即ち、表９の
圧縮）の間、再び３番目、シグネチャーパターンでマス
キングが発生し、最後シグネチャーでもエラー効果が伝
達されない。
圧縮）の間、再び３番目、シグネチャーパターンでマス
キングが発生し、最後シグネチャーでもエラー効果が伝
達されない。
【００４１】表１０シグネチャーパターンの圧縮（即
ち、４次圧縮）が遂行されると、次の表１１のようなシ
グネチャーパターンが得られる。
ち、４次圧縮）が遂行されると、次の表１１のようなシ
グネチャーパターンが得られる。
【表１１】
【００４２】表１１のように、距離４の反複エラーパタ
ーンに対する４次圧縮が遂行されると、マスキングが発
生されないで、エラー効果が最後シグネチャーに伝達さ
れる。
ーンに対する４次圧縮が遂行されると、マスキングが発
生されないで、エラー効果が最後シグネチャーに伝達さ
れる。
【００４３】反複エラーパターンに対する複数回数の圧
縮を遂行すれば、エラーマスキングが発生されないで、
必要な圧縮回数は反複エラーパターンの距離によって異
なる。次の表１２は距離１ないし１６の反複エラーパタ
ーンに対して１ないし１６回の圧縮が遂行されるとき、
マスキングが発生しない場合を示している。表１２でｘ
はエラーマスキングが発生しないことを示している。
縮を遂行すれば、エラーマスキングが発生されないで、
必要な圧縮回数は反複エラーパターンの距離によって異
なる。次の表１２は距離１ないし１６の反複エラーパタ
ーンに対して１ないし１６回の圧縮が遂行されるとき、
マスキングが発生しない場合を示している。表１２でｘ
はエラーマスキングが発生しないことを示している。
【表１２】
【００４４】上の表１２に表示されたように、１回圧縮
が遂行されると、すべての反複エラーパターンでマスキ
ングが全然発生しない。距離１ないし１６（即ち、最大
距離１６）の反複エラーパターンの中各圧縮回数に対し
てマスキングが発生しない反複エラーパターンの数が表
１２の最後の行に表示されている。圧縮回数に従いマス
キングが発生しない反複エラーパターンの数と種類が多
様であることをみられる。
が遂行されると、すべての反複エラーパターンでマスキ
ングが全然発生しない。距離１ないし１６（即ち、最大
距離１６）の反複エラーパターンの中各圧縮回数に対し
てマスキングが発生しない反複エラーパターンの数が表
１２の最後の行に表示されている。圧縮回数に従いマス
キングが発生しない反複エラーパターンの数と種類が多
様であることをみられる。
【００４５】多くの圧縮回数は過度なハードウェアオー
バーヘッド（ｈａｒｄｗａｒｅ ｏｖｅｒｈｅａｄ）を
発生させるため、すべての反複エラーパターンに対して
マスキングを亡くすことができる回数の圧縮が実行され
るようにすることより、設計許容範囲内でできるだけ多
くの回数の圧縮が遂行されるようにするのが望ましい。
このために、次のような流れを通じて最適の圧縮回数が
得られる。 １）実現しようとするＭＩＳＲのタイプに関係なく、可
能な反複エラーパターンの最大距離Ｄを求める。 ２）距離１ないしＤの反複エラーパターン各々に対する
１ないしＣかいの圧縮間にマスキングが発生するか否か
を求める。ここで、Ｃはすべての反複エラーパターンの
圧縮においてどんなマスキングも発生しない圧縮回数で
ある。 ３）各圧縮回数に関連してマスキングが発生しない反複
エラーパターンの数を求める。 ４）どの回路で実現されることができるＭＩＳＲの最大
圧縮回数Ｃｍａｘを決める。 ５）Ｃｍａｘ個のＭＩＳＲを直列に連結する。
バーヘッド（ｈａｒｄｗａｒｅ ｏｖｅｒｈｅａｄ）を
発生させるため、すべての反複エラーパターンに対して
マスキングを亡くすことができる回数の圧縮が実行され
るようにすることより、設計許容範囲内でできるだけ多
くの回数の圧縮が遂行されるようにするのが望ましい。
このために、次のような流れを通じて最適の圧縮回数が
得られる。 １）実現しようとするＭＩＳＲのタイプに関係なく、可
能な反複エラーパターンの最大距離Ｄを求める。 ２）距離１ないしＤの反複エラーパターン各々に対する
１ないしＣかいの圧縮間にマスキングが発生するか否か
を求める。ここで、Ｃはすべての反複エラーパターンの
圧縮においてどんなマスキングも発生しない圧縮回数で
ある。 ３）各圧縮回数に関連してマスキングが発生しない反複
エラーパターンの数を求める。 ４）どの回路で実現されることができるＭＩＳＲの最大
圧縮回数Ｃｍａｘを決める。 ５）Ｃｍａｘ個のＭＩＳＲを直列に連結する。
【００４６】図５を参照すると、反複エラーパターンに
よるエラーマスキングを防止するため４次圧縮を実行す
る並列シグネチャー圧縮回路５０が示されている上記シ
グネチャー圧縮回路５０は相互間に４つのＭＩＳＲ５２
−１ないし５２−４を備える。各ＭＩＳＲ５２は８ビッ
トの入力パターンＰ１−Ｐ８に各々対応する８つのフリ
ップフロップ回路５４を備える。前記の実施の形態のよ
うに、各ＭＩＳＲ５２内の各フリップフロップ回路５４
はＸＯＲゲート５３を通じて上位ビット側上の次のフリ
ップフロップ回路に連結され、各ＭＩＳＲはフィードバ
ックタップを備える。
よるエラーマスキングを防止するため４次圧縮を実行す
る並列シグネチャー圧縮回路５０が示されている上記シ
グネチャー圧縮回路５０は相互間に４つのＭＩＳＲ５２
−１ないし５２−４を備える。各ＭＩＳＲ５２は８ビッ
トの入力パターンＰ１−Ｐ８に各々対応する８つのフリ
ップフロップ回路５４を備える。前記の実施の形態のよ
うに、各ＭＩＳＲ５２内の各フリップフロップ回路５４
はＸＯＲゲート５３を通じて上位ビット側上の次のフリ
ップフロップ回路に連結され、各ＭＩＳＲはフィードバ
ックタップを備える。
【００４７】上記８ビットシグネチャー圧縮回路の反複
エラーパターンの検出可能な最大距離は７である。従っ
て、表１２を参照すると、上記シグネチャー圧縮回路５
０は距離１，２，３，６，７の反複エラーパターンを検
出してそれによるエラーマスキングを防止する。
エラーパターンの検出可能な最大距離は７である。従っ
て、表１２を参照すると、上記シグネチャー圧縮回路５
０は距離１，２，３，６，７の反複エラーパターンを検
出してそれによるエラーマスキングを防止する。
【００４８】ここで、フィードバックタップを有するＭ
ＩＳＲを有する並列シグネチャー圧縮回路を通じて本発
明を詳細説明したが、本発明の技術的な思想と範囲はそ
のものに限定されないし、むしろ、本発明の多様な実施
の形態とその変形例が可能であることは本分野の通常の
技術者では明らかである。
ＩＳＲを有する並列シグネチャー圧縮回路を通じて本発
明を詳細説明したが、本発明の技術的な思想と範囲はそ
のものに限定されないし、むしろ、本発明の多様な実施
の形態とその変形例が可能であることは本分野の通常の
技術者では明らかである。
【００４９】
【発明の効果】このような本発明によると、偶数距離の
反複エラーパターンによるエラーマスキングの確率を減
らすことができる。
反複エラーパターンによるエラーマスキングの確率を減
らすことができる。
【図１】 集積回路の欠陥検査を概略的に説明する図面
である。
である。
【図２】 典型的な並列シグネチャー圧縮回路を示す回
路図である。
路図である。
【図３】 他の並列シグネチャー圧縮回路を示す回路図
である。
である。
【図４】 本発明の好ましい第１実施の形態による並列
シグネチャー圧縮回路を示す回路図である。
シグネチャー圧縮回路を示す回路図である。
【図５】 本発明の好ましい第１実施の形態による並列
シグネチャー圧縮回路を示す回路図である。
シグネチャー圧縮回路を示す回路図である。
４０，５０：並列シグネチャー圧縮回路 ４２，５２：多重入力シグネチャーレジスタ ４３，４６，５４：フリップフロップ回路 ４４，４５，４７，４８，５３：ＸＯＲゲート
Claims (5)
- 【請求項１】 検査される電子回路からの応答データを
圧縮する圧縮回路において、 第１シグネチャーを発生するため応答データ発生する第
１多重入力シグネチャーレジスタ（ＭＩＳＲ）と、 第１ＭＩＳＲに直列に結合され、第２シグネチャーを発
生するため応答データ発生する第２ＭＩＳＲとを含むこ
とを特徴とする圧縮回路。 - 【請求項２】 前記第１ＭＩＳＲに順序的に直列に結合
された１つ以上の付加的なＭＩＳＲを加えて含み、前記
付加的なＭＩＳＲが並列に以前のＭＩＳＲの出力を各々
圧縮して、別のシグネチャーを発生することを特徴とす
る請求項１に記載の圧縮回路。 - 【請求項３】 前記ＭＩＳＲ各々が少なくとも１つのフ
ィードバックタップを有することを特徴とする請求項２
記載の圧縮回路。 - 【請求項４】 前記直列で結合された少なくとも２つの
多重入力シグネチャー（ＭＩＳＲ）を含み、検査される
電子回路からの応答データを圧縮する圧縮回路を設計す
る方法において、 可能な反複エラーパターンの間に最大距離を探す段階
と、 前記反複エラーパターンにおける圧縮工程を遂行する段
階と、 反複エラーパターンにおけるシグネチャーエラーマスキ
ングを有しない圧縮工程の数を計算する段階と、 エラーマスキングを有しない反複圧縮工程における反複
エラーパターンの数をチェックする段階と、 反複エラーパターンの数に依存する前記ＭＩＳＲの前記
数を決定する段階とを含むことを特徴とする圧縮回路の
設計方法。 - 【請求項５】 前記ＭＩＳＲの数が電子回路が保持でき
るＭＩＳＲの最大数以下であることを特徴とする請求項
４記載の圧縮回路の設計方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR199746201 | 1997-09-08 | ||
| KR1019970046201A KR100292821B1 (ko) | 1997-09-08 | 1997-09-08 | 병렬 시그너츄어 압축 회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11142484A true JPH11142484A (ja) | 1999-05-28 |
| JP4149578B2 JP4149578B2 (ja) | 2008-09-10 |
Family
ID=19520997
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25144498A Expired - Fee Related JP4149578B2 (ja) | 1997-09-08 | 1998-09-04 | 並列シグネチャー圧縮回路及びその設計方法 |
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| Country | Link |
|---|---|
| US (1) | US6199184B1 (ja) |
| JP (1) | JP4149578B2 (ja) |
| KR (1) | KR100292821B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100349683B1 (ko) * | 2000-08-18 | 2002-08-24 | 주식회사 하이닉스반도체 | 다수의 다중 입력 쉬프트 레지스터를 이용한 롬 테스트 장치 |
| JP2006512028A (ja) * | 2002-12-20 | 2006-04-06 | ローベルト ボッシュ ゲゼルシャフト ミット ベシュレンクテル ハフツング | 電子署名を形成する装置および方法 |
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| GB9911043D0 (en) * | 1999-05-12 | 1999-07-14 | Sgs Thomson Microelectronics | Memory circuit |
| US6424926B1 (en) * | 2000-03-31 | 2002-07-23 | Intel Corporation | Bus signature analyzer and behavioral functional test method |
| US6658617B1 (en) * | 2000-05-11 | 2003-12-02 | Fujitsu Limited | Handling a 1-hot multiplexer during built-in self-testing of logic |
| US6636997B1 (en) | 2000-10-24 | 2003-10-21 | Fujitsu Limited | System and method for improving LBIST test coverage |
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| US6738939B2 (en) * | 2001-05-21 | 2004-05-18 | Intel Corporation | Method and apparatus for fault tolerant and flexible test signature generator |
| US7131046B2 (en) * | 2002-12-03 | 2006-10-31 | Verigy Ipco | System and method for testing circuitry using an externally generated signature |
| US7239978B2 (en) * | 2004-03-31 | 2007-07-03 | Wu-Tung Cheng | Compactor independent fault diagnosis |
| US8280687B2 (en) * | 2004-03-31 | 2012-10-02 | Mentor Graphics Corporation | Direct fault diagnostics using per-pattern compactor signatures |
| US7729884B2 (en) * | 2004-03-31 | 2010-06-01 | Yu Huang | Compactor independent direct diagnosis of test hardware |
| US20060112257A1 (en) * | 2004-11-12 | 2006-05-25 | Undy Stephen R | Microprocessor architected state signature analysis |
| US7210083B2 (en) * | 2004-12-16 | 2007-04-24 | Lsi Logic Corporation | System and method for implementing postponed quasi-masking test output compression in integrated circuit |
| KR100825790B1 (ko) * | 2006-11-07 | 2008-04-29 | 삼성전자주식회사 | 데이터를 압축시키는 테스트 콘트롤러를 채용한 테스트시스템, 데이터 압축 회로 및 테스트 방법 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4503537A (en) * | 1982-11-08 | 1985-03-05 | International Business Machines Corporation | Parallel path self-testing system |
| US4801870A (en) * | 1985-06-24 | 1989-01-31 | International Business Machines Corporation | Weighted random pattern testing apparatus and method |
| US5051996A (en) * | 1989-03-27 | 1991-09-24 | The United States Of America As Represented By The United States Department Of Energy | Built-in-test by signature inspection (bitsi) |
| JP2584172B2 (ja) * | 1991-08-23 | 1997-02-19 | インターナショナル・ビジネス・マシーンズ・コーポレイション | デイジタル試験信号発生回路 |
| US5412665A (en) * | 1992-01-10 | 1995-05-02 | International Business Machines Corporation | Parallel operation linear feedback shift register |
| US5475694A (en) * | 1993-01-19 | 1995-12-12 | The University Of British Columbia | Fuzzy multiple signature compaction scheme for built-in self-testing of large scale digital integrated circuits |
| US5422891A (en) * | 1993-07-23 | 1995-06-06 | Rutgers University | Robust delay fault built-in self-testing method and apparatus |
| US5831992A (en) * | 1995-08-17 | 1998-11-03 | Northern Telecom Limited | Methods and apparatus for fault diagnosis in self-testable systems |
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-
1997
- 1997-09-08 KR KR1019970046201A patent/KR100292821B1/ko not_active Expired - Fee Related
-
1998
- 1998-09-04 JP JP25144498A patent/JP4149578B2/ja not_active Expired - Fee Related
- 1998-09-08 US US09/149,380 patent/US6199184B1/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| KR100292821B1 (ko) | 2001-06-15 |
| JP4149578B2 (ja) | 2008-09-10 |
| US6199184B1 (en) | 2001-03-06 |
| KR19990024831A (ko) | 1999-04-06 |
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