JPH11143380A - 画像表示装置 - Google Patents
画像表示装置Info
- Publication number
- JPH11143380A JPH11143380A JP9304582A JP30458297A JPH11143380A JP H11143380 A JPH11143380 A JP H11143380A JP 9304582 A JP9304582 A JP 9304582A JP 30458297 A JP30458297 A JP 30458297A JP H11143380 A JPH11143380 A JP H11143380A
- Authority
- JP
- Japan
- Prior art keywords
- image display
- image
- display device
- data storage
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
- G09G5/39—Control of the bit-mapped memory
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/003—Details of a display terminal, the details relating to the control arrangement of the display terminal and to the interfaces thereto
- G09G5/005—Adapting incoming signals to the display format of the display terminal
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2360/00—Aspects of the architecture of display systems
- G09G2360/12—Frame memory handling
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
- G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
- G09G3/3611—Control of matrices with row and column drivers
- G09G3/3648—Control of matrices with row and column drivers using an active matrix
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/003—Details of a display terminal, the details relating to the control arrangement of the display terminal and to the interfaces thereto
- G09G5/006—Details of the interface to the display terminal
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Liquid Crystal Display Device Control (AREA)
- Memory System (AREA)
- Transforming Electric Information Into Light Information (AREA)
- Controls And Circuits For Display Device (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Abstract
(57)【要約】
【課題】 画像表示部の解像度に応じ、適正サイズのメ
モリを搭載の基板を設計する必要がある。 【解決手段】 デジタル信号を加工する画像処理手段
３，７と、少なくとも画像一画面分のデータを記憶する
データ記憶手段５と、画像処理手段３，７からの画像信
号に基づいて画像を表示する画像表示手段８と、を有す
る画像表示装置において、データ記憶手段５を取り外し
可能とした、またはデータ記憶手段５の少なくとも一部
を増設・減設可能とした。
モリを搭載の基板を設計する必要がある。 【解決手段】 デジタル信号を加工する画像処理手段
３，７と、少なくとも画像一画面分のデータを記憶する
データ記憶手段５と、画像処理手段３，７からの画像信
号に基づいて画像を表示する画像表示手段８と、を有す
る画像表示装置において、データ記憶手段５を取り外し
可能とした、またはデータ記憶手段５の少なくとも一部
を増設・減設可能とした。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はディスプレイデバイ
ス上に画像を表示する画像表示装置に関するものであ
る。
ス上に画像を表示する画像表示装置に関するものであ
る。
【０００２】
【従来の技術】近年ディスプレイモニタは、パソコンの
画像情報量の増大に伴い、高解像度化、高階調化が進む
と共に、ＴＶなど様々な複合化した情報を扱う様になっ
てきた。さらに液晶やプラズマディスプレイ方式といっ
たＣＲＴ以外のモニタの登場により画像情報をデジタル
化して扱う機会が増加している。
画像情報量の増大に伴い、高解像度化、高階調化が進む
と共に、ＴＶなど様々な複合化した情報を扱う様になっ
てきた。さらに液晶やプラズマディスプレイ方式といっ
たＣＲＴ以外のモニタの登場により画像情報をデジタル
化して扱う機会が増加している。
【０００３】図１３に、従来例として、液晶パネルを画
像表示部として用いた画像表示装置のブロック図を示
す。同図において、１はアナログの映像信号の入力端子
であり、２はＡ／Ｄコンバータ、３はデジタル化した画
像を加工し、液晶パネルに適応した信号に変換する画像
処理部、４はＤ／Ａコンバータであり、５が画像処理部
３で画像を加工する際に用いる画像メモリである。ま
た、６が映像信号の同期信号の入力端子であり、７がこ
の信号から各種の駆動用、制御用パルスを発生させる駆
動パルス発生部である。ここよりのパルスはＡ／Ｄコン
バータ２やＤ／Ａコンバータ４をはじめ画像処理部３の
制御パルスになる一方で、画像表示部８の駆動パルスと
なる。またＤ／Ａコンバータ４からのアナログに変換さ
れた信号が、画像表示部８への画像入力信号となる。
像表示部として用いた画像表示装置のブロック図を示
す。同図において、１はアナログの映像信号の入力端子
であり、２はＡ／Ｄコンバータ、３はデジタル化した画
像を加工し、液晶パネルに適応した信号に変換する画像
処理部、４はＤ／Ａコンバータであり、５が画像処理部
３で画像を加工する際に用いる画像メモリである。ま
た、６が映像信号の同期信号の入力端子であり、７がこ
の信号から各種の駆動用、制御用パルスを発生させる駆
動パルス発生部である。ここよりのパルスはＡ／Ｄコン
バータ２やＤ／Ａコンバータ４をはじめ画像処理部３の
制御パルスになる一方で、画像表示部８の駆動パルスと
なる。またＤ／Ａコンバータ４からのアナログに変換さ
れた信号が、画像表示部８への画像入力信号となる。
【０００４】図１４に、画像表示部８の一例として、液
晶パネルの構成図を示す。同図において、９が水平方向
の走査回路としてのシフトレジスタ（ＨＳＲ）であり、
１０がそのスタートパルス（φHST）、１１が水平方向
のシフトクロック（φHCK）である。また、１２が垂直
方向の走査回路としてのシフトレジスタ（ＶＳＲ）であ
り、１３がそのスタートパルス（φVST）、１４が垂直
方向のシフトクロック（φVCK）である。１５が液晶パ
ネルの映像信号入力端子であり、３６が共通信号線であ
る。１７が垂直信号線であり、１６及び１９がＭＯＳト
ランジスタで構成された転送スイッチである。１８がゲ
ート線であり、２０が液晶セル、２１が電荷を保持する
ための容量である。また、２２が液晶の対向電極（共通
電極）である。
晶パネルの構成図を示す。同図において、９が水平方向
の走査回路としてのシフトレジスタ（ＨＳＲ）であり、
１０がそのスタートパルス（φHST）、１１が水平方向
のシフトクロック（φHCK）である。また、１２が垂直
方向の走査回路としてのシフトレジスタ（ＶＳＲ）であ
り、１３がそのスタートパルス（φVST）、１４が垂直
方向のシフトクロック（φVCK）である。１５が液晶パ
ネルの映像信号入力端子であり、３６が共通信号線であ
る。１７が垂直信号線であり、１６及び１９がＭＯＳト
ランジスタで構成された転送スイッチである。１８がゲ
ート線であり、２０が液晶セル、２１が電荷を保持する
ための容量である。また、２２が液晶の対向電極（共通
電極）である。
【０００５】入力された映像信号は、水平シフトレジス
タ（ＨＳＲ）９で順次選択され、転送スイッチ１６を介
して、垂直信号線１７に転送される。この時、垂直シフ
トレジスタ（ＶＳＲ）１２は、あるゲート線１８を選択
しており、この結果、水平シフトレジスタ（ＨＳＲ）９
と垂直シフトレジスタ（ＶＳＲ）１２でマトリクス的に
選択された特定画素の転送スイッチ１９が選択され、対
向電極２２の電位に対して、液晶セル２０及び保持容量
２１に画素の映像信号の電位が充電され、画素表示が行
われる。
タ（ＨＳＲ）９で順次選択され、転送スイッチ１６を介
して、垂直信号線１７に転送される。この時、垂直シフ
トレジスタ（ＶＳＲ）１２は、あるゲート線１８を選択
しており、この結果、水平シフトレジスタ（ＨＳＲ）９
と垂直シフトレジスタ（ＶＳＲ）１２でマトリクス的に
選択された特定画素の転送スイッチ１９が選択され、対
向電極２２の電位に対して、液晶セル２０及び保持容量
２１に画素の映像信号の電位が充電され、画素表示が行
われる。
【０００６】ところで、近年のデバイス技術の発達に伴
い、こうした液晶パネルを初めとする画像表示デバイス
の高画素数化、高階調化は著しく、またこれに伴い、画
像表示装置内で扱うデータ数も増大している。例えば、
ＶＧＡクラス（６４０×４８０画素、６ｂｉｔ精度のＲ
ＧＢ３色）で、５．５Ｍｂｉｔ／１フレーム程度だった
ものが、ＸＧＡクラス（１０２４×７６８×８ｂｉｔ×
３色）で、１８．９Ｍｂｉｔ／１フレーム、ＳＸＧＡク
ラス（１２８０×１０２４×８ｂｉｔ×３色）で３１．
５Ｍｂｉｔ／１フレームに達する。こうした高解像度
化、高階調化に伴い、特にメモリの占めるコスト的な割
合が大きくなっている。
い、こうした液晶パネルを初めとする画像表示デバイス
の高画素数化、高階調化は著しく、またこれに伴い、画
像表示装置内で扱うデータ数も増大している。例えば、
ＶＧＡクラス（６４０×４８０画素、６ｂｉｔ精度のＲ
ＧＢ３色）で、５．５Ｍｂｉｔ／１フレーム程度だった
ものが、ＸＧＡクラス（１０２４×７６８×８ｂｉｔ×
３色）で、１８．９Ｍｂｉｔ／１フレーム、ＳＸＧＡク
ラス（１２８０×１０２４×８ｂｉｔ×３色）で３１．
５Ｍｂｉｔ／１フレームに達する。こうした高解像度
化、高階調化に伴い、特にメモリの占めるコスト的な割
合が大きくなっている。
【０００７】
【発明が解決しようとする課題】しかしながら、従来よ
りの画像表示装置のフレームメモリは、画像表示部の解
像度に応じた必要量のメモリが、画像処理部と同一基板
上に実装されている為に、同様の製品で、表示画素数の
高い製品を作ろうとした場合、新しい画像表示部の解像
度に応じたサイズのメモリを搭載する基板２６（図１３
の点線領域）を新規に設計しなおさなくてはならず、設
計の負荷と部品の非共通化によりコストの増大を招いて
いた。
りの画像表示装置のフレームメモリは、画像表示部の解
像度に応じた必要量のメモリが、画像処理部と同一基板
上に実装されている為に、同様の製品で、表示画素数の
高い製品を作ろうとした場合、新しい画像表示部の解像
度に応じたサイズのメモリを搭載する基板２６（図１３
の点線領域）を新規に設計しなおさなくてはならず、設
計の負荷と部品の非共通化によりコストの増大を招いて
いた。
【０００８】また、フレームメモリを最小限とした単機
能の製品と、メモリを多く用いてピクチャーインピクチ
ャーや画面分割などの機能を持つ高機能製品においても
基板の共通化ができず、同様の問題があった。本発明の
目的は、ディスプレイの高解像度化、高機能化にあた
り、コスト比率の高いメモリ以外の領域を共有し、メモ
リの増設可能な構成にすることにより、低コストで複数
のグレードの製品のラインナップを実現することであ
る。
能の製品と、メモリを多く用いてピクチャーインピクチ
ャーや画面分割などの機能を持つ高機能製品においても
基板の共通化ができず、同様の問題があった。本発明の
目的は、ディスプレイの高解像度化、高機能化にあた
り、コスト比率の高いメモリ以外の領域を共有し、メモ
リの増設可能な構成にすることにより、低コストで複数
のグレードの製品のラインナップを実現することであ
る。
【０００９】
【課題を解決するための手段】本発明の画像表示装置
は、デジタル信号を加工する画像処理手段と、少なくと
も画像一画面分のデータを記憶するデータ記憶手段と、
該画像処理手段からの画像信号に基づいて画像を表示す
る画像表示手段と、を有する画像表示装置において、前
記データ記憶手段を取り外し可能としたことを特徴とす
る。
は、デジタル信号を加工する画像処理手段と、少なくと
も画像一画面分のデータを記憶するデータ記憶手段と、
該画像処理手段からの画像信号に基づいて画像を表示す
る画像表示手段と、を有する画像表示装置において、前
記データ記憶手段を取り外し可能としたことを特徴とす
る。
【００１０】また本発明の画像表示装置は、デジタル信
号を加工する画像処理手段と、少なくとも画像一画面分
のデータを記憶するデータ記憶手段と、該画像処理手段
からの画像信号に基づいて画像表示手段と、を有する画
像表示装置において、前記データ記憶手段の少なくとも
一部を増設・減設可能としたことを特徴とする。
号を加工する画像処理手段と、少なくとも画像一画面分
のデータを記憶するデータ記憶手段と、該画像処理手段
からの画像信号に基づいて画像表示手段と、を有する画
像表示装置において、前記データ記憶手段の少なくとも
一部を増設・減設可能としたことを特徴とする。
【００１１】上記本発明により、画像表示手段の異なる
解像度、階調、あるいは機能の複数の製品に対し、デー
タ記憶手段以外の画像処理部等の非データ記憶手段を共
有化することが可能となり、また、製品の開発費も削減
し、低コストを容易に実現する。また、画像表示手段特
有の分割駆動に対応してメモリを分割し、その一部を取
り外し、増・減設可能にすることにより、システム構成
の簡略化を実現する。
解像度、階調、あるいは機能の複数の製品に対し、デー
タ記憶手段以外の画像処理部等の非データ記憶手段を共
有化することが可能となり、また、製品の開発費も削減
し、低コストを容易に実現する。また、画像表示手段特
有の分割駆動に対応してメモリを分割し、その一部を取
り外し、増・減設可能にすることにより、システム構成
の簡略化を実現する。
【００１２】本発明は、透過型、反射型の表示素子、液
晶表示素子、ＰＤＰ（プラズマディスプレイパネル）等
デジタル画像処理を伴うあらゆる画像表示装置に適用可
能である。
晶表示素子、ＰＤＰ（プラズマディスプレイパネル）等
デジタル画像処理を伴うあらゆる画像表示装置に適用可
能である。
【００１３】
【実施例】以下、本発明の実施例について図面を用いて
詳細に説明する。 （第１の実施例）図１および図２に、本発明の第１の実
施例の画像表示装置のブロック図を示す。図１および図
２において、１はアナログの映像の入力端子であり、２
はＡ／Ｄコンバータ、３はデジタル化した画像を加工
し、画像表示部に適応した信号に変換する画像処理部、
４はＤ／Ａコンバータであり、５−Ａ、５−Ｂ、５−Ｃ
が画像処理部３で画像を加工する際に用いる画像メモリ
である。また、６が映像信号の同期信号の入力端子であ
り、７が駆動パルス発生部である。また、２３−Ａ、２
３−Ｂ、２３−Ｃが、各画像メモリ５−Ａ、５−Ｂ、５
−Ｃに対応した制御線であり、２４がアドレスバス、２
５がデータバスである。なお、画像処理部３および駆動
パルス発生部７は画像処理手段を構成する。ここで、Ａ
／Ｄコンバータ２、画像処理部３、Ｄ／Ａコンバータ
４、駆動パルス発生部７までが同一基板２６上にあり、
メモリ部は別基板２７に設けられている。画像処理部３
は、あらかじめ想定されるメモリ制御信号２３−Ａ、２
３−Ｂ、２３−Ｃを備えている。
詳細に説明する。 （第１の実施例）図１および図２に、本発明の第１の実
施例の画像表示装置のブロック図を示す。図１および図
２において、１はアナログの映像の入力端子であり、２
はＡ／Ｄコンバータ、３はデジタル化した画像を加工
し、画像表示部に適応した信号に変換する画像処理部、
４はＤ／Ａコンバータであり、５−Ａ、５−Ｂ、５−Ｃ
が画像処理部３で画像を加工する際に用いる画像メモリ
である。また、６が映像信号の同期信号の入力端子であ
り、７が駆動パルス発生部である。また、２３−Ａ、２
３−Ｂ、２３−Ｃが、各画像メモリ５−Ａ、５−Ｂ、５
−Ｃに対応した制御線であり、２４がアドレスバス、２
５がデータバスである。なお、画像処理部３および駆動
パルス発生部７は画像処理手段を構成する。ここで、Ａ
／Ｄコンバータ２、画像処理部３、Ｄ／Ａコンバータ
４、駆動パルス発生部７までが同一基板２６上にあり、
メモリ部は別基板２７に設けられている。画像処理部３
は、あらかじめ想定されるメモリ制御信号２３−Ａ、２
３−Ｂ、２３−Ｃを備えている。
【００１４】ここで、例えばＳＶＧＡの解像度（８００
×６００画素）とＳＸＧＡ（１２８０×１０２４画素）
の解像度の異なる画像表示部８′、８に対するシステム
を考える。ＳＸＧＡはＳＶＧＡに対し約３倍の画素数を
有している。このため、ＳＸＧＡでは図１の構成に対
し、ＳＶＧＡでは図２の様にメモリ部の基板上のメモリ
を１／３のものとし、また、使用しないメモリの制御
線、データ線、アドレス線はＮ．Ｃ．（未結線）として
いる。この時の各々のタイミングチャートを図３、図４
に示す。
×６００画素）とＳＸＧＡ（１２８０×１０２４画素）
の解像度の異なる画像表示部８′、８に対するシステム
を考える。ＳＸＧＡはＳＶＧＡに対し約３倍の画素数を
有している。このため、ＳＸＧＡでは図１の構成に対
し、ＳＶＧＡでは図２の様にメモリ部の基板上のメモリ
を１／３のものとし、また、使用しないメモリの制御
線、データ線、アドレス線はＮ．Ｃ．（未結線）として
いる。この時の各々のタイミングチャートを図３、図４
に示す。
【００１５】垂直方向の同期信号２８に対し、画像処理
部から画像データ２９がメモリとの間でやりとりされ
る。ここで、ＳＸＧＡではメモリＡ、Ｂ、Ｃの制御信号
３０，３１，３２を順次与えることにより、３３，３
４，３５の様に各メモリに入出力するデータが切りかわ
る（図３）。また、ＳＶＧＡでは、必要メモリ量が１／
３なので図４に示すようにメモリＡの制御信号のみ与え
（Ｈレベル）、メモリＢ，ＣをＯＦＦ（Ｌレベル）し、
またメモリもＡのみしか実装しない基板で対応する。
部から画像データ２９がメモリとの間でやりとりされ
る。ここで、ＳＸＧＡではメモリＡ、Ｂ、Ｃの制御信号
３０，３１，３２を順次与えることにより、３３，３
４，３５の様に各メモリに入出力するデータが切りかわ
る（図３）。また、ＳＶＧＡでは、必要メモリ量が１／
３なので図４に示すようにメモリＡの制御信号のみ与え
（Ｈレベル）、メモリＢ，ＣをＯＦＦ（Ｌレベル）し、
またメモリもＡのみしか実装しない基板で対応する。
【００１６】これにより、画像表示部の画素数がかわっ
ても、あらかじめ画像処理部の制御モードを複数用意
し、増設するメモリの制御信号を用意しておくことによ
り、画像メモリの基板以外の領域（基板２６）を共有可
能にすることにより、低コストで高解像度化製品に対応
が可能になる。また、あらかじめ画像処理部の制御モー
ドを複数用意しておかなくても、こうした画像処理部は
カスタムでゲートアレイ等をおこすことが多いので、あ
らかじめ複数の制御線を用意したピン配置としておき、
ゲートアレイのみを同じピン配置でＳＶＧＡ対応品とＳ
ＸＧＡ対応品に作成しなおすことでも、同様の基板共有
化のメリットは得られる。 （第２の実施例）ディスプレイの高解像度化に対し、液
晶などの表示デバイスの駆動可能な速度が、その実現可
能な解像度を律速する。こうした限界を打破する手法と
して、複数画素を同時に書きこむ分割駆動が知られてい
る。
ても、あらかじめ画像処理部の制御モードを複数用意
し、増設するメモリの制御信号を用意しておくことによ
り、画像メモリの基板以外の領域（基板２６）を共有可
能にすることにより、低コストで高解像度化製品に対応
が可能になる。また、あらかじめ画像処理部の制御モー
ドを複数用意しておかなくても、こうした画像処理部は
カスタムでゲートアレイ等をおこすことが多いので、あ
らかじめ複数の制御線を用意したピン配置としておき、
ゲートアレイのみを同じピン配置でＳＶＧＡ対応品とＳ
ＸＧＡ対応品に作成しなおすことでも、同様の基板共有
化のメリットは得られる。 （第２の実施例）ディスプレイの高解像度化に対し、液
晶などの表示デバイスの駆動可能な速度が、その実現可
能な解像度を律速する。こうした限界を打破する手法と
して、複数画素を同時に書きこむ分割駆動が知られてい
る。
【００１７】例えば図５に、２画素ずつを同時に書きこ
む２分割駆動を行う液晶パネルの例を示した。ここで９
〜２１で示す構成部材は図１４で示した液晶パネルの構
成部材と同じである。ここでは入力をデジタル８ビット
の信号とし、パネル内部でＤ／Ａ変換機能を内部にもっ
たデジタル入力型液晶パネルを例示する。
む２分割駆動を行う液晶パネルの例を示した。ここで９
〜２１で示す構成部材は図１４で示した液晶パネルの構
成部材と同じである。ここでは入力をデジタル８ビット
の信号とし、パネル内部でＤ／Ａ変換機能を内部にもっ
たデジタル入力型液晶パネルを例示する。
【００１８】入力がデジタルであること以外に、図１４
と異なるのは、入力端子が３７−１及び３７−２と２系
統であり、各々の信号がＤ／Ａコンバータ３８−１、３
８−２を介し共通信号線３６−１、３６−２に同時に供
給され、また水平シフトレジスタの出力も隣接する２つ
の垂直信号線１７につながるスイッチ１６を同時にスイ
ッチングすることである。この結果、水平シフトレジス
タのスピードは従来と同じままに、倍の数の画素に信号
を書きこむことが可能となる。
と異なるのは、入力端子が３７−１及び３７−２と２系
統であり、各々の信号がＤ／Ａコンバータ３８−１、３
８−２を介し共通信号線３６−１、３６−２に同時に供
給され、また水平シフトレジスタの出力も隣接する２つ
の垂直信号線１７につながるスイッチ１６を同時にスイ
ッチングすることである。この結果、水平シフトレジス
タのスピードは従来と同じままに、倍の数の画素に信号
を書きこむことが可能となる。
【００１９】このことは、例えば画素数が１０２４×７
６８のＸＧＡ解像度の液晶パネルを書きこむのに７０Ｍ
Ｈｚのスピードが必要とされる時に、約２倍の画素数１
２８０×１０２４のＳＸＧＡを１４０ＭＨｚで書きこむ
必要がなく、７０ＭＨｚ×２系統でＸＧＡと同じスピー
ドで書きこめることを示している。
６８のＸＧＡ解像度の液晶パネルを書きこむのに７０Ｍ
Ｈｚのスピードが必要とされる時に、約２倍の画素数１
２８０×１０２４のＳＸＧＡを１４０ＭＨｚで書きこむ
必要がなく、７０ＭＨｚ×２系統でＸＧＡと同じスピー
ドで書きこめることを示している。
【００２０】この時の本発明の第２の実施例を図６及び
図７のブロック図に示す。１は８ｂｉｔのデジタル映像
信号の入力端子であり、図６（ＳＸＧＡ）の時は約１４
０ＭＨｚ、図７（ＸＧＡ）の時は約７０ＭＨｚの入力信
号が画像処理部３に入力する。図６において、デジタル
信号は画像処理部において、図８の４０の入力信号に対
し、４１及び４２の様に半分のスピードで同じタイミン
グの信号にデマルチプレクスされる。一方の信号はメモ
リ５−Ｄを介し画像処理された後、出力３９−Ｄを介
し、液晶パネルの２系統の入力の片方３７−１に入力さ
れる。
図７のブロック図に示す。１は８ｂｉｔのデジタル映像
信号の入力端子であり、図６（ＳＸＧＡ）の時は約１４
０ＭＨｚ、図７（ＸＧＡ）の時は約７０ＭＨｚの入力信
号が画像処理部３に入力する。図６において、デジタル
信号は画像処理部において、図８の４０の入力信号に対
し、４１及び４２の様に半分のスピードで同じタイミン
グの信号にデマルチプレクスされる。一方の信号はメモ
リ５−Ｄを介し画像処理された後、出力３９−Ｄを介
し、液晶パネルの２系統の入力の片方３７−１に入力さ
れる。
【００２１】もう一方の信号はメモリ５−Ｅを介し画像
処理された後、出力３９−Ｅを介し液晶パネルの２系統
の入力の残りの３７−２に入力され、ＳＸＧＡの画像表
示は約７０ＭＨｚで表示される。なお、ここでは駆動パ
ルス部は省略している（以下の実施例についても同様に
省略する）。メモリ５−Ｄおよび画像処理部３は基板２
６に設けられ、メモリ５−Ｅは基板２７に設けられる。
処理された後、出力３９−Ｅを介し液晶パネルの２系統
の入力の残りの３７−２に入力され、ＳＸＧＡの画像表
示は約７０ＭＨｚで表示される。なお、ここでは駆動パ
ルス部は省略している（以下の実施例についても同様に
省略する）。メモリ５−Ｄおよび画像処理部３は基板２
６に設けられ、メモリ５−Ｅは基板２７に設けられる。
【００２２】ＸＧＡの画像表示部８″の場合は、メモリ
５−Ｅ部の基板２７をとり外し、図８の４３に示す約７
０ＭＨｚの入力信号が画像処理部に入力し、メモリ５−
Ｄ側のみを介して処理され、出力３９−Ｄを介し、分割
駆動しないＸＧＡの液晶パネルに入力し、約７０ＭＨｚ
で表示を行う（図７）。
５−Ｅ部の基板２７をとり外し、図８の４３に示す約７
０ＭＨｚの入力信号が画像処理部に入力し、メモリ５−
Ｄ側のみを介して処理され、出力３９−Ｄを介し、分割
駆動しないＸＧＡの液晶パネルに入力し、約７０ＭＨｚ
で表示を行う（図７）。
【００２３】メモリ５−Ｅ側は、この場合必要としない
ため、制御線２３−Ｅ及びアドレス線２４−Ｅはハイイ
ンピーダンスとし、また入出力端子であるデータ線２５
−Ｅも出力方向として、ハイインピーダンスとする。さ
らにこの時は、メモリ５−Ｅ側の回路動作は停止させ、
消費電力を低減させる。こうした切りかえ回路を画像処
理部３が有することにより、解像度によってメモリを増
設・減設することが可能になる。特に、本実施例では表
示デバイスの駆動方法の分割に対応してメモリを分割し
て用意することにより、こうした低コスト化を容易に実
現可能としている。 （第３の実施例）メモリの分割方式としては、他にメモ
リの上位ビットと下位ビットに分けて用意して、低階
調、低価格製品と高階調高級製品とでメモリの増設・減
設を使いわけも可能である。
ため、制御線２３−Ｅ及びアドレス線２４−Ｅはハイイ
ンピーダンスとし、また入出力端子であるデータ線２５
−Ｅも出力方向として、ハイインピーダンスとする。さ
らにこの時は、メモリ５−Ｅ側の回路動作は停止させ、
消費電力を低減させる。こうした切りかえ回路を画像処
理部３が有することにより、解像度によってメモリを増
設・減設することが可能になる。特に、本実施例では表
示デバイスの駆動方法の分割に対応してメモリを分割し
て用意することにより、こうした低コスト化を容易に実
現可能としている。 （第３の実施例）メモリの分割方式としては、他にメモ
リの上位ビットと下位ビットに分けて用意して、低階
調、低価格製品と高階調高級製品とでメモリの増設・減
設を使いわけも可能である。
【００２４】図９及び図１０はこうした第３の実施例を
示すブロック図である。１は８ｂｉｔのデジタル映像信
号の入力端子、３は画像処理部、５−Ｄは入力８ｂｉｔ
のうち上位４ｂｉｔ用のフレームメモリ、５−Ｅは入力
８ｂｉｔのうち下位４ｂｉｔ用のフレームメモリであ
り、８は図９では８ｂｉｔデジタル入力高階調液晶パネ
ル、図１０では４ｂｉｔデジタル入力低階調低コスト液
晶パネルである。また２３−Ｄ及び２３−ＥはメモリＤ
及びＥ各々の制御線、２４−Ｄ及び２４−Ｅはアドレス
線であり、２５−Ｄ及び２５−Ｅはデータ線である。
示すブロック図である。１は８ｂｉｔのデジタル映像信
号の入力端子、３は画像処理部、５−Ｄは入力８ｂｉｔ
のうち上位４ｂｉｔ用のフレームメモリ、５−Ｅは入力
８ｂｉｔのうち下位４ｂｉｔ用のフレームメモリであ
り、８は図９では８ｂｉｔデジタル入力高階調液晶パネ
ル、図１０では４ｂｉｔデジタル入力低階調低コスト液
晶パネルである。また２３−Ｄ及び２３−ＥはメモリＤ
及びＥ各々の制御線、２４−Ｄ及び２４−Ｅはアドレス
線であり、２５−Ｄ及び２５−Ｅはデータ線である。
【００２５】図９の様に階調数を多くした画質重視の製
品では、フレームメモリ５−Ｅを搭載したメモリ基板２
７を増設し、８ｂｉｔの表示素子に対応させる一方で、
図１に示す低階調で低コスト重視の製品では、メモリ基
板２７を用いないことにより、低階調で低コストな４ｂ
ｉｔ表示素子を用いた製品にも基板２６をそのまま用
い、部品共有化を行い、低コストを実現している。
品では、フレームメモリ５−Ｅを搭載したメモリ基板２
７を増設し、８ｂｉｔの表示素子に対応させる一方で、
図１に示す低階調で低コスト重視の製品では、メモリ基
板２７を用いないことにより、低階調で低コストな４ｂ
ｉｔ表示素子を用いた製品にも基板２６をそのまま用
い、部品共有化を行い、低コストを実現している。
【００２６】制御線２３及びアドレス線２４はハイイン
ピーダンスとし、また入出力端子であるデータ線２５も
出力方向として、ハイインピーダンスとする。 （第４の実施例）また本発明は、ディスプレイの機能を
多様化させた製品展開を行う際にも有効である。
ピーダンスとし、また入出力端子であるデータ線２５も
出力方向として、ハイインピーダンスとする。 （第４の実施例）また本発明は、ディスプレイの機能を
多様化させた製品展開を行う際にも有効である。
【００２７】ディスプレイ単体としては、液晶パネルな
どの画像表示デバイスへの信号処理としては、コントラ
ストやブライト、γ調整をして信号を最適化する必要が
あるが、特にフレームメモリを用いた画像処理は必要と
しない。従ってフレームメモリを用いないシステム構成
が最もベーシックな製品となり得る。
どの画像表示デバイスへの信号処理としては、コントラ
ストやブライト、γ調整をして信号を最適化する必要が
あるが、特にフレームメモリを用いた画像処理は必要と
しない。従ってフレームメモリを用いないシステム構成
が最もベーシックな製品となり得る。
【００２８】一方、製品のラインナップとしては、３次
元の画像処理などを施して、液晶の応答速度等デバイス
の欠点を補う高画質化回路を有した製品や、多画面や静
止画機能などの多機能製品など、フレームメモリを用い
るものが数多くある。図１１及び図１２は、こうした場
合の本発明の第４の実施例を示すブロック図である。
元の画像処理などを施して、液晶の応答速度等デバイス
の欠点を補う高画質化回路を有した製品や、多画面や静
止画機能などの多機能製品など、フレームメモリを用い
るものが数多くある。図１１及び図１２は、こうした場
合の本発明の第４の実施例を示すブロック図である。
【００２９】単機能製品においても高機能製品において
も基板２６及び画像表示部８は共通で、メモリ５を搭載
した基板２７の有無が異なるのみである。この構成を実
現する為、画像処理部３は、メモリを使用、不使用を切
りかえ可能であり、使用しない場合、画像処理経路から
メモリを外す様なスイッチ動作を行う。また、空き端子
となるメモリ制御信号線２３及びアドレス線２４の出力
はハイインピーダンスとし、また、双方向の入出力端子
データ線２５も出力方向とし、同様にハイインピーダン
スとする。
も基板２６及び画像表示部８は共通で、メモリ５を搭載
した基板２７の有無が異なるのみである。この構成を実
現する為、画像処理部３は、メモリを使用、不使用を切
りかえ可能であり、使用しない場合、画像処理経路から
メモリを外す様なスイッチ動作を行う。また、空き端子
となるメモリ制御信号線２３及びアドレス線２４の出力
はハイインピーダンスとし、また、双方向の入出力端子
データ線２５も出力方向とし、同様にハイインピーダン
スとする。
【００３０】この結果、図１１の様な高機能製品と、図
１２の単機能製品と部品共有化が実現され、製品の低コ
スト化が容易に実現できる。
１２の単機能製品と部品共有化が実現され、製品の低コ
スト化が容易に実現できる。
【００３１】
【発明の効果】以上説明したように、本発明によれば、
データ記憶手段を画像処理手段から取り外しあるいは増
・減設可能にすることにより、複数の製品においてデー
タ記憶手段以外の領域を共有化でき、また開発費も削減
することにより低コストを容易に実現できる。
データ記憶手段を画像処理手段から取り外しあるいは増
・減設可能にすることにより、複数の製品においてデー
タ記憶手段以外の領域を共有化でき、また開発費も削減
することにより低コストを容易に実現できる。
【００３２】特に、ディスプレイ特有な高解像度化、高
階調化、高機能化（マルチ画面）など、メモリの増大方
向に対し基本コンポーネントの共有化を実現することが
できる。また、ディスプレイ特有の高速駆動の為に必要
な分割駆動方法に対応して、メモリを分割することによ
り、メモリの増・減設時の構成の簡略化を実現すること
ができる。
階調化、高機能化（マルチ画面）など、メモリの増大方
向に対し基本コンポーネントの共有化を実現することが
できる。また、ディスプレイ特有の高速駆動の為に必要
な分割駆動方法に対応して、メモリを分割することによ
り、メモリの増・減設時の構成の簡略化を実現すること
ができる。
【図１】本発明の第１の実施例を説明するための画像表
示装置のブロック図である。
示装置のブロック図である。
【図２】本発明の第１の実施例を説明するための画像表
示装置のブロック図である。
示装置のブロック図である。
【図３】本発明の第１の実施例を説明するための画像表
示装置の動作を示すタイミング図である。
示装置の動作を示すタイミング図である。
【図４】本発明の第１の実施例を説明するための画像表
示装置の動作を示すタイミング図である。
示装置の動作を示すタイミング図である。
【図５】本発明の第２の実施例で用いる液晶パネルの構
成図である。
成図である。
【図６】本発明の第２の実施例を説明するための画像表
示装置のブロック図である。
示装置のブロック図である。
【図７】本発明の第２の実施例を説明するための画像表
示装置のブロック図である。
示装置のブロック図である。
【図８】本発明の第２の実施例を説明するためのタイミ
ング図である。
ング図である。
【図９】本発明の第３の実施例を説明するための画像表
示装置のブロック図である。
示装置のブロック図である。
【図１０】本発明の第３の実施例を説明するための画像
表示装置のブロック図である。
表示装置のブロック図である。
【図１１】本発明の第４の実施例を説明するための画像
表示装置のブロック図である。
表示装置のブロック図である。
【図１２】本発明の第４の実施例を説明するための画像
表示装置のブロック図である。
表示装置のブロック図である。
【図１３】従来例を説明するための画像表示装置のブロ
ック図である。
ック図である。
【図１４】液晶パネルの構成図である。
１ アナログ映像入力端子 ２ Ａ／Ｄコンバータ ３ 画像処理部 ４ Ｄ／Ａコンバータ ５−Ａ，５−Ｂ，５−Ｃ 画像メモリ ６ 同期信号入力端子 ７ 駆動パルス発生部 ８，８′，８″ 画像表示部 ９ シフトレジスタ（ＨＳＲ） １０ スタートパルス（φHST） １１ シフトクロック（φHCK） １２ シフトレジスタ（ＶＳＲ） １３ スタートパルス（φVST） １４ シフトクロック（φVCK） １５ 映像信号入力端子 １６，１９ 転送スイッチ １７ 垂直信号線 １８ ゲート線 ２０ 液晶セル ２１ 保持容量 ２２ 対向電極（共通電極） ２３−Ａ，２３−Ｂ，２３−Ｃ 制御線 ２４ アドレスバス ２５ データバス ２６，２７ 基板 ３６ 共通信号線 ３７−１，３７−２ 映像信号入力端子 ３８−１，３８−２ ＤＡコンバータ回路 ３９−Ｄ，３９−Ｅ 出力信号線
フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｇ０９Ｇ 5/00 ５５０ Ｇ０９Ｇ 5/00 ５５０Ｍ Ｈ０４Ｎ 5/66 Ｈ０４Ｎ 5/66 Ｚ
Claims (12)
- 【請求項１】 デジタル信号を加工する画像処理手段
と、少なくとも画像一画面分のデータを記憶するデータ
記憶手段と、該画像処理手段からの画像信号に基づいて
画像を表示する画像表示手段と、を有する画像表示装置
において、 前記データ記憶手段を取り外し可能としたことを特徴と
する画像表示装置。 - 【請求項２】 デジタル信号を加工する画像処理手段
と、少なくとも画像一画面分のデータを記憶するデータ
記憶手段と、該画像処理手段からの画像信号に基づいて
画像表示手段と、を有する画像表示装置において、 前記データ記憶手段の少なくとも一部を増設・減設可能
としたことを特徴とする画像表示装置。 - 【請求項３】 前記データ記憶手段は、前記画像処理手
段とは異なる基板上に設けられていることを特徴とする
請求項１または請求項２に記載の画像表示装置。 - 【請求項４】 前記データ記憶手段は、前記画像表示手
段の解像度に応じて取り外し、もしくは増設・減設を行
うことを特徴とする請求項１〜３のいずれかの請求項に
記載の画像表示装置。 - 【請求項５】 前記データ記憶手段は、前記画像表示手
段の階調数に応じて取り外し、もしくは増設・減設を行
うことを特徴とする請求項１〜３のいずれかの請求項に
記載の画像表示装置。 - 【請求項６】 前記データ記憶手段は、画像表示装置の
画像処理を必要とする付加機能の有無によって、取り外
し、もしくは増設・減設を行うことを特徴とする請求項
１〜３のいずれかの請求項に記載の画像表示装置。 - 【請求項７】 前記制御手段は、あらかじめ想定される
データ記憶手段の最大数分設けたことを特徴とする請求
項１〜６のいずれかの請求項に記載の画像表示装置。 - 【請求項８】 前記データ記憶手段の取り外し、増設・
減設は前記画像表示部の表示速度向上の為に分割して行
われる駆動の分割方法に対応していることを特徴とする
請求項１〜７のいずれかの請求項に記載の画像表示装
置。 - 【請求項９】 前記画像表示手段が、液晶表示素子であ
ることを特徴とする請求項１〜８のいずれかの請求項に
記載の画像表示装置。 - 【請求項１０】 前記画像表示手段が、光を反射して表
示する素子であることを特徴とする請求項１〜８のいず
れかの請求項に記載の画像表示装置。 - 【請求項１１】 前記画像表示手段が、光を透過して表
示する素子であることを特徴とする請求項１〜８のいず
れかの請求項に記載の画像表示装置。 - 【請求項１２】 前記画像表示手段が、プラズマディス
プレイパネルであることを特徴とする請求項１〜８のい
ずれかの請求項に記載の画像表示装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9304582A JPH11143380A (ja) | 1997-11-06 | 1997-11-06 | 画像表示装置 |
| US09/185,568 US6657640B2 (en) | 1997-11-06 | 1998-11-04 | Image display apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9304582A JPH11143380A (ja) | 1997-11-06 | 1997-11-06 | 画像表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11143380A true JPH11143380A (ja) | 1999-05-28 |
Family
ID=17934738
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9304582A Pending JPH11143380A (ja) | 1997-11-06 | 1997-11-06 | 画像表示装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6657640B2 (ja) |
| JP (1) | JPH11143380A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7652652B2 (en) | 2002-11-12 | 2010-01-26 | Sharp Kabushiki Kaisha | Data signal line driving method, data signal line driving circuit, and display device using the same |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW522354B (en) * | 1998-08-31 | 2003-03-01 | Semiconductor Energy Lab | Display device and method of driving the same |
| JP3573406B2 (ja) * | 1999-02-26 | 2004-10-06 | キヤノン株式会社 | 画像処理装置 |
| GB2366439A (en) * | 2000-09-05 | 2002-03-06 | Sharp Kk | Driving arrangements for active matrix LCDs |
| JP2006301166A (ja) * | 2005-04-19 | 2006-11-02 | Hitachi Displays Ltd | 表示装置及びその駆動方法 |
| KR20100007565A (ko) * | 2008-07-14 | 2010-01-22 | 삼성전자주식회사 | 표시 장치 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5200863A (en) * | 1987-04-30 | 1993-04-06 | Casio Computer Co., Ltd. | Image data recording system including memory card |
| JPH0619439A (ja) * | 1992-06-30 | 1994-01-28 | Fujitsu Ltd | 画面表示の変更方式 |
| US6466263B1 (en) * | 1993-04-28 | 2002-10-15 | Olympus Optical Co., Ltd. | Electronic still camera having pointing indicator showing operation mode |
| JP3614880B2 (ja) * | 1993-12-30 | 2005-01-26 | オリンパス株式会社 | デジタルカメラ |
| US5790193A (en) * | 1995-11-22 | 1998-08-04 | Eastman Kodak Company | Accessory module for an electronic camera |
| US5928347A (en) * | 1997-11-18 | 1999-07-27 | Shuttle Technology Group Ltd. | Universal memory card interface apparatus |
-
1997
- 1997-11-06 JP JP9304582A patent/JPH11143380A/ja active Pending
-
1998
- 1998-11-04 US US09/185,568 patent/US6657640B2/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7652652B2 (en) | 2002-11-12 | 2010-01-26 | Sharp Kabushiki Kaisha | Data signal line driving method, data signal line driving circuit, and display device using the same |
Also Published As
| Publication number | Publication date |
|---|---|
| US6657640B2 (en) | 2003-12-02 |
| US20020075209A1 (en) | 2002-06-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| AU717386B2 (en) | Data transfer method, display driving circuit using the method, and image display apparatus | |
| US5874928A (en) | Method and apparatus for driving a plurality of displays simultaneously | |
| US7724269B2 (en) | Device for driving a display apparatus | |
| AU652370B2 (en) | Multiple buffer computer display controller apparatus | |
| KR920000355B1 (ko) | 디스플레이 패널 구동장치 | |
| EP1191513A2 (en) | Active matrix display device | |
| EP0949602A1 (en) | Image display device and driver circuit with resolution adjustment | |
| JP3710728B2 (ja) | 液晶駆動装置 | |
| JP2001242841A (ja) | 液晶パネルの駆動装置、液晶装置及び電子機器 | |
| JPH11259046A (ja) | 液晶表示制御装置、それを用いた液晶表示装置および情報処理装置 | |
| EP0918278B1 (en) | Circuit for simultaneous driving of liquid crystal display panel and television | |
| JPH11143380A (ja) | 画像表示装置 | |
| KR100386732B1 (ko) | 효율적으로 데이타를 표시할 수 있는 액티브 매트릭스 디스플레이 장치 | |
| EP0921518A2 (en) | Interface for liquid crystal display | |
| JP3156327B2 (ja) | 液晶表示装置 | |
| KR100256002B1 (ko) | 표시장치와 상기 표시장치의 구동회로 및 구동방법 | |
| JPH11338424A (ja) | 液晶コントローラおよびそれを用いた液晶表示装置 | |
| JP3018329B2 (ja) | 表示システムおよび液晶表示装置 | |
| CN100397471C (zh) | 具有多路显示输出的显示器驱动模块、主板及多路显示输出的方法 | |
| US20050128164A1 (en) | Video driving module for multiple monitors and method for the same | |
| JPH11296133A (ja) | 画像表示装置の駆動回路 | |
| JPH08179740A (ja) | 画像データ伝送方法および画像表示装置 | |
| CN115798385B (zh) | 信号传输方法、装置和电子设备 | |
| JP2001154639A (ja) | 液晶表示装置及びその駆動方法 | |
| KR100949435B1 (ko) | 액정표시장치의 구동장치 및 구동방법 |