JPH11143427A - プラズマスクリーンセルの制御のための電力出力回路 - Google Patents
プラズマスクリーンセルの制御のための電力出力回路Info
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- JPH11143427A JPH11143427A JP10177940A JP17794098A JPH11143427A JP H11143427 A JPH11143427 A JP H11143427A JP 10177940 A JP10177940 A JP 10177940A JP 17794098 A JP17794098 A JP 17794098A JP H11143427 A JPH11143427 A JP H11143427A
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- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
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Abstract
(57)【要約】
【課題】 充電トランジスタに対して必要とされる表面
を減らし、入力信号の状態切換で充電及び放電トランジ
スタの同時伝導を避けることを可能にするプラズマスク
リーンセルの制御のための電力出力回路を提供する。 【解決手段】 低電圧論理入力信号を受信する入力と、
高電圧出力制御信号を出力する出力と、充電トランジス
タ及び放電トランジスタを含む出力回路と、制御信号を
出力する制御手段とを含む電力出力回路において、充電
及び放電トランジスタがＮチャネルＶＤＭＯＳ型であ
り、充電トランジスタがコンパウンドＰ型トランジスタ
を形成するように配置され、制御手段は、論理入力信号
が出力の放電を制御する際に、充電トランジスタの制御
ゲートの電位が出力電位よりも急激にドロップするよう
に配置されるものである。
を減らし、入力信号の状態切換で充電及び放電トランジ
スタの同時伝導を避けることを可能にするプラズマスク
リーンセルの制御のための電力出力回路を提供する。 【解決手段】 低電圧論理入力信号を受信する入力と、
高電圧出力制御信号を出力する出力と、充電トランジス
タ及び放電トランジスタを含む出力回路と、制御信号を
出力する制御手段とを含む電力出力回路において、充電
及び放電トランジスタがＮチャネルＶＤＭＯＳ型であ
り、充電トランジスタがコンパウンドＰ型トランジスタ
を形成するように配置され、制御手段は、論理入力信号
が出力の放電を制御する際に、充電トランジスタの制御
ゲートの電位が出力電位よりも急激にドロップするよう
に配置されるものである。
Description
【０００１】
【発明の属する技術分野】本発明は、プラズマスクリー
ンセルの制御のための電力出力回路に関する。
ンセルの制御のための電力出力回路に関する。
【０００２】
【従来の技術】プラズマスクリーンは、行及び列の交点
に配置されたセルから形成された、アレイ型スクリーン
である。セルは、希ガスで充填された空洞と、２つの制
御電極と、赤、緑又は青の蛍光デポジションとを含む。
所与のセルを用いることによってスクリーン上に光スポ
ットを作るために、そのガスのイオン化のきっかけとな
るように、電位差がセルの制御電極間に印加される。こ
のイオン化は、紫外線の放出を伴う。光スポットの生成
は、デポジットされた蛍光体の励起によって、放出され
た光線により得られる。
に配置されたセルから形成された、アレイ型スクリーン
である。セルは、希ガスで充填された空洞と、２つの制
御電極と、赤、緑又は青の蛍光デポジションとを含む。
所与のセルを用いることによってスクリーン上に光スポ
ットを作るために、そのガスのイオン化のきっかけとな
るように、電位差がセルの制御電極間に印加される。こ
のイオン化は、紫外線の放出を伴う。光スポットの生成
は、デポジットされた蛍光体の励起によって、放出され
た光線により得られる。
【０００３】画像を生成するために、セル制御は、従
来、制御信号を発生する論理回路によって行われてい
る。これら信号の論理状態は、光スポットを発生するよ
うに制御されるセルと、それを発生しないように制御さ
れるセルとを決定する。これら論理回路は、通常、例え
ば５ボルト以下の供給電圧である低電圧で供給される。
この電圧は、セル電極を直接駆動するには十分でない。
従って、論理回路と制御すべきセルとの間で、電力出力
回路は、低電圧制御信号を高電圧制御信号に変換するた
めに用いられる。
来、制御信号を発生する論理回路によって行われてい
る。これら信号の論理状態は、光スポットを発生するよ
うに制御されるセルと、それを発生しないように制御さ
れるセルとを決定する。これら論理回路は、通常、例え
ば５ボルト以下の供給電圧である低電圧で供給される。
この電圧は、セル電極を直接駆動するには十分でない。
従って、論理回路と制御すべきセルとの間で、電力出力
回路は、低電圧制御信号を高電圧制御信号に変換するた
めに用いられる。
【０００４】空洞内のガスのイオン化は、１００ボルト
の大きさのオーダで、制御電極において高電位のアプリ
ケーションを必要とする。他方で、数十ミリアンペアの
オーダで、かなりの電流で（相関的にこれら電極から受
信するために）電極を提供することができることが必要
である。実際に、電極は、１００ピコファラッドのオー
ダで、比較的高い等価キャパシタンスによって（相関的
に数十ミリアンペアの電流源によって）概略的に表され
ることができる。従って、これら電極の制御は、キャパ
シタの充電又は放電制御に等価である。現在では、通
常、プラズマスクリーンにおいて、急なエッジ(steep e
dges) を有する信号を得ることが所望される。これは、
例えば１００ナノ秒のオーダで充電及び放電持続時間を
表している。到達すべき高電位で且つ高値の容量性負荷
であるならば、これは、非常に高い充電及び放電電流を
供給し且つ吸収する能力を必要とし、１００ミリアンペ
アに達することができる。
の大きさのオーダで、制御電極において高電位のアプリ
ケーションを必要とする。他方で、数十ミリアンペアの
オーダで、かなりの電流で（相関的にこれら電極から受
信するために）電極を提供することができることが必要
である。実際に、電極は、１００ピコファラッドのオー
ダで、比較的高い等価キャパシタンスによって（相関的
に数十ミリアンペアの電流源によって）概略的に表され
ることができる。従って、これら電極の制御は、キャパ
シタの充電又は放電制御に等価である。現在では、通
常、プラズマスクリーンにおいて、急なエッジ(steep e
dges) を有する信号を得ることが所望される。これは、
例えば１００ナノ秒のオーダで充電及び放電持続時間を
表している。到達すべき高電位で且つ高値の容量性負荷
であるならば、これは、非常に高い充電及び放電電流を
供給し且つ吸収する能力を必要とし、１００ミリアンペ
アに達することができる。
【０００５】前述したように、プラズマスクリーン電極
の制御は、低電圧論理信号を受信し、且つこれら信号を
高電圧制御信号に変換する電力出力回路によって行われ
る。
の制御は、低電圧論理信号を受信し、且つこれら信号を
高電圧制御信号に変換する電力出力回路によって行われ
る。
【０００６】図１は、電極を制御することを可能にする
出力回路１の実施形態の従来の例を説明する。回路１
は、制御入力２及び出力４を含む。制御入力２は、論理
入力信号ＩＮ１を受信する。この信号が、高状態及び低
状態の２状態を取ることができる低電圧信号であると考
える。高状態は、例えばＶＣＣ＝５Ｖの正電位ＶＣＣに
よって表される。低状態は、グランド電位ＧＮＤ＝０Ｖ
によって表されている。出力４は、出力制御信号ＯＵＴ
１を供給する。この出力信号は、出力４及びグランドの
間に取り付けられた等価キャパシタＣｏｕｔによって表
された電極に出力される。電極制御は、キャパシタＣｏ
ｕｔを充電し、高電圧電位ＶＰＰにそれをもたらし、又
は充電されるならばそれを放電することからなる。信号
ＩＮ１が高状態であるときに充電が命令され、信号ＩＮ
１が低状態であるときに放電が命令されると考える。
出力回路１の実施形態の従来の例を説明する。回路１
は、制御入力２及び出力４を含む。制御入力２は、論理
入力信号ＩＮ１を受信する。この信号が、高状態及び低
状態の２状態を取ることができる低電圧信号であると考
える。高状態は、例えばＶＣＣ＝５Ｖの正電位ＶＣＣに
よって表される。低状態は、グランド電位ＧＮＤ＝０Ｖ
によって表されている。出力４は、出力制御信号ＯＵＴ
１を供給する。この出力信号は、出力４及びグランドの
間に取り付けられた等価キャパシタＣｏｕｔによって表
された電極に出力される。電極制御は、キャパシタＣｏ
ｕｔを充電し、高電圧電位ＶＰＰにそれをもたらし、又
は充電されるならばそれを放電することからなる。信号
ＩＮ１が高状態であるときに充電が命令され、信号ＩＮ
１が低状態であるときに放電が命令されると考える。
【０００７】回路１は、パワートランジスタ８及び１０
の対６を含む。これらトランジスタは、通常、相補的Ｖ
ＤＭＯＳ型Ｎチャネルと、厚い酸化ＨＶＭＯＳ型Ｐチャ
ネルパワートランジスタとである。ＶＤＭＯＳは、縦型
ＮチャネルＭＯＳ型トランジスタで参照され、高ソース
−ドレイン電位差に耐え、かなりの電流を出力又は吸収
することができる。厚い酸化ＨＶＭＯＳは、高ソース−
ドレイン及びソース−ゲート電位差に耐えることができ
るＭＯＳ型Ｐチャネルトランジスタを参照する。Ｐチャ
ネルＨＶＭＯＳ型のトランジスタ８は、そのソースにお
いて電位ＶＰＰを受信する。そのドレインは、出力４に
接続されており、その制御ゲートは、制御信号ＩＮＰを
受信する。このトランジスタは、オンのとき、キャパシ
タＣｏｕｔを充電することを可能にする。次に、トラン
ジスタ１０はオフになる。ＮチャネルＶＤＭＯＳ型のト
ランジスタ１０は、そのソースにおいて電位ＧＮＤを受
信する。そのドレインは出力４に接続されており、その
制御ゲートは制御信号ＩＮＮを受信する。このトランジ
スタは、オンのとき、キャパシタＣｏｕｔを放電するこ
とが可能となる。次に、トランジスタ８はオフになる。
放電トランジスタ１０の制御は、低電圧で実現可能とな
る。ＩＮＮ＝ＶＣＣのとき、該トランジスタ１０はオン
になり、ＩＮＮ＝ＧＮＤのとき、オフになる。従って、
回路１において、信号ＩＮＮは、信号ＩＮ１を受信する
インバータ１２によって出力される。低電圧インバータ
は、電位ＶＣＣ及びＧＮＤによって供給されて用いられ
ることになる。このインバータは、充電及び放電がＩＮ
１＝ＶＣＣ及びＩＮ１＝ＧＮＤによってそれぞれ制御さ
れるように、信号ＩＮ１の極性を反転することが可能と
なる。充電トランジスタ８の制御は、高電圧制御を必要
とする。実際に、ＩＮＰ＝ＧＮＤのとき、トランジスタ
８はオンとなるが、ターンオフするために、信号ＩＮＰ
は、少なくともＶＰＰに等しい電位に達することができ
なければならない。このために、トランジスタ８の制御
は、電位移動回路１４によって行われ、回路１４は入力
信号ＩＮ１によって駆動される。
の対６を含む。これらトランジスタは、通常、相補的Ｖ
ＤＭＯＳ型Ｎチャネルと、厚い酸化ＨＶＭＯＳ型Ｐチャ
ネルパワートランジスタとである。ＶＤＭＯＳは、縦型
ＮチャネルＭＯＳ型トランジスタで参照され、高ソース
−ドレイン電位差に耐え、かなりの電流を出力又は吸収
することができる。厚い酸化ＨＶＭＯＳは、高ソース−
ドレイン及びソース−ゲート電位差に耐えることができ
るＭＯＳ型Ｐチャネルトランジスタを参照する。Ｐチャ
ネルＨＶＭＯＳ型のトランジスタ８は、そのソースにお
いて電位ＶＰＰを受信する。そのドレインは、出力４に
接続されており、その制御ゲートは、制御信号ＩＮＰを
受信する。このトランジスタは、オンのとき、キャパシ
タＣｏｕｔを充電することを可能にする。次に、トラン
ジスタ１０はオフになる。ＮチャネルＶＤＭＯＳ型のト
ランジスタ１０は、そのソースにおいて電位ＧＮＤを受
信する。そのドレインは出力４に接続されており、その
制御ゲートは制御信号ＩＮＮを受信する。このトランジ
スタは、オンのとき、キャパシタＣｏｕｔを放電するこ
とが可能となる。次に、トランジスタ８はオフになる。
放電トランジスタ１０の制御は、低電圧で実現可能とな
る。ＩＮＮ＝ＶＣＣのとき、該トランジスタ１０はオン
になり、ＩＮＮ＝ＧＮＤのとき、オフになる。従って、
回路１において、信号ＩＮＮは、信号ＩＮ１を受信する
インバータ１２によって出力される。低電圧インバータ
は、電位ＶＣＣ及びＧＮＤによって供給されて用いられ
ることになる。このインバータは、充電及び放電がＩＮ
１＝ＶＣＣ及びＩＮ１＝ＧＮＤによってそれぞれ制御さ
れるように、信号ＩＮ１の極性を反転することが可能と
なる。充電トランジスタ８の制御は、高電圧制御を必要
とする。実際に、ＩＮＰ＝ＧＮＤのとき、トランジスタ
８はオンとなるが、ターンオフするために、信号ＩＮＰ
は、少なくともＶＰＰに等しい電位に達することができ
なければならない。このために、トランジスタ８の制御
は、電位移動回路１４によって行われ、回路１４は入力
信号ＩＮ１によって駆動される。
【０００８】回路１４は、２つのＭＯＳ型Ｐチャネルパ
ワートランジスタ１６及び１８と、２つのＮチャネルＭ
ＯＳ型パワートランジスタ２０及び２２とを含む。例え
ばＮチャネルＶＤＭＯＳトランジスタ及び厚い酸化Ｐチ
ャネルＨＶＭＯＳトランジスタのような、高電圧に耐え
ることができるトランジスタが用いられるであろう。ト
ランジスタ１６及び１８は、それらのソースで電位ＶＰ
Ｐを受信する。トランジスタ２０及び２２は、それらの
ソースで電位ＧＮＤを受信する。トランジスタ１６のド
レインは、トランジスタ１８の制御ゲートと、トランジ
スタ２０のドレインに接続される。トランジスタ１８の
ドレインは、トランジスタ１６の制御ゲートと、トラン
ジスタ２２のドレインとに接続されている。トランジス
タ１８及び２２のドレインは、制御信号ＩＮＰを出力す
る。トランジスタ２０は、その制御ゲートで信号ＩＮＮ
を受信する。結局、トランジスタ２２は、その制御ゲー
トで制御信号ＮＩＮを受信する。この信号ＮＩＮは、低
電圧で出力され、入力として信号ＩＮＮを受信するイン
バータ２４によって出力される。ＩＮＮ＝ＧＮＤのと
き、トランジスタ２０はオフになり、トランジスタ２２
はオンになる。それゆえ、トランジスタ１６はオンにな
り、トランジスタ１８はオフになる。そのとき、ＩＮＰ
＝ＧＮＤになる。充電トランジスタ８はオンになり、放
電トランジスタ１０はオフになる。従って、ＩＮＮ＝Ｖ
ＣＣのとき、トランジスタ２０はオンになり、トランジ
スタ２２はオフになる。それゆえ、トランジスタ１６は
オフになり、トランジスタ１８はオンになる。従って、
ＩＮＰ＝ＶＰＰとなる。充電トランジスタ８はオフを維
持し、放電トランジスタ１０はオンになる。
ワートランジスタ１６及び１８と、２つのＮチャネルＭ
ＯＳ型パワートランジスタ２０及び２２とを含む。例え
ばＮチャネルＶＤＭＯＳトランジスタ及び厚い酸化Ｐチ
ャネルＨＶＭＯＳトランジスタのような、高電圧に耐え
ることができるトランジスタが用いられるであろう。ト
ランジスタ１６及び１８は、それらのソースで電位ＶＰ
Ｐを受信する。トランジスタ２０及び２２は、それらの
ソースで電位ＧＮＤを受信する。トランジスタ１６のド
レインは、トランジスタ１８の制御ゲートと、トランジ
スタ２０のドレインに接続される。トランジスタ１８の
ドレインは、トランジスタ１６の制御ゲートと、トラン
ジスタ２２のドレインとに接続されている。トランジス
タ１８及び２２のドレインは、制御信号ＩＮＰを出力す
る。トランジスタ２０は、その制御ゲートで信号ＩＮＮ
を受信する。結局、トランジスタ２２は、その制御ゲー
トで制御信号ＮＩＮを受信する。この信号ＮＩＮは、低
電圧で出力され、入力として信号ＩＮＮを受信するイン
バータ２４によって出力される。ＩＮＮ＝ＧＮＤのと
き、トランジスタ２０はオフになり、トランジスタ２２
はオンになる。それゆえ、トランジスタ１６はオンにな
り、トランジスタ１８はオフになる。そのとき、ＩＮＰ
＝ＧＮＤになる。充電トランジスタ８はオンになり、放
電トランジスタ１０はオフになる。従って、ＩＮＮ＝Ｖ
ＣＣのとき、トランジスタ２０はオンになり、トランジ
スタ２２はオフになる。それゆえ、トランジスタ１６は
オフになり、トランジスタ１８はオンになる。従って、
ＩＮＰ＝ＶＰＰとなる。充電トランジスタ８はオフを維
持し、放電トランジスタ１０はオンになる。
【０００９】
【発明が解決しようとする課題】図１の回路によって起
こる第１の問題は、充電トランジスタ８をインプリメン
トするために必要とされる表面にある。実際に、一方で
Ｐチャネル及びＮチャネルトランジスタの導電率の差
と、他方で高値の充電及び放電電流を与えるならば、等
価電流効率を伴って、トランジスタ１０によって占有さ
れると同様に、トランジスタ８は、２又は３回のオーダ
(order of two or three times) で表面を占有する。
こる第１の問題は、充電トランジスタ８をインプリメン
トするために必要とされる表面にある。実際に、一方で
Ｐチャネル及びＮチャネルトランジスタの導電率の差
と、他方で高値の充電及び放電電流を与えるならば、等
価電流効率を伴って、トランジスタ１０によって占有さ
れると同様に、トランジスタ８は、２又は３回のオーダ
(order of two or three times) で表面を占有する。
【００１０】入力信号ＩＮ１が状態を変更するとき、図
１の回路によって起こる第２の問題は、出力トランジス
タ８及び１０の同時伝導(simultaneous conduction) の
リスクである。このような同時伝導は、これらトランジ
スタに関するならば、電圧及び電流値がトランジスタ８
及び１０の制御信号が変更されるときに、高い浪費を生
じる。
１の回路によって起こる第２の問題は、出力トランジス
タ８及び１０の同時伝導(simultaneous conduction) の
リスクである。このような同時伝導は、これらトランジ
スタに関するならば、電圧及び電流値がトランジスタ８
及び１０の制御信号が変更されるときに、高い浪費を生
じる。
【００１１】
【課題を解決するための手段】本発明の原理に従って、
出力回路構造は、充電トランジスタに対して必要とされ
る表面を減らし、入力信号の状態切換において充電及び
放電トランジスタの同時伝導を避けることを可能にする
ことを提供する。このために、本発明の一実施形態は、
コンパウンドＰ型トランジスタを形成するために配置さ
れたＮチャネル充電トランジスタを有するＰチャネル充
電トランジスタに置き換えており、どのような同時伝導
をも避けるような大きさにされたインバータを用いてＮ
チャネル充電及び放電トランジスタを制御することを提
供する。
出力回路構造は、充電トランジスタに対して必要とされ
る表面を減らし、入力信号の状態切換において充電及び
放電トランジスタの同時伝導を避けることを可能にする
ことを提供する。このために、本発明の一実施形態は、
コンパウンドＰ型トランジスタを形成するために配置さ
れたＮチャネル充電トランジスタを有するＰチャネル充
電トランジスタに置き換えており、どのような同時伝導
をも避けるような大きさにされたインバータを用いてＮ
チャネル充電及び放電トランジスタを制御することを提
供する。
【００１２】従って、本発明の実施形態は、低電圧論理
入力信号を受信する入力と、高電圧出力制御信号を出力
する出力と、一方で、ドレインで高電圧電位を受信し且
つ制御出力に接続されたソースを有する充電トランジス
タ、及び、他方で、ソースでリファレンス電位を受信し
且つ出力に接続されたドレインを有する放電トランジス
タを含む出力回路と、論理入力信号に従ってこれらトラ
ンジスタを制御する充電及び放電トランジスタに制御信
号を出力する制御手段とを含むプラズマスクリーンセル
の制御のための電力出力回路を提供する。充電及び放電
トランジスタはＮチャネルＶＤＭＯＳ型であり、充電ト
ランジスタがコンパウンドＰ型トランジスタを形成する
ように配置されており、制御手段は、論理入力信号が出
力の放電を制御する際に、充電トランジスタの前記制御
ゲートの電位が出力電位よりも急激にドロップするよう
に配置されている。
入力信号を受信する入力と、高電圧出力制御信号を出力
する出力と、一方で、ドレインで高電圧電位を受信し且
つ制御出力に接続されたソースを有する充電トランジス
タ、及び、他方で、ソースでリファレンス電位を受信し
且つ出力に接続されたドレインを有する放電トランジス
タを含む出力回路と、論理入力信号に従ってこれらトラ
ンジスタを制御する充電及び放電トランジスタに制御信
号を出力する制御手段とを含むプラズマスクリーンセル
の制御のための電力出力回路を提供する。充電及び放電
トランジスタはＮチャネルＶＤＭＯＳ型であり、充電ト
ランジスタがコンパウンドＰ型トランジスタを形成する
ように配置されており、制御手段は、論理入力信号が出
力の放電を制御する際に、充電トランジスタの前記制御
ゲートの電位が出力電位よりも急激にドロップするよう
に配置されている。
【００１３】本発明の他の実施形態によれば、出力回路
は、一方で、電位移動回路によって制御されたＰチャネ
ルパワートランジスタと、他方で、Ｎチャネルパワート
ランジスタとを含んでおり、該Ｐチャネルトランジスタ
はソースで高電圧電位（ＶＰＰ）を受信し且つ充電トラ
ンジスタの制御ゲートに接続されたドレインを有してお
り、該Ｎチャネルパワートランジスタは前記リファレン
ス電位を受信するソースを有しており、該Ｐチャネル及
び該Ｎチャネルトランジスタは、充電トランジスタをタ
ーンオンすることが所望される際に該Ｐチャネルトラン
ジスタがオンになり、充電トランジスタをターンオフす
ることが所望される際に該Ｎチャネルトランジスタがオ
ンになるように制御されており、制御手段は、Ｎチャネ
ルトランジスタ及び放電トランジスタを制御するために
低電圧インバータを含んでおり、インバータは、一方
で、出力の放電を命令することが所望される際に、Ｎチ
ャネルトランジスタがターンオンされた後で、放電トラ
ンジスタがターンオンされており、他方で、充電トラン
ジスタを介して出力の充電を命令することが所望される
際に、放電トランジスタがオフとなった後でＮチャネル
トランジスタがオフになるような大きさにある。
は、一方で、電位移動回路によって制御されたＰチャネ
ルパワートランジスタと、他方で、Ｎチャネルパワート
ランジスタとを含んでおり、該Ｐチャネルトランジスタ
はソースで高電圧電位（ＶＰＰ）を受信し且つ充電トラ
ンジスタの制御ゲートに接続されたドレインを有してお
り、該Ｎチャネルパワートランジスタは前記リファレン
ス電位を受信するソースを有しており、該Ｐチャネル及
び該Ｎチャネルトランジスタは、充電トランジスタをタ
ーンオンすることが所望される際に該Ｐチャネルトラン
ジスタがオンになり、充電トランジスタをターンオフす
ることが所望される際に該Ｎチャネルトランジスタがオ
ンになるように制御されており、制御手段は、Ｎチャネ
ルトランジスタ及び放電トランジスタを制御するために
低電圧インバータを含んでおり、インバータは、一方
で、出力の放電を命令することが所望される際に、Ｎチ
ャネルトランジスタがターンオンされた後で、放電トラ
ンジスタがターンオンされており、他方で、充電トラン
ジスタを介して出力の充電を命令することが所望される
際に、放電トランジスタがオフとなった後でＮチャネル
トランジスタがオフになるような大きさにある。
【００１４】本発明の他の実施形態によれば、制御手段
は、出力回路のＰチャネル及びＮチャネルトランジスタ
の一方がターンオンされた際に、これらトランジスタの
他方が、これらトランジスタのどのような同時伝導をも
避けるように予めターンオフされるような大きさにされ
ている。
は、出力回路のＰチャネル及びＮチャネルトランジスタ
の一方がターンオンされた際に、これらトランジスタの
他方が、これらトランジスタのどのような同時伝導をも
避けるように予めターンオフされるような大きさにされ
ている。
【００１５】本発明の他の実施形態によれば、所与の持
続時間よりも短い持続時間の寄生パルスが前記論理入力
信号に生ずるならば、回路の前記パワートランジスタの
制御信号の変更を避けるために論理入力信号を遅延させ
る論理遅延回路を含む。
続時間よりも短い持続時間の寄生パルスが前記論理入力
信号に生ずるならば、回路の前記パワートランジスタの
制御信号の変更を避けるために論理入力信号を遅延させ
る論理遅延回路を含む。
【００１６】
【発明の実施の形態】本発明の前述の内容、他の特徴及
び効果は、添付図面に従って本発明の一実施形態の以下
の限定されない記載の中で詳細に説明していく。
び効果は、添付図面に従って本発明の一実施形態の以下
の限定されない記載の中で詳細に説明していく。
【００１７】図２は、本発明の一実施形態に従ってイン
プリメントされた電力出力回路３０を説明する。
プリメントされた電力出力回路３０を説明する。
【００１８】出力回路３０は、論理入力信号ＩＮ２を受
信する制御入力３２と、高電圧出力信号ＯＵＴ２を出力
する出力３４とを含む。論理信号ＩＮ２は低電圧信号と
なり、その電位は所与の論理状態を表すものであり、Ｖ
ＣＣが低電圧供給電位であるＩＮ２＝ＶＣＣは高論理状
態を表しており、ＧＮＤがリファレンス電位（接地電位
とも称される）であるＩＮ２＝ＧＮＤは低論理状態を表
している。例えばＶＣＣ＝５Ｖ及びＧＮＤ＝０Ｖであ
る。信号ＩＮ２は、通常、図示されていない論理回路に
よって出力されており、形成すべきイメージによってそ
の論理状態を決定することになる。
信する制御入力３２と、高電圧出力信号ＯＵＴ２を出力
する出力３４とを含む。論理信号ＩＮ２は低電圧信号と
なり、その電位は所与の論理状態を表すものであり、Ｖ
ＣＣが低電圧供給電位であるＩＮ２＝ＶＣＣは高論理状
態を表しており、ＧＮＤがリファレンス電位（接地電位
とも称される）であるＩＮ２＝ＧＮＤは低論理状態を表
している。例えばＶＣＣ＝５Ｖ及びＧＮＤ＝０Ｖであ
る。信号ＩＮ２は、通常、図示されていない論理回路に
よって出力されており、形成すべきイメージによってそ
の論理状態を決定することになる。
【００１９】出力回路３０は、高電圧供給電位ＶＰＰ又
は接地電位ＧＮＤに回路３０の出力３４を接続すること
を可能とする出力回路３６を含む。例えば１５０ボルト
の高電圧供給電位ＶＰＰが選択されることになる。図示
されていないプラズマスクリーンセルを制御するため
に、この電極は、回路３０の出力３４に接続される。こ
の電極は、図１に説明されたように、充電され又は放電
され得るキャパシタとして動作することになる。
は接地電位ＧＮＤに回路３０の出力３４を接続すること
を可能とする出力回路３６を含む。例えば１５０ボルト
の高電圧供給電位ＶＰＰが選択されることになる。図示
されていないプラズマスクリーンセルを制御するため
に、この電極は、回路３０の出力３４に接続される。こ
の電極は、図１に説明されたように、充電され又は放電
され得るキャパシタとして動作することになる。
【００２０】出力回路３６は、制御出力３４の電位を電
位ＶＰＰ及び電位ＧＮＤにそれぞれもたらすことを可能
にする２つのパワートランジスタ３８及び４０を含む。
充電トランジスタと称されるトランジスタ３８のドレイ
ンは、電位ＶＰＰを受信する。放電トランジスタと称さ
れるトランジスタ４０のソースは、電位ＧＮＤを受信す
る。トランジスタ４０のドレインとトランジスタ３８の
ソースとが、相互接続され、出力３４を形成する。充電
トランジスタ３８は、信号ＯＵＴ２の電位を実質的に電
位ＶＰＰのレベルにもたらすために、出力３４へ充電電
流を出力することを可能にする。放電トランジスタ４０
は、信号ＯＵＴ２の電位を実質的に電位ＧＮＤのレベル
にもたらすために、ソース３４によって供給された放電
電流を吸収することを可能にする。出力３４の１００ピ
コファラッドの容量性負荷と、１００から２００ナノ秒
のオーダの充電及び放電時間とを考慮するならば、充電
及び放電電流は８０ミリアンペアのオーダになる。
位ＶＰＰ及び電位ＧＮＤにそれぞれもたらすことを可能
にする２つのパワートランジスタ３８及び４０を含む。
充電トランジスタと称されるトランジスタ３８のドレイ
ンは、電位ＶＰＰを受信する。放電トランジスタと称さ
れるトランジスタ４０のソースは、電位ＧＮＤを受信す
る。トランジスタ４０のドレインとトランジスタ３８の
ソースとが、相互接続され、出力３４を形成する。充電
トランジスタ３８は、信号ＯＵＴ２の電位を実質的に電
位ＶＰＰのレベルにもたらすために、出力３４へ充電電
流を出力することを可能にする。放電トランジスタ４０
は、信号ＯＵＴ２の電位を実質的に電位ＧＮＤのレベル
にもたらすために、ソース３４によって供給された放電
電流を吸収することを可能にする。出力３４の１００ピ
コファラッドの容量性負荷と、１００から２００ナノ秒
のオーダの充電及び放電時間とを考慮するならば、充電
及び放電電流は８０ミリアンペアのオーダになる。
【００２１】トランジスタ３８及び４０は、Ｎチャネル
ＶＤＭＯＳ型トランジスタであり、かなりの電流を提供
し且つ吸収し、かなりのソース−ドレイン電圧に耐える
ようになる。例えば、９×１０及び５×１８の、それぞ
れの多数の要素セルを有するトランジスタが選択され
る。更に、出力回路３６は、充電トランジスタ３８に係
合した２つのＭＯＳ型パワートランジスタ４２及び４４
を含む。Ｐチャネルのトランジスタ４２及びＮチャンネ
ルのトランジスタ４４は、トランジスタ３８と共に、コ
ンパウンドＰ型トランジスタを形成するために可能とな
る。
ＶＤＭＯＳ型トランジスタであり、かなりの電流を提供
し且つ吸収し、かなりのソース−ドレイン電圧に耐える
ようになる。例えば、９×１０及び５×１８の、それぞ
れの多数の要素セルを有するトランジスタが選択され
る。更に、出力回路３６は、充電トランジスタ３８に係
合した２つのＭＯＳ型パワートランジスタ４２及び４４
を含む。Ｐチャネルのトランジスタ４２及びＮチャンネ
ルのトランジスタ４４は、トランジスタ３８と共に、コ
ンパウンドＰ型トランジスタを形成するために可能とな
る。
【００２２】ＰチャネルＭＯＳ型トランジスタ４２は、
そのソースにおいて電位ＶＰＰを受信する。そのドレイ
ンは、充電トランジスタ３８の制御ゲートに接続され
る。そして、その制御ゲートにおいてＳ１０で示された
制御信号を受信する。ＮチャネルＭＯＳ型トランジスタ
４４は、そのソースで電位ＧＮＤを受信する。そのドレ
インは、トランジスタ４２のドレイン及び充電トランジ
スタ３８の制御ゲートに接続される。その制御ゲート
は、Ｓ９で示された制御信号を受信する。充電トランジ
スタ３８の制御ゲートによって受信され、トランジスタ
４２及び４４によって出力された信号は、ＰＣＤＥで示
されている。ＭＯＳ型トランジスタ４２は、２９４／１
８のＷ／Ｌ比（Ｗ／Ｌはトランジスタチャネル幅／チャ
ネル長の比である）を有し、ＶＤＭＯＳ型トランジスタ
４４は６×２の要素セル数を有するのが好ましい。
そのソースにおいて電位ＶＰＰを受信する。そのドレイ
ンは、充電トランジスタ３８の制御ゲートに接続され
る。そして、その制御ゲートにおいてＳ１０で示された
制御信号を受信する。ＮチャネルＭＯＳ型トランジスタ
４４は、そのソースで電位ＧＮＤを受信する。そのドレ
インは、トランジスタ４２のドレイン及び充電トランジ
スタ３８の制御ゲートに接続される。その制御ゲート
は、Ｓ９で示された制御信号を受信する。充電トランジ
スタ３８の制御ゲートによって受信され、トランジスタ
４２及び４４によって出力された信号は、ＰＣＤＥで示
されている。ＭＯＳ型トランジスタ４２は、２９４／１
８のＷ／Ｌ比（Ｗ／Ｌはトランジスタチャネル幅／チャ
ネル長の比である）を有し、ＶＤＭＯＳ型トランジスタ
４４は６×２の要素セル数を有するのが好ましい。
【００２３】パワートランジスタ４２は、充電トランジ
スタ３８をターンオンすることが可能である。このため
に、トランジスタ４２がオンになるように信号Ｓ１０を
供給するに十分である。例えばＳ１０＝ＧＮＤが選択さ
れることになる。従って、信号Ｓ９の電位は、トランジ
スタ４４がオフになるような値を有する。例えばＳ９＝
ＧＮＤが選択されることになる。トランジスタ４２がオ
ンであるとき、信号ＰＣＤＥの電位は、充電トランジス
タ３８の等価ゲートキャパシタの充電によって増加され
る。一度ＰＣＤＥが充電トランジスタ３８のスレッショ
ルド電圧Ｖｔに達したならば、充電トランジスタ３８は
ターンオンし、そのソースの電位は実質的にＶＰＰ−Ｖ
ｔに達する。
スタ３８をターンオンすることが可能である。このため
に、トランジスタ４２がオンになるように信号Ｓ１０を
供給するに十分である。例えばＳ１０＝ＧＮＤが選択さ
れることになる。従って、信号Ｓ９の電位は、トランジ
スタ４４がオフになるような値を有する。例えばＳ９＝
ＧＮＤが選択されることになる。トランジスタ４２がオ
ンであるとき、信号ＰＣＤＥの電位は、充電トランジス
タ３８の等価ゲートキャパシタの充電によって増加され
る。一度ＰＣＤＥが充電トランジスタ３８のスレッショ
ルド電圧Ｖｔに達したならば、充電トランジスタ３８は
ターンオンし、そのソースの電位は実質的にＶＰＰ−Ｖ
ｔに達する。
【００２４】充電トランジスタ３８をターンオフするた
めに、トランジスタ４４が用いられている。このため、
例えばＳ９＝ＶＣＣ及びＳ１０＝ＶＰＰを負わせるに十
分である。トランジスタ４４がターンオンし、トランジ
スタ３８の等価ゲートキャパシタがグランドに放電され
る。この放電中に、もちろんトランジスタ４２がオフに
されなければならない。従って、Ｎチャネルトランジス
タ３８は、低電位（Ｓ１０＝ＧＮＤ）がそれをターンオ
ンし且つ高電位（Ｓ９＝ＶＣＣ）がそれをターンオフす
るように制御され、Ｐチャネルトランジスタの動作に対
応する。逆に、図１のトランジスタ８よりも２、３回小
さい(two or three times smaller)充電トランジスタ
が、等価充電電流に対して用いられ得る。
めに、トランジスタ４４が用いられている。このため、
例えばＳ９＝ＶＣＣ及びＳ１０＝ＶＰＰを負わせるに十
分である。トランジスタ４４がターンオンし、トランジ
スタ３８の等価ゲートキャパシタがグランドに放電され
る。この放電中に、もちろんトランジスタ４２がオフに
されなければならない。従って、Ｎチャネルトランジス
タ３８は、低電位（Ｓ１０＝ＧＮＤ）がそれをターンオ
ンし且つ高電位（Ｓ９＝ＶＣＣ）がそれをターンオフす
るように制御され、Ｐチャネルトランジスタの動作に対
応する。逆に、図１のトランジスタ８よりも２、３回小
さい(two or three times smaller)充電トランジスタ
が、等価充電電流に対して用いられ得る。
【００２５】制御信号Ｓ９は、２つの相補的なＭＯＳ型
トランジスタ４８及び５０から形成される低電圧インバ
ータ４６によって発生される。Ｐチャネルトランジスタ
４８は、そのソースで電位ＶＣＣを受信する。Ｎチャネ
ルトランジスタ５０は、そのソースで電位ＧＮＤを受信
する。これらトランジスタのドレインは、相互接続さ
れ、信号Ｓ９を提供する。これらトランジスタの制御ゲ
ートは、論理制御信号Ｓ５を受信する。例えば、１００
／５のＷ／Ｌ比を有するトランジスタ４８と、５０／３
のＷ／Ｌ比を有するトランジスタ５０とが選択されるこ
とになる。
トランジスタ４８及び５０から形成される低電圧インバ
ータ４６によって発生される。Ｐチャネルトランジスタ
４８は、そのソースで電位ＶＣＣを受信する。Ｎチャネ
ルトランジスタ５０は、そのソースで電位ＧＮＤを受信
する。これらトランジスタのドレインは、相互接続さ
れ、信号Ｓ９を提供する。これらトランジスタの制御ゲ
ートは、論理制御信号Ｓ５を受信する。例えば、１００
／５のＷ／Ｌ比を有するトランジスタ４８と、５０／３
のＷ／Ｌ比を有するトランジスタ５０とが選択されるこ
とになる。
【００２６】制御信号ＮＣＤＥは、２つの相補的なＭＯ
Ｓ型トランジスタ５４及び５６から形成される低電圧イ
ンバータ５２によって発生される。Ｐチャネルトランジ
スタ５４は、そのソースで電位ＶＣＣを受信する。Ｎチ
ャネルトランジスタ５６は、そのソースで電位ＧＮＤを
受信する。これらトランジスタのドレインは、相互接続
され、信号ＮＣＤＥを提供する。これらトランジスタの
制御ゲートは、相互接続され、論理制御信号Ｓ５を受信
する。例えば、２５０／５のＷ／Ｌ比を有するトランジ
スタ５４と、１００／３のＷ／Ｌ比を有するトランジス
タとが選択されることになる。
Ｓ型トランジスタ５４及び５６から形成される低電圧イ
ンバータ５２によって発生される。Ｐチャネルトランジ
スタ５４は、そのソースで電位ＶＣＣを受信する。Ｎチ
ャネルトランジスタ５６は、そのソースで電位ＧＮＤを
受信する。これらトランジスタのドレインは、相互接続
され、信号ＮＣＤＥを提供する。これらトランジスタの
制御ゲートは、相互接続され、論理制御信号Ｓ５を受信
する。例えば、２５０／５のＷ／Ｌ比を有するトランジ
スタ５４と、１００／３のＷ／Ｌ比を有するトランジス
タとが選択されることになる。
【００２７】制御信号Ｓ１０は、図１に記載されている
ものと同様に、電位移動回路５８によって発生される。
回路５８は、２つのＭＯＳ型Ｐチャネルパワートランジ
スタ６０及び６２と、２つのＭＯＳ型Ｎチャネルパワー
トランジスタ６４及び６６とを含む。高電圧に耐えるこ
とができるトランジスタが選択されることになる。例え
ば、５０／１８のＷ／Ｌ比を有するトランジスタ６０
と、１００／１８のＷ／Ｌ比を有するトランジスタ６２
と、６×１の要素セル数を有するＶＤＭＯＳ型トランジ
スタ６４及び６６とが選択されることになる。
ものと同様に、電位移動回路５８によって発生される。
回路５８は、２つのＭＯＳ型Ｐチャネルパワートランジ
スタ６０及び６２と、２つのＭＯＳ型Ｎチャネルパワー
トランジスタ６４及び６６とを含む。高電圧に耐えるこ
とができるトランジスタが選択されることになる。例え
ば、５０／１８のＷ／Ｌ比を有するトランジスタ６０
と、１００／１８のＷ／Ｌ比を有するトランジスタ６２
と、６×１の要素セル数を有するＶＤＭＯＳ型トランジ
スタ６４及び６６とが選択されることになる。
【００２８】トランジスタ６０及び６２は、それらソー
スにおいて電位ＶＰＰを受信する。トランジスタ６４及
び６６は、それらソースにおいて電位ＧＮＤを受信す
る。トランジスタ６０のドレインは、トランジスタ６２
の制御ゲートとトランジスタ６４のドレインとに接続さ
れる。トランジスタ６２のドレインは、トランジスタ６
０の制御ゲートとトランジスタ６６のドレインとに接続
される。トランジスタ６２及び６６のドレインは、制御
信号Ｓ１０を提供する。トランジスタ６６は、その制御
ゲートにおいて論理制御信号Ｓ７を受信する。結局、ト
ランジスタ６４は、その制御ゲートで制御信号Ｓ８を受
信する。この信号Ｓ８は、インバータ６８から提供さ
れ、低電圧で供給され、入力として信号Ｓ７を受信す
る。Ｓ７＝ＧＮＤの際に、トランジスタ６６はオフにな
り、トランジスタ６４はオンになる。従って、トランジ
スタ６２はオンになり、トランジスタ６０はオフにな
る。従って、Ｓ１０＝ＶＰＰとなる。Ｓ７＝ＶＣＣの際
に、トランジスタ６６はオンになり、トランジスタ６４
はオフになる。従って、トランジスタ６０はオンにな
り、トランジスタ６２はオフになる。従って、Ｓ１０＝
ＧＮＤになる。
スにおいて電位ＶＰＰを受信する。トランジスタ６４及
び６６は、それらソースにおいて電位ＧＮＤを受信す
る。トランジスタ６０のドレインは、トランジスタ６２
の制御ゲートとトランジスタ６４のドレインとに接続さ
れる。トランジスタ６２のドレインは、トランジスタ６
０の制御ゲートとトランジスタ６６のドレインとに接続
される。トランジスタ６２及び６６のドレインは、制御
信号Ｓ１０を提供する。トランジスタ６６は、その制御
ゲートにおいて論理制御信号Ｓ７を受信する。結局、ト
ランジスタ６４は、その制御ゲートで制御信号Ｓ８を受
信する。この信号Ｓ８は、インバータ６８から提供さ
れ、低電圧で供給され、入力として信号Ｓ７を受信す
る。Ｓ７＝ＧＮＤの際に、トランジスタ６６はオフにな
り、トランジスタ６４はオンになる。従って、トランジ
スタ６２はオンになり、トランジスタ６０はオフにな
る。従って、Ｓ１０＝ＶＰＰとなる。Ｓ７＝ＶＣＣの際
に、トランジスタ６６はオンになり、トランジスタ６４
はオフになる。従って、トランジスタ６０はオンにな
り、トランジスタ６２はオフになる。従って、Ｓ１０＝
ＧＮＤになる。
【００２９】更に、出力回路３０は、遅延をもたらす論
理回路を含む。これら遅延回路は、インバータ７０、７
２、７６、７８及び８２を含んでおり、これらインバー
タは、入力及び出力と、ＮＡＮＤ型の２つの論理ゲート
７４及び８０とを含む。これら回路は、例えば電位ＶＣ
Ｃ及びＧＮＤによって、低電圧で供給されることを仮定
する。
理回路を含む。これら遅延回路は、インバータ７０、７
２、７６、７８及び８２を含んでおり、これらインバー
タは、入力及び出力と、ＮＡＮＤ型の２つの論理ゲート
７４及び８０とを含む。これら回路は、例えば電位ＶＣ
Ｃ及びＧＮＤによって、低電圧で供給されることを仮定
する。
【００３０】インバータ７０は、入力として入力信号Ｉ
Ｎ２を受信しており、信号ＩＮ２の反転によって論理信
号Ｓ１をその出力において発生する。この信号Ｓ１は、
ゲート８０の第１の入力とインバータ７２の入力とへ提
供される。このインバータ７２は、論理信号Ｓ２をその
出力において発生する。この信号は、ゲート７４の第１
の入力とインバータ７６の入力とへ提供される。インバ
ータ７６は、論理信号Ｓ３をその出力において発生す
る。信号Ｓ３は、論理信号Ｓ４を、その出力において発
生するインバータ７８の入力へ提供される。信号Ｓ４
は、ゲート７４の第２の入力へ提供される。ゲート７４
は、インバータ４６及び５２に提供される論理信号Ｓ５
をその出力において発生する。信号Ｓ５は、更に、ゲー
ト８０の第２の入力へ提供される。このゲートは、イン
バータ８２の入力へ提供される論理信号Ｓ６をその出力
において発生する。インバータ８２は、電位移動回路５
８へ提供される論理信号Ｓ７をその出力において発生す
る。
Ｎ２を受信しており、信号ＩＮ２の反転によって論理信
号Ｓ１をその出力において発生する。この信号Ｓ１は、
ゲート８０の第１の入力とインバータ７２の入力とへ提
供される。このインバータ７２は、論理信号Ｓ２をその
出力において発生する。この信号は、ゲート７４の第１
の入力とインバータ７６の入力とへ提供される。インバ
ータ７６は、論理信号Ｓ３をその出力において発生す
る。信号Ｓ３は、論理信号Ｓ４を、その出力において発
生するインバータ７８の入力へ提供される。信号Ｓ４
は、ゲート７４の第２の入力へ提供される。ゲート７４
は、インバータ４６及び５２に提供される論理信号Ｓ５
をその出力において発生する。信号Ｓ５は、更に、ゲー
ト８０の第２の入力へ提供される。このゲートは、イン
バータ８２の入力へ提供される論理信号Ｓ６をその出力
において発生する。インバータ８２は、電位移動回路５
８へ提供される論理信号Ｓ７をその出力において発生す
る。
【００３１】ゲート７４及びインバータ７６及び７８に
よって形成された組立体は、以下で理解できるように、
入力信号ＩＮ２の正パルスを遅延することを可能とす
る。ゲート８０のインバータ７２を共に有するこの組立
体は、入力信号ＩＮ２の負パルスを遅延することを可能
にする。
よって形成された組立体は、以下で理解できるように、
入力信号ＩＮ２の正パルスを遅延することを可能とす
る。ゲート８０のインバータ７２を共に有するこの組立
体は、入力信号ＩＮ２の負パルスを遅延することを可能
にする。
【００３２】回路３０の動作は、論理入力信号ＩＮ２、
信号Ｓ１、信号Ｓ５、信号Ｓ２、信号Ｓ４、信号Ｓ３、
信号Ｓ６、信号Ｓ７、信号Ｓ８、信号ＮＣＤＥ、信号Ｓ
９、信号Ｓ１０、信号ＰＣＤＥ及び出力制御信号ＯＵＴ
２をそれぞれ説明する図３を参照して、ここで説明され
ている。
信号Ｓ１、信号Ｓ５、信号Ｓ２、信号Ｓ４、信号Ｓ３、
信号Ｓ６、信号Ｓ７、信号Ｓ８、信号ＮＣＤＥ、信号Ｓ
９、信号Ｓ１０、信号ＰＣＤＥ及び出力制御信号ＯＵＴ
２をそれぞれ説明する図３を参照して、ここで説明され
ている。
【００３３】最初に、Ｓ１＝Ｓ５＝Ｓ３＝Ｓ７＝ＶＣ
Ｃ、ＰＣＤＥ＝ＯＵＴ２＝ＶＰＰ及びＩＮ２＝Ｓ２＝Ｓ
４＝Ｓ６＝Ｓ８＝ＮＣＤＥ＝Ｓ９＝Ｓ１０＝ＧＮＤを仮
定する。言い換えれば、充電トランジスタ３８はオンで
あり、放電トランジスタ４０はオフである。従って、信
号ＯＵＴ２の電位は、電位ＶＰＰに実質的に等しくな
り、トランジスタ３８のスレッショルド電圧を無視す
る。
Ｃ、ＰＣＤＥ＝ＯＵＴ２＝ＶＰＰ及びＩＮ２＝Ｓ２＝Ｓ
４＝Ｓ６＝Ｓ８＝ＮＣＤＥ＝Ｓ９＝Ｓ１０＝ＧＮＤを仮
定する。言い換えれば、充電トランジスタ３８はオンで
あり、放電トランジスタ４０はオフである。従って、信
号ＯＵＴ２の電位は、電位ＶＰＰに実質的に等しくな
り、トランジスタ３８のスレッショルド電圧を無視す
る。
【００３４】放電トランジスタ４０を介して制御出力３
４の放電を制御することが所望されると仮定する。この
ため、入力信号ＩＮ２は高状態に位置付けられる。従っ
て、ＩＮ２＝ＶＣＣとなる。従って、信号Ｓ１は、低状
態に切り替えることになる。これは、一方で信号Ｓ６の
高状態に立ち上げられ、他方で信号Ｓ２の高状態に立ち
上げられる。続いて、信号Ｓ３は低状態に立ち下げら
れ、信号Ｓ４は高状態に立ち上げられる。一度信号Ｓ４
が高状態に立ち上げられ、信号Ｓ５は低状態に切り替え
られる。
４の放電を制御することが所望されると仮定する。この
ため、入力信号ＩＮ２は高状態に位置付けられる。従っ
て、ＩＮ２＝ＶＣＣとなる。従って、信号Ｓ１は、低状
態に切り替えることになる。これは、一方で信号Ｓ６の
高状態に立ち上げられ、他方で信号Ｓ２の高状態に立ち
上げられる。続いて、信号Ｓ３は低状態に立ち下げら
れ、信号Ｓ４は高状態に立ち上げられる。一度信号Ｓ４
が高状態に立ち上げられ、信号Ｓ５は低状態に切り替え
られる。
【００３５】インバータ７６及び７８は、信号ＩＮ２で
見せる、正の寄生パルスを遅延することを可能とする。
実際、信号Ｓ２の高状態への移行がインバータ７６及び
７８に伝達されない限り、信号Ｓ５は高状態に維持され
ない。最小遅延を増加するために、インバータ７２の出
力とゲート７４の第２の入力との間に配置されたインバ
ータの数が増加するのも好ましく、これらインバータを
形成するトランジスタの大きさが変更され得る。キャパ
シタは、また、インバータ７６及び７８の間にも配置さ
れ得る。信号Ｓ９及びＮＣＤＥに対して信号ＩＮ２の正
エッジの遅延は、トランジスタ４２及び４４と、トラン
ジスタ３８及び４０との同時伝導を避けることを可能に
する。トランジスタ４２が信号Ｓ７によって制御された
電位移動回路５８によってターンオフされるまで、トラ
ンジスタ４０及び４４のターンオンが遅延される。
見せる、正の寄生パルスを遅延することを可能とする。
実際、信号Ｓ２の高状態への移行がインバータ７６及び
７８に伝達されない限り、信号Ｓ５は高状態に維持され
ない。最小遅延を増加するために、インバータ７２の出
力とゲート７４の第２の入力との間に配置されたインバ
ータの数が増加するのも好ましく、これらインバータを
形成するトランジスタの大きさが変更され得る。キャパ
シタは、また、インバータ７６及び７８の間にも配置さ
れ得る。信号Ｓ９及びＮＣＤＥに対して信号ＩＮ２の正
エッジの遅延は、トランジスタ４２及び４４と、トラン
ジスタ３８及び４０との同時伝導を避けることを可能に
する。トランジスタ４２が信号Ｓ７によって制御された
電位移動回路５８によってターンオフされるまで、トラ
ンジスタ４０及び４４のターンオンが遅延される。
【００３６】信号Ｓ５の続いて誘発された立ち下がりに
加えて、信号Ｓ１の低状態への切換は、信号Ｓ６の高状
態への切換を生じる。これは、信号Ｓ７の低状態への切
換えを生じ、続いて信号Ｓ８の高状態への立ち上がる。
これは、信号Ｓ１０の電位ＶＰＰへの切換を生じ、トラ
ンジスタ４２をターンオフする。次に信号Ｓ９が低状態
にされると仮定するならば、電位ＰＣＤＥが、充電トラ
ンジスタ３８のゲートのレベルで、容量性効果によって
維持される。従って、トランジスタ４２及び４４の同時
伝導が避けられる。
加えて、信号Ｓ１の低状態への切換は、信号Ｓ６の高状
態への切換を生じる。これは、信号Ｓ７の低状態への切
換えを生じ、続いて信号Ｓ８の高状態への立ち上がる。
これは、信号Ｓ１０の電位ＶＰＰへの切換を生じ、トラ
ンジスタ４２をターンオフする。次に信号Ｓ９が低状態
にされると仮定するならば、電位ＰＣＤＥが、充電トラ
ンジスタ３８のゲートのレベルで、容量性効果によって
維持される。従って、トランジスタ４２及び４４の同時
伝導が避けられる。
【００３７】信号Ｓ５が低状態に切り換えるとき、トラ
ンジスタ５０及び５６が、ターンオフし、トランジスタ
４８及び５４がターンオンする。トランジスタ５０によ
ってわかる容量性負荷はトランジスタ５４によって耐え
る負荷よりも小さく、信号Ｓ９の電位は、信号ＮＣＤＥ
の電位よりも急激に増加する。従って、充電トランジス
タ３８の制御ゲートは、出力３４よりも急激に放電さ
れ、トランジスタ３８が常に出力３４の放電中にオフを
維持することを保証する。トランジスタ４８及び５４
が、実際に、インバータ４６及び５２の出力充電の公知
に従った大きさとなる。それらによってトランジスタ４
０がターンオンする際に、トランジスタ３８がオフを維
持し、これらトランジスタの同時伝導現象を抑制する。
一度トランジスタ４０がオンすると、信号ＯＵＴ２の電
位が、電位ＧＮＤに達するようにドロップする。
ンジスタ５０及び５６が、ターンオフし、トランジスタ
４８及び５４がターンオンする。トランジスタ５０によ
ってわかる容量性負荷はトランジスタ５４によって耐え
る負荷よりも小さく、信号Ｓ９の電位は、信号ＮＣＤＥ
の電位よりも急激に増加する。従って、充電トランジス
タ３８の制御ゲートは、出力３４よりも急激に放電さ
れ、トランジスタ３８が常に出力３４の放電中にオフを
維持することを保証する。トランジスタ４８及び５４
が、実際に、インバータ４６及び５２の出力充電の公知
に従った大きさとなる。それらによってトランジスタ４
０がターンオンする際に、トランジスタ３８がオフを維
持し、これらトランジスタの同時伝導現象を抑制する。
一度トランジスタ４０がオンすると、信号ＯＵＴ２の電
位が、電位ＧＮＤに達するようにドロップする。
【００３８】続いて、出力３４の充電を制御することが
所望されると仮定する。このために、入力信号ＩＮ２
は、低状態に位置付けられる。従って、ＩＮ２＝ＧＮＤ
になる。
所望されると仮定する。このために、入力信号ＩＮ２
は、低状態に位置付けられる。従って、ＩＮ２＝ＧＮＤ
になる。
【００３９】信号Ｓ１は、高状態に立ち上げられる。こ
れは、信号Ｓ２の低状態への切換を生じる。従って、高
状態へ且つ低状態へそれぞれ切り換えると同時に、信号
Ｓ３及びＳ４に独立して、信号Ｓ５は高状態に立ち上げ
られる。従って、トランジスタ４８及び５４がターンオ
フされ、トランジスタ５０及び５６がターンオンされ
る。信号ＮＣＤＥの電位が信号Ｓ９の電位よりも急激に
ドロップするようなトランジスタ５０及び５６の大きさ
によって、トランジスタ４０がトランジスタ４４をター
ンオフする前にターンオフされる。
れは、信号Ｓ２の低状態への切換を生じる。従って、高
状態へ且つ低状態へそれぞれ切り換えると同時に、信号
Ｓ３及びＳ４に独立して、信号Ｓ５は高状態に立ち上げ
られる。従って、トランジスタ４８及び５４がターンオ
フされ、トランジスタ５０及び５６がターンオンされ
る。信号ＮＣＤＥの電位が信号Ｓ９の電位よりも急激に
ドロップするようなトランジスタ５０及び５６の大きさ
によって、トランジスタ４０がトランジスタ４４をター
ンオフする前にターンオフされる。
【００４０】信号Ｓ５の立ち上がりは、信号Ｓ６の立ち
下がりと同時に生じる。同じ方法で、前述したように、
正パルスがインバータ７６及び７８で遅延され、ここ
で、負パルスがインバータ７２及びゲート７４で遅延さ
れる。この遅延は、トランジスタ３８のターンオンの前
に実際にオフとなる。前述したように、この遅延は、入
力に位置付けられた低電圧論理回路内にインプリメント
され、パワートランジスタの同時伝導現象の発生を避け
ることが可能となる。
下がりと同時に生じる。同じ方法で、前述したように、
正パルスがインバータ７６及び７８で遅延され、ここ
で、負パルスがインバータ７２及びゲート７４で遅延さ
れる。この遅延は、トランジスタ３８のターンオンの前
に実際にオフとなる。前述したように、この遅延は、入
力に位置付けられた低電圧論理回路内にインプリメント
され、パワートランジスタの同時伝導現象の発生を避け
ることが可能となる。
【００４１】信号Ｓ６の高状態への切換は、信号Ｓ７の
低状態への立ち下がり、従って信号Ｓ８の高状態への立
ち上がりを生じる。従って、トランジスタ６６がターン
オンし、信号Ｓ１０の電位がＧＮＤに立ち下がる。従っ
て、トランジスタ４２がターンオンされる。それがオン
するために、充電トランジスタ３８のゲートの電位が増
加する。次に、トランジスタ４２及び４４の任意の同時
伝導を避けるために、もちろんトランジスタ４４がオフ
となる。このため、インバータ８２及び６８が、トラン
ジスタ５０によって耐える公知の負荷に従う大きさとな
る。従って、トランジスタ３８がターンオンし、信号Ｏ
ＵＴ２の電位が増加する。このとき、トランジスタ４０
がオフし、トランジスタ３８及び４０の非同時伝導とな
り得る。
低状態への立ち下がり、従って信号Ｓ８の高状態への立
ち上がりを生じる。従って、トランジスタ６６がターン
オンし、信号Ｓ１０の電位がＧＮＤに立ち下がる。従っ
て、トランジスタ４２がターンオンされる。それがオン
するために、充電トランジスタ３８のゲートの電位が増
加する。次に、トランジスタ４２及び４４の任意の同時
伝導を避けるために、もちろんトランジスタ４４がオフ
となる。このため、インバータ８２及び６８が、トラン
ジスタ５０によって耐える公知の負荷に従う大きさとな
る。従って、トランジスタ３８がターンオンし、信号Ｏ
ＵＴ２の電位が増加する。このとき、トランジスタ４０
がオフし、トランジスタ３８及び４０の非同時伝導とな
り得る。
【００４２】従って、本発明は、同時伝導問題に関して
小さい大きさで且つ最適化の両方となる出力回路を有す
ることが可能となる。
小さい大きさで且つ最適化の両方となる出力回路を有す
ることが可能となる。
【００４３】理解されるように、出力３４の放電が制御
されるならば、放電トランジスタ４０がターンオンする
前に、充電トランジスタ３８がオフになるように、回路
が最適化される。このために、信号ＯＵＴ２の電位ドロ
ップよりも早い信号ＰＣＤＥの電位ドロップが保証され
なければならない。実際に、反対の場合、特に、出力３
４に係合する容量性負荷が小さいならば、正ゲート−ド
レイン電位差が充電トランジスタ３８のレベルで見られ
るのも好ましい。この場合、トランジスタ３８がＮチャ
ネルトランジスタであるために、トランジスタ３８は、
ターンオンにもどされ、同時伝導現象となる。この現象
の発生を避けるために、従って、トランジスタ４２は、
トランジスタ４０が出力３４を放電するよりも早く、充
電トランジスタ３８の制御ゲートを放電するように制御
される。
されるならば、放電トランジスタ４０がターンオンする
前に、充電トランジスタ３８がオフになるように、回路
が最適化される。このために、信号ＯＵＴ２の電位ドロ
ップよりも早い信号ＰＣＤＥの電位ドロップが保証され
なければならない。実際に、反対の場合、特に、出力３
４に係合する容量性負荷が小さいならば、正ゲート−ド
レイン電位差が充電トランジスタ３８のレベルで見られ
るのも好ましい。この場合、トランジスタ３８がＮチャ
ネルトランジスタであるために、トランジスタ３８は、
ターンオンにもどされ、同時伝導現象となる。この現象
の発生を避けるために、従って、トランジスタ４２は、
トランジスタ４０が出力３４を放電するよりも早く、充
電トランジスタ３８の制御ゲートを放電するように制御
される。
【００４４】注目することとして、Ｃｇｄはトランジス
タのゲート−ドレインキャパシタンスであり、Ｃｓｄは
そのソース−ドレインキャパシタンスであり、Ｃｇはゲ
ートにおける等価キャパシタンスであり、Ｃｓｕｂはそ
の基板キャパシタンスであり、Ｃｓは出力３４に接続さ
れたキャパシタンス負荷であり、Ｃ（３４）は出力３４
の等価キャパシタンスであり、ＶｔはＮチャネルトラン
ジスタのスレッショルド電圧である。
タのゲート−ドレインキャパシタンスであり、Ｃｓｄは
そのソース−ドレインキャパシタンスであり、Ｃｇはゲ
ートにおける等価キャパシタンスであり、Ｃｓｕｂはそ
の基板キャパシタンスであり、Ｃｓは出力３４に接続さ
れたキャパシタンス負荷であり、Ｃ（３４）は出力３４
の等価キャパシタンスであり、ＶｔはＮチャネルトラン
ジスタのスレッショルド電圧である。
【００４５】出力の充電から放電への移行において、ト
ランジスタ５４及び４８によって出力された電流が、ト
ランジスタ４０及び４４のゲート−ドレインキャパシタ
ンスを充電する。信号ＯＵＴ２の電位の変化ｄＶ／ｄｔ
が大きいほど、これら電流が大きくできる。これら電流
は、トランジスタ４０及び４４のゲート−ソース電位差
を減少する。トランジスタ４８のオン状態抵抗Ｒｏｎを
減少することによって、高ゲート−ソース電位差がトラ
ンジスタ４４に対して印加される。それらによって、充
電トランジスタ３８のゲート電位の立ち下がりは、その
ソースに対して加速される。
ランジスタ５４及び４８によって出力された電流が、ト
ランジスタ４０及び４４のゲート−ドレインキャパシタ
ンスを充電する。信号ＯＵＴ２の電位の変化ｄＶ／ｄｔ
が大きいほど、これら電流が大きくできる。これら電流
は、トランジスタ４０及び４４のゲート−ソース電位差
を減少する。トランジスタ４８のオン状態抵抗Ｒｏｎを
減少することによって、高ゲート−ソース電位差がトラ
ンジスタ４４に対して印加される。それらによって、充
電トランジスタ３８のゲート電位の立ち下がりは、その
ソースに対して加速される。
【００４６】Ｃｇ（３８）＝Ｃｇｄ（３８）＋Ｃｓｄ
（４２）＋Ｃｓｕｂ（４４）及びＣ（３４）＝Ｃｓ＋Ｃ
ｓｄ（３８）＋Ｃｓｕｂ（４０）
（４２）＋Ｃｓｕｂ（４４）及びＣ（３４）＝Ｃｓ＋Ｃ
ｓｄ（３８）＋Ｃｓｕｂ（４０）
【００４７】更に、Ｖｇｓ（４４）＝ＶＣＣ−Ｒｏｎ
（４８）×Ｃｇｄ（４４）×ｄＶ／ｄｔ（ＰＣＤＥ）及
びＶｇｓ（４０）＝ＶＣＣ−Ｒｏｎ（５４）×Ｃｇｄ
（４０）×ｄＶ／ｄｔ（ＯＵＴ２）
（４８）×Ｃｇｄ（４４）×ｄＶ／ｄｔ（ＰＣＤＥ）及
びＶｇｓ（４０）＝ＶＣＣ−Ｒｏｎ（５４）×Ｃｇｄ
（４０）×ｄＶ／ｄｔ（ＯＵＴ２）
【００４８】出力３４の放電から充電への移行に関し
て、以下の状態が満足されることが分かる。
て、以下の状態が満足されることが分かる。
【００４９】Ｒｏｎ（５０）×Ｃｇｄ（４４）×ｄＶ／
ｄｔ（ＰＣＤＥ）＜Ｖｔ（４４）及びＲｏｎ（５６）×
Ｃｇｄ（４０）×ｄＶ／ｄｔ（ＯＵＴ２）＜Ｖｔ（４
０）
ｄｔ（ＰＣＤＥ）＜Ｖｔ（４４）及びＲｏｎ（５６）×
Ｃｇｄ（４０）×ｄＶ／ｄｔ（ＯＵＴ２）＜Ｖｔ（４
０）
【００５０】効果的に、出力３４の放電によってひっく
り返された出力回路３０の論理回路を避けるために、ト
ランジスタ４０のソースは、この出力３４によって提供
された放電電流を下げるためにアナロググランドに接続
されており、他方のグランドは出力回路の他の部品に対
して用いられることになる。
り返された出力回路３０の論理回路を避けるために、ト
ランジスタ４０のソースは、この出力３４によって提供
された放電電流を下げるためにアナロググランドに接続
されており、他方のグランドは出力回路の他の部品に対
して用いられることになる。
【００５１】出力回路３０において、トランジスタ３８
の出力３４と制御ゲートとの間に接続されたツェナーダ
イオード８４によって表されたような、セキュリティデ
バイスが提供される。このツェナーダイオードは、トラ
ンジスタ３８の制御ゲートとソースとの間に生ずる高す
ぎる電位差を避ける。このダイオードの存在は、トラン
ジスタ４４のソースに向かって、出力３４の起こりうる
放電パスを生成する。これは欠点ではなく、トランジス
タ４４及び４０の制御がインバータ４６及び５２である
同一タイプのデバイスによって実現されると同じであ
る。例えば製造方法又は動作温度の変化によってこれら
デバイスの特徴が変化するならば、これら変化はインバ
ータ４６及び５２の両方に対して同じ特性となる。それ
ゆえ、出力回路の動作におけるこれらインバータの特性
の変化の影響がかなり限定されることになる。従って、
トランジスタ３８の保護と、回路の本来の動作も同時に
得ることは容易である。これは、出力の放電電流の最大
部分が、この機能を有する放電トランジスタ４０によっ
て落とされる(is sunk) ように、インバータ４６及び５
２の大きさを選択することによる。
の出力３４と制御ゲートとの間に接続されたツェナーダ
イオード８４によって表されたような、セキュリティデ
バイスが提供される。このツェナーダイオードは、トラ
ンジスタ３８の制御ゲートとソースとの間に生ずる高す
ぎる電位差を避ける。このダイオードの存在は、トラン
ジスタ４４のソースに向かって、出力３４の起こりうる
放電パスを生成する。これは欠点ではなく、トランジス
タ４４及び４０の制御がインバータ４６及び５２である
同一タイプのデバイスによって実現されると同じであ
る。例えば製造方法又は動作温度の変化によってこれら
デバイスの特徴が変化するならば、これら変化はインバ
ータ４６及び５２の両方に対して同じ特性となる。それ
ゆえ、出力回路の動作におけるこれらインバータの特性
の変化の影響がかなり限定されることになる。従って、
トランジスタ３８の保護と、回路の本来の動作も同時に
得ることは容易である。これは、出力の放電電流の最大
部分が、この機能を有する放電トランジスタ４０によっ
て落とされる(is sunk) ように、インバータ４６及び５
２の大きさを選択することによる。
【００５２】もちろん、本発明は、当業者によれば容易
にできるであろう種々の変更、修正及び改良を有するも
のである。従って、論理信号の極性が修正でき、及び／
又はこれら信号が異なる論理ゲートで発生できる。例え
ば制御信号の極性を反転し、且つＮＡＮＤゲートの代わ
りにＮＯＲ型のゲートを用いるように選択することがで
きる。
にできるであろう種々の変更、修正及び改良を有するも
のである。従って、論理信号の極性が修正でき、及び／
又はこれら信号が異なる論理ゲートで発生できる。例え
ば制御信号の極性を反転し、且つＮＡＮＤゲートの代わ
りにＮＯＲ型のゲートを用いるように選択することがで
きる。
【００５３】このような変更、修正及び改良は、この開
示の部分でしようとするものであり、本発明の技術的思
想及び見地の中でしようとするものである。従って、前
述の記載は、例としてのみであり、限定しようとするも
のではない。本発明は、特許請求の範囲及びその等価物
に規定されるものにのみ限定される。
示の部分でしようとするものであり、本発明の技術的思
想及び見地の中でしようとするものである。従って、前
述の記載は、例としてのみであり、限定しようとするも
のではない。本発明は、特許請求の範囲及びその等価物
に規定されるものにのみ限定される。
【図１】従来技術による出力回路である。
【図２】本発明の実施形態による出力回路である。
【図３】図２に表された本発明の一実施形態による出力
回路によって生成され又は出力された信号及び電位のタ
イミング図である。
回路によって生成され又は出力された信号及び電位のタ
イミング図である。
１、３０、３６ 出力回路 ２、３２ 制御入力 ４、３４ 出力 ６ パワートランジスタの対 ８ ＰチャネルＨＶＭＯＳ型トランジスタ、充電トラン
ジスタ １０ ＮチャネルＨＶＭＯＳ型トランジスタ、放電トラ
ンジスタ １４、５８ 電位移動回路 １６、１８、４２、４８、５４、６０、６２ Ｐチャネ
ルＭＯＳ型パワートランジスタ ２０、２２、４４、５０、５６ ＮチャネルＭＯＳ型パ
ワートランジスタ ２４ インバータ ３８ ＰチャネルＶＤＭＯＳ型トランジスタ、充電トラ
ンジスタ ４０、６４、６６ ＮチャネルＶＤＭＯＳ型トランジス
タ、放電トランジスタ ５２、７０、７２、７６、７８、８２ インバータ ７４、８０ ＮＡＮＤ型論理ゲート
ジスタ １０ ＮチャネルＨＶＭＯＳ型トランジスタ、放電トラ
ンジスタ １４、５８ 電位移動回路 １６、１８、４２、４８、５４、６０、６２ Ｐチャネ
ルＭＯＳ型パワートランジスタ ２０、２２、４４、５０、５６ ＮチャネルＭＯＳ型パ
ワートランジスタ ２４ インバータ ３８ ＰチャネルＶＤＭＯＳ型トランジスタ、充電トラ
ンジスタ ４０、６４、６６ ＮチャネルＶＤＭＯＳ型トランジス
タ、放電トランジスタ ５２、７０、７２、７６、７８、８２ インバータ ７４、８０ ＮＡＮＤ型論理ゲート
───────────────────────────────────────────────────── フロントページの続き (72)発明者 セリーヌ ラルドー フランス国， 38100 グルノーブル， リュ アルフレッド ドゥ ヴィニー， 50番地
Claims (4)
- 【請求項１】 低電圧論理入力信号（ＩＮ２）を受信す
る入力（３２）と、高電圧出力制御信号（ＯＵＴ２）を
出力する出力（３４）と、一方で、ドレインで高電圧電
位（ＶＰＰ）を受信し且つ前記制御出力（３４）に接続
されたソースを有する充電トランジスタ（３８）、及
び、他方で、ソースでリファレンス電位（ＧＮＤ）を受
信し且つ出力（３４）に接続されたドレインを有する放
電トランジスタ（４０）を含む出力回路（３６）と、前
記論理入力信号に従ってこれらトランジスタを制御する
充電及び放電トランジスタに制御信号（ＰＣＤＥ、ＮＣ
ＤＥ）を出力する制御手段（４２、４４、４６、５２、
５８）とを含むプラズマスクリーンセルの制御のための
電力出力回路（３０）において、 前記充電及び放電トランジスタ（３８、４０）がＮチャ
ネルＶＤＭＯＳ型であり、前記充電トランジスタ（３
８）がコンパウンドＰ型トランジスタを形成するように
配置されており、 前記制御手段は、前記論理入力信号が前記出力の放電を
制御する際に、前記充電トランジスタの前記制御ゲート
の電位が出力電位よりも急激にドロップするように配置
されることを特徴とする回路。 - 【請求項２】 前記出力回路（３６）は、一方で、電位
移動回路（５８）によって制御されるＰチャネルパワー
トランジスタ（４２）と、他方で、Ｎチャネルパワート
ランジスタ（４４）とを含んでおり、該Ｐチャネルトラ
ンジスタはソースで高電圧電位（ＶＰＰ）を受信し且つ
前記充電トランジスタ（３８）の制御ゲートに接続され
たドレインを有しており、該Ｎチャネルパワートランジ
スタは前記リファレンス電位（ＧＮＤ）を受信するソー
スを有しており、該Ｐチャネル及び該Ｎチャネルトラン
ジスタは、前記充電トランジスタ（３８）をターンオン
することが所望される際に該Ｐチャネルトランジスタ
（４２）がオンになり、前記充電トランジスタ（３８）
をターンオフすることが所望される際に該Ｎチャネルト
ランジスタがオンになるように制御されており、 前記制御手段は、前記Ｎチャネルトランジスタ及び前記
放電トランジスタ（４０）を制御するために低電圧イン
バータ（４６、５２）を含んでおり、前記インバータ
は、一方で、前記出力の放電を命令することが所望され
る際に、前記Ｎチャネルトランジスタ（４４）がターン
オンされた後で、前記放電トランジスタ（４０）がター
ンオンされており、他方で、前記充電トランジスタ（３
８）を介して出力の充電を命令することが所望される際
に、前記放電トランジスタ（４０）がオフとなった後で
前記Ｎチャネルトランジスタ（４４）がオフになるよう
な大きさにあることを特徴とする請求項１に記載の回
路。 - 【請求項３】 前記制御手段は、前記出力回路の前記Ｐ
チャネル及び前記Ｎチャネルトランジスタ（４２、４
４）の一方がターンオンされた際に、これらトランジス
タの他方が、これらトランジスタのどのような同時伝導
をも避けるように予めターンオフされるような大きさに
されていることを特徴とする請求項２に記載の回路。 - 【請求項４】 所与の持続時間よりも短い持続時間の寄
生パルスが前記論理入力信号で生ずる 、前記回路
の前記パワートランジスタの制御信号（ＰＣＤＥ、ＮＣ
ＤＥ）の変更を避けるために前記論理入力信号（ＩＮ
２）を遅延させる論理遅延回路（７２、７４、７６、７
８、８０）を含むことを特徴とする請求項１から３のい
ずれか１項に記載の回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9706498 | 1997-05-22 | ||
| FR9706498A FR2763735B1 (fr) | 1997-05-22 | 1997-05-22 | Etage de sortie de puissance pour la commande de cellules d'ecran a plasma |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11143427A true JPH11143427A (ja) | 1999-05-28 |
| JP3365310B2 JP3365310B2 (ja) | 2003-01-08 |
Family
ID=9507299
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17794098A Expired - Fee Related JP3365310B2 (ja) | 1997-05-22 | 1998-05-22 | プラズマスクリーンセルの制御のための電力出力回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6097214A (ja) |
| EP (1) | EP0880124B1 (ja) |
| JP (1) | JP3365310B2 (ja) |
| DE (1) | DE69833741T2 (ja) |
| FR (1) | FR2763735B1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6803889B2 (en) | 2001-01-19 | 2004-10-12 | Fujitsu Hitachi Plasma Display Limited | Plasma display device and method for controlling the same |
| US7224329B1 (en) | 2000-03-29 | 2007-05-29 | Fujitsu Hitachi Plasma Display Limited | Plasma display apparatus and manufacturing method |
| KR100786667B1 (ko) * | 2001-05-04 | 2007-12-21 | 오리온피디피주식회사 | 부쓰트래핑 레벨 쉬프터 방식의 플라즈마 디스플레이 패널 구동회로의 고전압 출력단 회로 |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6275070B1 (en) * | 1999-09-21 | 2001-08-14 | Motorola, Inc. | Integrated circuit having a high speed clock input buffer |
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