JPH11143570A - Ｌｓｉのクロック停止信号生成回路 - Google Patents
Ｌｓｉのクロック停止信号生成回路Info
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- JPH11143570A JPH11143570A JP9308592A JP30859297A JPH11143570A JP H11143570 A JPH11143570 A JP H11143570A JP 9308592 A JP9308592 A JP 9308592A JP 30859297 A JP30859297 A JP 30859297A JP H11143570 A JPH11143570 A JP H11143570A
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Abstract
(57)【要約】
【課題】専用の外部ピンや内部レジスタを必要とするこ
となく、ＬＳＩを低消費電力モードに移行させることが
できるＬＳＩのクロック停止信号生成回路を提供するこ
と。 【解決手段】入力ピンまたは入力状態の双方向ピンから
各々入力される２本以上の信号の状態をモニターし、こ
れら２本以上の信号の全てが所定の一定時間以上停止し
ているか否かを検出し、これに応じてスリープフラグを
生成し、このスリープフラグの状態に応じて、内部回路
に供給される内部クロック信号の動作または停止を制御
するようにしたことにより、上記課題を解決する。
となく、ＬＳＩを低消費電力モードに移行させることが
できるＬＳＩのクロック停止信号生成回路を提供するこ
と。 【解決手段】入力ピンまたは入力状態の双方向ピンから
各々入力される２本以上の信号の状態をモニターし、こ
れら２本以上の信号の全てが所定の一定時間以上停止し
ているか否かを検出し、これに応じてスリープフラグを
生成し、このスリープフラグの状態に応じて、内部回路
に供給される内部クロック信号の動作または停止を制御
するようにしたことにより、上記課題を解決する。
Description
【０００１】
【発明の属する技術分野】本発明は、内部回路に供給さ
れる内部クロック信号を動作させるか、あるいは、停止
させるかを制御するＬＳＩのクロック停止信号生成回路
に関するものである。
れる内部クロック信号を動作させるか、あるいは、停止
させるかを制御するＬＳＩのクロック停止信号生成回路
に関するものである。
【０００２】
【従来の技術】近年、携帯電話やノートパソコン等の電
池駆動の携帯電子機器の普及に伴って、ＬＳＩの低消費
電力化が重要な課題の１つになっている。例えば、ＣＭ
ＯＳ−ＬＳＩは、素子の構造上、基本的に低消費電力で
あるが、システム機器の中で特定の動作に寄与していな
い期間中は、低消費電力モードとして、状態マシンやメ
モリアクセス等の内部動作を停止させたり、さらには内
部クロック信号を停止させているものもある。
池駆動の携帯電子機器の普及に伴って、ＬＳＩの低消費
電力化が重要な課題の１つになっている。例えば、ＣＭ
ＯＳ−ＬＳＩは、素子の構造上、基本的に低消費電力で
あるが、システム機器の中で特定の動作に寄与していな
い期間中は、低消費電力モードとして、状態マシンやメ
モリアクセス等の内部動作を停止させたり、さらには内
部クロック信号を停止させているものもある。
【０００３】例えば、特開平８−２２１１４８号公報に
は、操作者が、待機状態時に低消費電力モードに移行す
るか否か、および、キータッチや呼出信号などの外部入
力がない状態で、どれだけ時間がたったら低消費電力モ
ードに移行するかを設定し、外部入力がない状態で、操
作者によって設定された時間が経過した時に、ＬＳＩの
内部回路へのクロック信号の供給を停止し、低消費電力
モードに移行させるようにした情報処理装置が開示され
ている。
は、操作者が、待機状態時に低消費電力モードに移行す
るか否か、および、キータッチや呼出信号などの外部入
力がない状態で、どれだけ時間がたったら低消費電力モ
ードに移行するかを設定し、外部入力がない状態で、操
作者によって設定された時間が経過した時に、ＬＳＩの
内部回路へのクロック信号の供給を停止し、低消費電力
モードに移行させるようにした情報処理装置が開示され
ている。
【０００４】また、特開平９−２０００２６号公報に
は、内部回路を複数の機能ブロックに分割し、切り替え
ピンから、動作させる機能ブロックの組合せを示す複数
の切り替え信号を入力することによって、これら複数の
機能ブロックの内、動作させる機能ブロックについては
クロック信号が供給され、動作させない機能ブロックに
ついては、クロック信号の供給が停止されるようにした
ＬＳＩ論理回路が開示されている。
は、内部回路を複数の機能ブロックに分割し、切り替え
ピンから、動作させる機能ブロックの組合せを示す複数
の切り替え信号を入力することによって、これら複数の
機能ブロックの内、動作させる機能ブロックについては
クロック信号が供給され、動作させない機能ブロックに
ついては、クロック信号の供給が停止されるようにした
ＬＳＩ論理回路が開示されている。
【０００５】また、特開平５−６１５７６号公報には、
内部回路がアイドル状態になった場合に、内部回路から
出力される状態遷移信号を検出し、この状態遷移信号が
検出されてからの経過時間を計数し、この経過時間が、
予め設定された時間設定データを越えたときに、内部回
路に供給されるクロック信号の周波数を下げるように制
御するようにした半導体集積回路装置およびその電力制
御方法が開示されている。
内部回路がアイドル状態になった場合に、内部回路から
出力される状態遷移信号を検出し、この状態遷移信号が
検出されてからの経過時間を計数し、この経過時間が、
予め設定された時間設定データを越えたときに、内部回
路に供給されるクロック信号の周波数を下げるように制
御するようにした半導体集積回路装置およびその電力制
御方法が開示されている。
【０００６】このように、ＬＳＩの消費電力を削減する
ための従来の技術としては、例えばＬＳＩ外部のハード
ウェアによって、ＬＳＩに供給されるクロック信号を停
止したり、あるいは、専用の外部ピンを介してＬＳＩを
低消費電力モードに移行させ、その内部クロックが停止
されるようにしたり、ＣＰＵからのソフトウェアの命令
によってＬＳＩの内部レジスタを設定し、ＬＳＩを低消
費電力モードに移行させたりしている。
ための従来の技術としては、例えばＬＳＩ外部のハード
ウェアによって、ＬＳＩに供給されるクロック信号を停
止したり、あるいは、専用の外部ピンを介してＬＳＩを
低消費電力モードに移行させ、その内部クロックが停止
されるようにしたり、ＣＰＵからのソフトウェアの命令
によってＬＳＩの内部レジスタを設定し、ＬＳＩを低消
費電力モードに移行させたりしている。
【０００７】しかしながら、上述する各公報に開示の各
種装置や方法においては、ＬＳＩの外部から、ＬＳＩを
低消費電力モードに移行させるための各種設定や解除の
指示を、例えば外部ピンを経て直接的に、あるいは、内
部レジスタ等を使用して間接的に行う必要がある。この
ため、ＣＰＵのソフトウェアや外付けハードウェアによ
る制御が必要となってコスト高になるし、きめ細かい消
費電力制御ができない等の問題点があった。
種装置や方法においては、ＬＳＩの外部から、ＬＳＩを
低消費電力モードに移行させるための各種設定や解除の
指示を、例えば外部ピンを経て直接的に、あるいは、内
部レジスタ等を使用して間接的に行う必要がある。この
ため、ＣＰＵのソフトウェアや外付けハードウェアによ
る制御が必要となってコスト高になるし、きめ細かい消
費電力制御ができない等の問題点があった。
【０００８】
【発明が解決しようとする課題】本発明の目的は、前記
従来技術に基づく問題点をかえりみて、専用の外部ピン
や内部レジスタを必要とすることなく、ＬＳＩを低消費
電力モードに移行させることができるＬＳＩのクロック
停止信号生成回路を提供することにある。
従来技術に基づく問題点をかえりみて、専用の外部ピン
や内部レジスタを必要とすることなく、ＬＳＩを低消費
電力モードに移行させることができるＬＳＩのクロック
停止信号生成回路を提供することにある。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、入力ピンまたは入力状態の双方向ピンか
ら各々入力される少なくとも２本の信号の状態をモニタ
ーし、前記少なくとも２本の信号の全てが所定の一定時
間以上停止しているか否かを検出し、これに応じてスリ
ープフラグを生成する状態モニター回路と、前記スリー
プフラグの状態に応じて、内部回路に供給される内部ク
ロック信号の動作または停止を制御するクロック停止回
路とを有することを特徴とするＬＳＩのクロック停止信
号生成回路を提供するものである。
に、本発明は、入力ピンまたは入力状態の双方向ピンか
ら各々入力される少なくとも２本の信号の状態をモニタ
ーし、前記少なくとも２本の信号の全てが所定の一定時
間以上停止しているか否かを検出し、これに応じてスリ
ープフラグを生成する状態モニター回路と、前記スリー
プフラグの状態に応じて、内部回路に供給される内部ク
ロック信号の動作または停止を制御するクロック停止回
路とを有することを特徴とするＬＳＩのクロック停止信
号生成回路を提供するものである。
【００１０】ここで、前記少なくとも２本の信号の全て
が停止している時間に応じて、複数のスリープフラグを
生成するのが好ましい。また、上記ＬＳＩのクロック停
止信号生成回路であって、前記モニターする信号を各々
グループ分けし、前記ＬＳＩのクロック停止信号生成回
路を複数個設けることによって、複数のスリープフラグ
を生成するのが好ましい。
が停止している時間に応じて、複数のスリープフラグを
生成するのが好ましい。また、上記ＬＳＩのクロック停
止信号生成回路であって、前記モニターする信号を各々
グループ分けし、前記ＬＳＩのクロック停止信号生成回
路を複数個設けることによって、複数のスリープフラグ
を生成するのが好ましい。
【００１１】
【発明の実施の形態】以下に、添付の図面に示す好適実
施例に基づいて、本発明のＬＳＩのクロック停止信号生
成回路を詳細に説明する。
施例に基づいて、本発明のＬＳＩのクロック停止信号生
成回路を詳細に説明する。
【００１２】図１は、本発明のＬＳＩのクロック停止信
号生成回路の一実施例の構成概念図である。同図に示す
ように、本発明のＬＳＩのクロック停止信号生成回路１
０は、入力される複数の信号をモニターすることによっ
て、低消費電力モードに移行することができるか否かを
検出し、内部回路に供給される内部クロック信号の動作
または停止を制御するもので、基本的に、状態モニター
回路１２、および、クロック停止回路１４を有する。
号生成回路の一実施例の構成概念図である。同図に示す
ように、本発明のＬＳＩのクロック停止信号生成回路１
０は、入力される複数の信号をモニターすることによっ
て、低消費電力モードに移行することができるか否かを
検出し、内部回路に供給される内部クロック信号の動作
または停止を制御するもので、基本的に、状態モニター
回路１２、および、クロック停止回路１４を有する。
【００１３】ＬＳＩのクロック停止信号生成回路１０に
おいて、状態モニター回路１２は、入力される複数の信
号の状態をモニターし、これら全ての信号が所定の一定
時間以上停止しているか否かを検出し、これに応じてス
リープフラグＳＬＰを生成する。状態モニター回路１２
には、入力ピンを介して複数の信号Ｓ１，Ｓ２，…，Ｓ
Ｎ、および、クロック入力ピンを介してクロック信号Ｃ
ＬＫが入力され、状態モニター回路１２からは、スリー
プフラグＳＬＰが出力されている。
おいて、状態モニター回路１２は、入力される複数の信
号の状態をモニターし、これら全ての信号が所定の一定
時間以上停止しているか否かを検出し、これに応じてス
リープフラグＳＬＰを生成する。状態モニター回路１２
には、入力ピンを介して複数の信号Ｓ１，Ｓ２，…，Ｓ
Ｎ、および、クロック入力ピンを介してクロック信号Ｃ
ＬＫが入力され、状態モニター回路１２からは、スリー
プフラグＳＬＰが出力されている。
【００１４】状態モニター回路１２によってモニターす
る信号は少なくとも２本であればよく、その本数に上限
はないが、例えばアドレス信号等をモニターするのが好
ましい。なお、上記実施例では、入力ピンから入力され
る信号をモニターしているが、本発明はこれに限定され
ず、例えば入力状態の双方向ピンから入力される信号で
もよいし、これらのピンから入力される信号の組合せで
あってもよいし、あるいは、内部回路で生成される信号
を含んでいてもよい。
る信号は少なくとも２本であればよく、その本数に上限
はないが、例えばアドレス信号等をモニターするのが好
ましい。なお、上記実施例では、入力ピンから入力され
る信号をモニターしているが、本発明はこれに限定され
ず、例えば入力状態の双方向ピンから入力される信号で
もよいし、これらのピンから入力される信号の組合せで
あってもよいし、あるいは、内部回路で生成される信号
を含んでいてもよい。
【００１５】ここで、図２に、状態モニター回路の一実
施例の構成回路図を示す。図示例の状態モニター回路１
２は、状態遷移検出回路１６、カウンタ１８、スリープ
フラグ生成用レジスタ２０等を有する。状態遷移検出回
路１６は、モニターする各々の信号Ｓ１，Ｓ２，…，Ｓ
Ｎの状態遷移を検出するもので、モニターする各々の信
号Ｓ１，Ｓ２，…，ＳＮに対応して１対１に設けられて
いる。
施例の構成回路図を示す。図示例の状態モニター回路１
２は、状態遷移検出回路１６、カウンタ１８、スリープ
フラグ生成用レジスタ２０等を有する。状態遷移検出回
路１６は、モニターする各々の信号Ｓ１，Ｓ２，…，Ｓ
Ｎの状態遷移を検出するもので、モニターする各々の信
号Ｓ１，Ｓ２，…，ＳＮに対応して１対１に設けられて
いる。
【００１６】図２の状態遷移検出回路１６は、フリップ
フロップ２２，２４およびＥＮＯＲゲート２６を有し、
フリップフロップ２２，２４のデータ入力端子には、各
々モニターする信号、フリップフロップ２２の出力信号
が入力され、そのクロック入力端子にはともにクロック
信号ＣＬＫが入力されている。また、ＥＮＯＲゲート２
６には、フリップフロップ２２，２４の出力信号が入力
され、その出力信号は、ＡＮＤゲート２８およびＮＡＮ
Ｄゲート３０に入力されている。
フロップ２２，２４およびＥＮＯＲゲート２６を有し、
フリップフロップ２２，２４のデータ入力端子には、各
々モニターする信号、フリップフロップ２２の出力信号
が入力され、そのクロック入力端子にはともにクロック
信号ＣＬＫが入力されている。また、ＥＮＯＲゲート２
６には、フリップフロップ２２，２４の出力信号が入力
され、その出力信号は、ＡＮＤゲート２８およびＮＡＮ
Ｄゲート３０に入力されている。
【００１７】各々の状態遷移検出回路１６において、モ
ニターする信号Ｓ１，Ｓ２，…，ＳＮが、ハイレベルか
らローレベル、または、ローレベルからハイレベルに遷
移したことが検出された場合、ＥＮＯＲゲート２６から
は、クロック信号ＣＬＫの１周期分の時間に相当するパ
ルス幅を持つローレベルのパルスが出力される。これに
対し、信号Ｓ１，Ｓ２，…，ＳＮが停止していることが
検出された場合、ＥＮＯＲゲート２６の出力信号はハイ
レベルに保持される。
ニターする信号Ｓ１，Ｓ２，…，ＳＮが、ハイレベルか
らローレベル、または、ローレベルからハイレベルに遷
移したことが検出された場合、ＥＮＯＲゲート２６から
は、クロック信号ＣＬＫの１周期分の時間に相当するパ
ルス幅を持つローレベルのパルスが出力される。これに
対し、信号Ｓ１，Ｓ２，…，ＳＮが停止していることが
検出された場合、ＥＮＯＲゲート２６の出力信号はハイ
レベルに保持される。
【００１８】すなわち、ＡＮＤゲート２８、ＮＡＮＤゲ
ート３０からは、全てのＥＮＯＲゲート２６の出力信号
がハイレベル、すなわち、全ての信号Ｓ１，Ｓ２，…，
ＳＮが停止していることが検出された場合にのみ、各々
ハイレベル、ローレベルが出力され、少なくとも１つの
ＥＮＯＲゲート２６の出力信号がローレベル、すなわ
ち、少なくとも１つの信号Ｓ１，Ｓ２，…，ＳＮが遷移
したことが検出された場合には、各々ローレベル、ハイ
レベルが出力される。
ート３０からは、全てのＥＮＯＲゲート２６の出力信号
がハイレベル、すなわち、全ての信号Ｓ１，Ｓ２，…，
ＳＮが停止していることが検出された場合にのみ、各々
ハイレベル、ローレベルが出力され、少なくとも１つの
ＥＮＯＲゲート２６の出力信号がローレベル、すなわ
ち、少なくとも１つの信号Ｓ１，Ｓ２，…，ＳＮが遷移
したことが検出された場合には、各々ローレベル、ハイ
レベルが出力される。
【００１９】また、カウンタ１８は、クリア入力端子Ｃ
ＬＲに入力される信号によってクリアされ、イネーブル
入力端子ＥＮに入力される信号によって、予め設定され
ている一定のカウント数になるまでクロック信号ＣＬＫ
をカウントする。カウンタ１８のイネーブル入力端子Ｅ
Ｎ、クリア入力端子ＣＬＲ、クロック入力端子には、各
々ＡＮＤゲート２８の出力信号、ＮＡＮＤゲート３０の
出力信号、クロック信号ＣＬＫが入力されている。
ＬＲに入力される信号によってクリアされ、イネーブル
入力端子ＥＮに入力される信号によって、予め設定され
ている一定のカウント数になるまでクロック信号ＣＬＫ
をカウントする。カウンタ１８のイネーブル入力端子Ｅ
Ｎ、クリア入力端子ＣＬＲ、クロック入力端子には、各
々ＡＮＤゲート２８の出力信号、ＮＡＮＤゲート３０の
出力信号、クロック信号ＣＬＫが入力されている。
【００２０】カウンタ１８は、ＮＡＮＤゲート３０の出
力信号のハイレベルによってクリアされ、図示例におい
ては、その出力信号ＣＯがローレベルとされる。また、
カウンタ１８は、ＮＡＮＤゲート３０の出力信号がロー
レベル、なおかつ、ＡＮＤゲート２８の出力信号がハイ
レベルの場合、クロック信号ＣＬＫをカウントし、予め
設定されている一定のカウント数になるまでカウントし
た時点で、図示例では、その出力信号ＣＯがハイレベル
に保持される。
力信号のハイレベルによってクリアされ、図示例におい
ては、その出力信号ＣＯがローレベルとされる。また、
カウンタ１８は、ＮＡＮＤゲート３０の出力信号がロー
レベル、なおかつ、ＡＮＤゲート２８の出力信号がハイ
レベルの場合、クロック信号ＣＬＫをカウントし、予め
設定されている一定のカウント数になるまでカウントし
た時点で、図示例では、その出力信号ＣＯがハイレベル
に保持される。
【００２１】なお、カウンタ１８によってカウントされ
るクロック信号ＣＬＫのカウント数は、状態遷移検出回
路１６によって、全ての信号Ｓ１，Ｓ２，…，ＳＮが停
止していることが検出された後、次に述べるスリープフ
ラグ生成用レジスタ２０によって、スリープフラグＳＬ
Ｐがセットされるまでの時間に相当するものである。従
って、このカウント数を適宜決定することによって、き
め細かい消費電力制御を行うことができる。
るクロック信号ＣＬＫのカウント数は、状態遷移検出回
路１６によって、全ての信号Ｓ１，Ｓ２，…，ＳＮが停
止していることが検出された後、次に述べるスリープフ
ラグ生成用レジスタ２０によって、スリープフラグＳＬ
Ｐがセットされるまでの時間に相当するものである。従
って、このカウント数を適宜決定することによって、き
め細かい消費電力制御を行うことができる。
【００２２】スリープフラグ生成用レジスタ２０は、セ
ット入力端子Ｓに入力される信号によってセットされ、
リセット入力端子Ｒに入力される信号によってリセット
されるスリープフラグＳＬＰを生成する。スリープフラ
グ生成用レジスタ２０のセット入力端子Ｓ、リセット入
力端子Ｒ、クリア入力端子には、各々カウンタ１８の出
力信号ＣＯ、ＮＡＮＤゲート３０の出力信号、外部ピン
を経て入力されるＬＳＩ全体のリセット信号ＲＳＴＮが
入力されている。
ット入力端子Ｓに入力される信号によってセットされ、
リセット入力端子Ｒに入力される信号によってリセット
されるスリープフラグＳＬＰを生成する。スリープフラ
グ生成用レジスタ２０のセット入力端子Ｓ、リセット入
力端子Ｒ、クリア入力端子には、各々カウンタ１８の出
力信号ＣＯ、ＮＡＮＤゲート３０の出力信号、外部ピン
を経て入力されるＬＳＩ全体のリセット信号ＲＳＴＮが
入力されている。
【００２３】スリープフラグ生成用レジスタ２０は、図
示例においては、リセット信号ＲＳＴＮのローレベルに
よってクリアされ、スリープフラグＳＬＰがローレベル
にリセットされる。また、スリープフラグ生成用レジス
タ２０は、カウンタ１８の出力信号のハイレベルによっ
て、スリープフラグＳＬＰがハイレベルにセットされ、
ＮＡＮＤゲート３０の出力信号のハイレベルによって、
スリープフラグＳＬＰがローレベルにリセットされる。
示例においては、リセット信号ＲＳＴＮのローレベルに
よってクリアされ、スリープフラグＳＬＰがローレベル
にリセットされる。また、スリープフラグ生成用レジス
タ２０は、カウンタ１８の出力信号のハイレベルによっ
て、スリープフラグＳＬＰがハイレベルにセットされ、
ＮＡＮＤゲート３０の出力信号のハイレベルによって、
スリープフラグＳＬＰがローレベルにリセットされる。
【００２４】すなわち、図２の状態モニター回路１２に
おいては、入力ピンから入力される各々の信号Ｓ１，Ｓ
２，…，ＳＮの状態遷移が、これに各々対応する状態遷
移検出回路１６によって検出され、全ての信号Ｓ１，Ｓ
２，…，ＳＮが停止していることが検出された場合、カ
ウンタ１８によって、予め設定された一定のカウント数
までクロック信号ＣＬＫがカウントされた後、スリープ
フラグ生成用レジスタ２０によってスリープフラグＳＬ
Ｐがセットされる。
おいては、入力ピンから入力される各々の信号Ｓ１，Ｓ
２，…，ＳＮの状態遷移が、これに各々対応する状態遷
移検出回路１６によって検出され、全ての信号Ｓ１，Ｓ
２，…，ＳＮが停止していることが検出された場合、カ
ウンタ１８によって、予め設定された一定のカウント数
までクロック信号ＣＬＫがカウントされた後、スリープ
フラグ生成用レジスタ２０によってスリープフラグＳＬ
Ｐがセットされる。
【００２５】続いて、クロック停止回路１４は、スリー
プフラグＳＬＰの状態に応じて、内部回路に供給される
内部クロック信号の動作または停止を制御する。クロッ
ク停止回路１４には、クロック信号ＣＬＫ、および、状
態モニター回路１２から出力されるスリープフラグＳＬ
Ｐが入力され、クロック停止回路１４からは、このＬＳ
Ｉのクロック停止信号生成回路１０以外の内部回路に供
給される内部クロック信号が出力されている。
プフラグＳＬＰの状態に応じて、内部回路に供給される
内部クロック信号の動作または停止を制御する。クロッ
ク停止回路１４には、クロック信号ＣＬＫ、および、状
態モニター回路１２から出力されるスリープフラグＳＬ
Ｐが入力され、クロック停止回路１４からは、このＬＳ
Ｉのクロック停止信号生成回路１０以外の内部回路に供
給される内部クロック信号が出力されている。
【００２６】ここで、図３に、クロック停止回路の一実
施例の構成回路図を示す。図３のクロック停止回路１４
は、フリップフロップ３２およびＡＮＤゲート３４を有
する。フリップフロップ３２のデータ入力端子、クロッ
ク入力端子には各々スリープフラグＳＬＰ、クロック信
号ＣＬＫが入力され、ＡＮＤゲート３４には、フリップ
フロップ３２の出力信号およびクロック信号ＣＬＫが入
力され、ＡＮＤゲート３４からは、内部クロック信号が
出力されている。
施例の構成回路図を示す。図３のクロック停止回路１４
は、フリップフロップ３２およびＡＮＤゲート３４を有
する。フリップフロップ３２のデータ入力端子、クロッ
ク入力端子には各々スリープフラグＳＬＰ、クロック信
号ＣＬＫが入力され、ＡＮＤゲート３４には、フリップ
フロップ３２の出力信号およびクロック信号ＣＬＫが入
力され、ＡＮＤゲート３４からは、内部クロック信号が
出力されている。
【００２７】図３のクロック停止回路１４において、ス
リープフラグＳＬＰは、クロック信号ＣＬＫの立ち下が
りでフリップフロップ３２に保持される。図示例の場
合、フリップフロップ３２に保持されたスリープフラグ
ＳＬＰがハイレベルである場合、内部クロック信号は強
制的にローレベルとされ、スリープフラグＳＬＰがロー
レベルである場合、クロック信号ＣＬＫが、ＡＮＤゲー
ト３４を介して内部クロック信号として内部回路に供給
される。
リープフラグＳＬＰは、クロック信号ＣＬＫの立ち下が
りでフリップフロップ３２に保持される。図示例の場
合、フリップフロップ３２に保持されたスリープフラグ
ＳＬＰがハイレベルである場合、内部クロック信号は強
制的にローレベルとされ、スリープフラグＳＬＰがロー
レベルである場合、クロック信号ＣＬＫが、ＡＮＤゲー
ト３４を介して内部クロック信号として内部回路に供給
される。
【００２８】本発明のＬＳＩのクロック停止信号生成回
路１０は、基本的に以上のような構成のものである。な
お、上記実施例では、図２および図３に示す具体的な回
路構成を例示して、状態モニター回路１２およびクロッ
ク停止回路１４について説明したが、本発明において、
状態モニター回路１２およびクロック停止回路１４の具
体的な回路構成は何ら限定されるものではない。
路１０は、基本的に以上のような構成のものである。な
お、上記実施例では、図２および図３に示す具体的な回
路構成を例示して、状態モニター回路１２およびクロッ
ク停止回路１４について説明したが、本発明において、
状態モニター回路１２およびクロック停止回路１４の具
体的な回路構成は何ら限定されるものではない。
【００２９】次に、図４のタイミングチャートを参照し
ながら、本発明のＬＳＩのクロック停止信号生成回路の
動作について説明する。ここで、図４は、本発明のＬＳ
Ｉのクロック停止信号生成回路の動作を表す一実施例の
タイミングチャートである。
ながら、本発明のＬＳＩのクロック停止信号生成回路の
動作について説明する。ここで、図４は、本発明のＬＳ
Ｉのクロック停止信号生成回路の動作を表す一実施例の
タイミングチャートである。
【００３０】本発明のＬＳＩのクロック停止信号生成回
路１０において、各々の入力ピンから入力される信号Ｓ
１，Ｓ２，…，ＳＮは、これに各々対応する状態遷移検
出回路１６によって常にモニターされている。図４のタ
イミングチャートに示すように、各々の状態遷移検出回
路１６によって、全ての信号Ｓ１，Ｓ２，…，ＳＮが停
止していることが検出された場合、全てのＥＮＯＲゲー
ト２６の出力信号はハイレベルに保持される。
路１０において、各々の入力ピンから入力される信号Ｓ
１，Ｓ２，…，ＳＮは、これに各々対応する状態遷移検
出回路１６によって常にモニターされている。図４のタ
イミングチャートに示すように、各々の状態遷移検出回
路１６によって、全ての信号Ｓ１，Ｓ２，…，ＳＮが停
止していることが検出された場合、全てのＥＮＯＲゲー
ト２６の出力信号はハイレベルに保持される。
【００３１】これによって、ＡＮＤゲート２８、ＮＡＮ
Ｄゲート３０の出力信号は各々ハイレベル、ローレベル
となり、カウンタ１８によって、クロック信号ＣＬＫの
カウントが開始される。カウンタ１８によって、予め設
定された一定のカウント数（ｎＴ）までクロック信号Ｃ
ＬＫがカウントされると、カウンタ１８の出力信号ＣＯ
がハイレベルとなり、スリープフラグ生成用レジスタ２
０がセットされ、スリープフラグＳＬＰがハイレベルに
セットされる。
Ｄゲート３０の出力信号は各々ハイレベル、ローレベル
となり、カウンタ１８によって、クロック信号ＣＬＫの
カウントが開始される。カウンタ１８によって、予め設
定された一定のカウント数（ｎＴ）までクロック信号Ｃ
ＬＫがカウントされると、カウンタ１８の出力信号ＣＯ
がハイレベルとなり、スリープフラグ生成用レジスタ２
０がセットされ、スリープフラグＳＬＰがハイレベルに
セットされる。
【００３２】続いて、スリープフラグＳＬＰのハイレベ
ルは、クロック信号ＣＬＫの立ち下がりでクロック停止
回路１４のフリップフロップ３２に保持され、これによ
って、内部クロック信号は、ＡＮＤゲート３４によって
強制的にローレベルに保持される。このように、本発明
においては、低消費電力モードとして、内部回路に供給
される内部クロックを停止することによって、内部回路
の一切の動作が停止され、その消費電力を低減させるこ
とができる。
ルは、クロック信号ＣＬＫの立ち下がりでクロック停止
回路１４のフリップフロップ３２に保持され、これによ
って、内部クロック信号は、ＡＮＤゲート３４によって
強制的にローレベルに保持される。このように、本発明
においては、低消費電力モードとして、内部回路に供給
される内部クロックを停止することによって、内部回路
の一切の動作が停止され、その消費電力を低減させるこ
とができる。
【００３３】その後、信号Ｓ１，Ｓ２，…，ＳＮの内の
少なくとも１つが遷移したことが検出された場合、ＥＮ
ＯＲゲート２６の出力信号はローレベルになる。これに
よって、ＡＮＤゲート２８、ＮＡＮＤゲート３０から
は、各々ローレベル、ハイレベルが出力され、カウンタ
１８の出力信号ＣＯがクリアされてローレベルとなり、
スリープフラグ生成用レジスタ２０がＮＡＮＤゲート３
０の出力信号によってリセットされ、スリープフラグＳ
ＬＰはローレベルになる。
少なくとも１つが遷移したことが検出された場合、ＥＮ
ＯＲゲート２６の出力信号はローレベルになる。これに
よって、ＡＮＤゲート２８、ＮＡＮＤゲート３０から
は、各々ローレベル、ハイレベルが出力され、カウンタ
１８の出力信号ＣＯがクリアされてローレベルとなり、
スリープフラグ生成用レジスタ２０がＮＡＮＤゲート３
０の出力信号によってリセットされ、スリープフラグＳ
ＬＰはローレベルになる。
【００３４】続いて、スリープフラグＳＬＰのローレベ
ルは、クロック信号ＣＬＫの立ち下がりでクロック停止
回路１４のフリップフロップ３２に保持され、これによ
って、クロック信号ＣＬＫが、ＡＮＤゲート３４を介し
て内部クロック信号として内部回路に供給される。これ
により、内部回路は動作を再開する。本発明のＬＳＩの
クロック停止信号生成回路１０は、基本的に以上のよう
に動作する。
ルは、クロック信号ＣＬＫの立ち下がりでクロック停止
回路１４のフリップフロップ３２に保持され、これによ
って、クロック信号ＣＬＫが、ＡＮＤゲート３４を介し
て内部クロック信号として内部回路に供給される。これ
により、内部回路は動作を再開する。本発明のＬＳＩの
クロック停止信号生成回路１０は、基本的に以上のよう
に動作する。
【００３５】以上、本発明のＬＳＩのクロック停止信号
生成回路について詳細に説明したが、本発明は上記実施
例に限定されず、本発明の主旨を逸脱しない範囲におい
て、種々の改良や変更をしてもよいのはもちろんであ
る。
生成回路について詳細に説明したが、本発明は上記実施
例に限定されず、本発明の主旨を逸脱しない範囲におい
て、種々の改良や変更をしてもよいのはもちろんであ
る。
【００３６】例えば、カウンタに予め複数のカウント数
を設定しておき、これら複数のカウント数に応じて複数
のスリープフラグを生成し、ＬＳＩ内部で複数の低消費
電力モードを発生させてもよいし、モニターする信号を
各々グループ分けし、本発明のＬＳＩのクロック停止信
号生成回路を複数個設けることによって、複数のスリー
プフラグＳＬＰを生成し、ＬＳＩ内部で複数の低消費電
力モードを発生させてもよいし、あるいは、これらを組
み合わせてもよい。
を設定しておき、これら複数のカウント数に応じて複数
のスリープフラグを生成し、ＬＳＩ内部で複数の低消費
電力モードを発生させてもよいし、モニターする信号を
各々グループ分けし、本発明のＬＳＩのクロック停止信
号生成回路を複数個設けることによって、複数のスリー
プフラグＳＬＰを生成し、ＬＳＩ内部で複数の低消費電
力モードを発生させてもよいし、あるいは、これらを組
み合わせてもよい。
【００３７】
【発明の効果】以上詳細に説明した様に、本発明のＬＳ
Ｉのクロック停止信号生成回路は、入力ピンまたは入力
状態の双方向ピンから各々入力される２本以上の信号の
状態をモニターし、これら２本以上の信号の全てが所定
の一定時間以上停止しているか否かを検出し、これに応
じてスリープフラグを生成し、このスリープフラグの状
態に応じて、内部回路に供給される内部クロック信号の
動作または停止を制御するようにしたものである。この
ように、本発明のＬＳＩのクロック停止信号生成回路に
よれば、複数の信号をモニターすることによって、低消
費電力モードに移行させることができるかどうかを自発
的に判断しているため、ＬＳＩの外部から、低消費電力
モードに移行させるための各種設定や解除の指示を直接
的あるいは間接的に行う必要が全くなく、ＣＰＵのソフ
トウェアや外付けハードウェアによる制御を不要のもの
とすることができるため、そのためのコストを削減する
ことができるし、自発的に判断して低消費電力モードに
移行させているため、きめ細かい消費電力制御を行うこ
とができる。
Ｉのクロック停止信号生成回路は、入力ピンまたは入力
状態の双方向ピンから各々入力される２本以上の信号の
状態をモニターし、これら２本以上の信号の全てが所定
の一定時間以上停止しているか否かを検出し、これに応
じてスリープフラグを生成し、このスリープフラグの状
態に応じて、内部回路に供給される内部クロック信号の
動作または停止を制御するようにしたものである。この
ように、本発明のＬＳＩのクロック停止信号生成回路に
よれば、複数の信号をモニターすることによって、低消
費電力モードに移行させることができるかどうかを自発
的に判断しているため、ＬＳＩの外部から、低消費電力
モードに移行させるための各種設定や解除の指示を直接
的あるいは間接的に行う必要が全くなく、ＣＰＵのソフ
トウェアや外付けハードウェアによる制御を不要のもの
とすることができるため、そのためのコストを削減する
ことができるし、自発的に判断して低消費電力モードに
移行させているため、きめ細かい消費電力制御を行うこ
とができる。
【図１】 本発明のＬＳＩのクロック停止信号生成回路
の一実施例の構成概念図である。
の一実施例の構成概念図である。
【図２】 本発明のＬＳＩのクロック停止信号生成回路
の状態モニター回路の一実施例の構成回路図である。
の状態モニター回路の一実施例の構成回路図である。
【図３】 本発明のＬＳＩのクロック停止信号生成回路
のクロック停止回路の一実施例の構成回路図である。
のクロック停止回路の一実施例の構成回路図である。
【図４】 本発明のＬＳＩのクロック停止信号生成回路
の動作を表す一実施例のタイミングチャートである。
の動作を表す一実施例のタイミングチャートである。
１０ ＬＳＩのクロック停止信号生成回路 １２ 状態モニター回路 １４ クロック停止回路 １６ 状態遷移検出回路 １８ カウンタ ２０ スリープフラグ生成用レジスタ ２２，２４，３２ フリップフロップ ２６ ＥＮＯＲゲート ２８，３４ ＡＮＤゲート ３０ ＮＡＮＤゲート Ｓ１，Ｓ２，…，ＳＮ 信号 ＣＬＫ クロック信号 ＳＬＰ スリープフラグ
Claims (3)
- 【請求項１】入力ピンまたは入力状態の双方向ピンから
各々入力される少なくとも２本の信号の状態をモニター
し、前記少なくとも２本の信号の全てが所定の一定時間
以上停止しているか否かを検出し、これに応じてスリー
プフラグを生成する状態モニター回路と、前記スリープ
フラグの状態に応じて、内部回路に供給される内部クロ
ック信号の動作または停止を制御するクロック停止回路
とを有することを特徴とするＬＳＩのクロック停止信号
生成回路。 - 【請求項２】前記少なくとも２本の信号の全てが停止し
ている時間に応じて、複数のスリープフラグを生成する
ことを特徴とする請求項１に記載のＬＳＩのクロック停
止信号生成回路。 - 【請求項３】請求項１または２に記載のＬＳＩのクロッ
ク停止信号生成回路であって、前記モニターする信号を
各々グループ分けし、前記ＬＳＩのクロック停止信号生
成回路を複数個設けることによって、複数のスリープフ
ラグを生成することを特徴とするＬＳＩのクロック停止
信号生成回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9308592A JPH11143570A (ja) | 1997-11-11 | 1997-11-11 | Ｌｓｉのクロック停止信号生成回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9308592A JPH11143570A (ja) | 1997-11-11 | 1997-11-11 | Ｌｓｉのクロック停止信号生成回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11143570A true JPH11143570A (ja) | 1999-05-28 |
Family
ID=17982903
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9308592A Pending JPH11143570A (ja) | 1997-11-11 | 1997-11-11 | Ｌｓｉのクロック停止信号生成回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11143570A (ja) |
Cited By (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004063912A1 (ja) * | 2003-01-08 | 2004-07-29 | Sony Corporation | クロック制御装置、マイクロプロセッサ、電子機器及びクロック制御方法、並びにクロック制御プログラム |
| US6937364B2 (en) | 2001-04-05 | 2005-08-30 | Kabushiki Kaisha Toshiba | Image processing apparatus |
| JP2009193523A (ja) * | 2008-02-18 | 2009-08-27 | Seiko Epson Corp | 乱数発生回路、電子機器、およびｉ／ｏセルのテスト方法 |
| JP2012065540A (ja) * | 2010-08-20 | 2012-03-29 | Semiconductor Energy Lab Co Ltd | 電源回路 |
| US10248155B2 (en) | 2016-01-25 | 2019-04-02 | Samsung Electronics Co., Ltd. | Semiconductor device including clock generating circuit and channel management circuit |
| US10296066B2 (en) | 2016-01-25 | 2019-05-21 | Samsung Electronics Co., Ltd. | Semiconductor device, semiconductor system, and method of operating the semiconductor device |
| US10303203B2 (en) | 2016-01-25 | 2019-05-28 | Samsung Electronics Co., Ltd. | Semiconductor device, semiconductor system and method for operating semiconductor device |
| US10429881B2 (en) | 2016-01-25 | 2019-10-01 | Samsung Electronics Co., Ltd. | Semiconductor device for stopping an oscillating clock signal from being provided to an IP block, a semiconductor system having the semiconductor device, and a method of operating the semiconductor device |
| WO2019213654A1 (en) * | 2018-05-04 | 2019-11-07 | Texas Instruments Incorporated | A time-to-digital converter circuit |
| US10491222B2 (en) | 2018-03-13 | 2019-11-26 | Texas Instruments Incorporated | Switch between input reference clocks of different frequencies in a phase locked loop (PLL) without phase impact |
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| US10505554B2 (en) | 2018-05-14 | 2019-12-10 | Texas Instruments Incorporated | Digital phase-locked loop |
| US10505555B2 (en) | 2018-03-13 | 2019-12-10 | Texas Instruments Incorporated | Crystal oscillator offset trim in a phase-locked loop |
| US10516402B2 (en) | 2018-03-09 | 2019-12-24 | Texas Instruments Incorporated | Corrupted clock detection circuit for a phase-locked loop |
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| US10686456B2 (en) | 2018-03-09 | 2020-06-16 | Texas Instruments Incorporated | Cycle slip detection and correction in phase-locked loop |
| US10969854B2 (en) | 2016-01-25 | 2021-04-06 | Samsung Electronics Co., Ltd. | Semiconductor device including clock management unit for outputing clock and acknowledgement signals to an intellectual property block |
| US11314278B2 (en) | 2016-01-25 | 2022-04-26 | Samsung Electronics Co., Ltd. | Semiconductor device, semiconductor system and method for operating semiconductor device |
-
1997
- 1997-11-11 JP JP9308592A patent/JPH11143570A/ja active Pending
Cited By (27)
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| US10969854B2 (en) | 2016-01-25 | 2021-04-06 | Samsung Electronics Co., Ltd. | Semiconductor device including clock management unit for outputing clock and acknowledgement signals to an intellectual property block |
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