JPH11143684A - 桁上げ先見回路および並列加算器 - Google Patents
桁上げ先見回路および並列加算器Info
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- JPH11143684A JPH11143684A JP31251297A JP31251297A JPH11143684A JP H11143684 A JPH11143684 A JP H11143684A JP 31251297 A JP31251297 A JP 31251297A JP 31251297 A JP31251297 A JP 31251297A JP H11143684 A JPH11143684 A JP H11143684A
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- 230000007704 transition Effects 0.000 description 9
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- 230000000644 propagated effect Effects 0.000 description 1
Abstract
(57)【要約】
【課題】 並列加算器において、入力値が特定のビット
状態となった場合でも、キャリーの伝搬遅延を防止する
とともに、その回路規模を縮小する。 【解決手段】 下位からの桁上げ信号と入力値の同位ビ
ットとを入力して、その加算値Ｓとその加算におけるキ
ャリーＣとを出力する全加算器１０0〜１０3と、入力値
Ａ、Ｂにおける同位ビットの排他的論理和を求める排他
的オアゲート５０0〜５０3と、これら排他的オアゲート
５０0〜５０3による出力の論理積を求めるアンドゲート
６０と、アンドゲート６０の出力レベルが「１」であれ
ば、最下位の全加算器１０0へ供給される入力キャリー
Ｃinを選択する一方、「０」であれば、最上位の全加算
器１０0から出力されるキャリーＣ３を選択するセレク
タ７０とを備える。
状態となった場合でも、キャリーの伝搬遅延を防止する
とともに、その回路規模を縮小する。 【解決手段】 下位からの桁上げ信号と入力値の同位ビ
ットとを入力して、その加算値Ｓとその加算におけるキ
ャリーＣとを出力する全加算器１０0〜１０3と、入力値
Ａ、Ｂにおける同位ビットの排他的論理和を求める排他
的オアゲート５０0〜５０3と、これら排他的オアゲート
５０0〜５０3による出力の論理積を求めるアンドゲート
６０と、アンドゲート６０の出力レベルが「１」であれ
ば、最下位の全加算器１０0へ供給される入力キャリー
Ｃinを選択する一方、「０」であれば、最上位の全加算
器１０0から出力されるキャリーＣ３を選択するセレク
タ７０とを備える。
Description
【０００１】
【発明の属する技術分野】本発明は、桁上げ信号（キャ
リー）の伝搬を高速化するとともに、必要なゲート数の
発生を抑えて回路規模を縮小させた桁上げ先見回路およ
び並列加算器に関する。
リー）の伝搬を高速化するとともに、必要なゲート数の
発生を抑えて回路規模を縮小させた桁上げ先見回路およ
び並列加算器に関する。
【０００２】
【従来の技術】一般に、複数桁からなる値を２組以上入
力して各桁並列に加算する並列加算器は、図２に示すよ
うに構成される。この図に示す並列加算器は、４ビット
の入力値ＡおよびＢの並列加算を実行するものであり、
全加算器１０3〜１０0が、それぞれ、各ビットに対応し
て設けられ、下位からのキャリーと入力値Ａ、Ｂのうち
対応する同位ビットとを入力して、その加算値Ｓとその
加算におけるキャリーＣとを計算して出力する構成とな
っている。たとえば、下位２ビット目に対応する全加算
器１０1は、下位からのキャリーＣ０と入力ビットＡ
１、Ｂ１とを入力して、その加算値Ｓ１とその加算にお
けるキャリーＣ１とを出力するようになっている。ただ
し、このような構成による並列加算器にあっては、出力
キャリーＣoutがすべての全加算器１０3〜１０0を伝搬
する必要があるため、加算時間が長期化するという問題
がある。
力して各桁並列に加算する並列加算器は、図２に示すよ
うに構成される。この図に示す並列加算器は、４ビット
の入力値ＡおよびＢの並列加算を実行するものであり、
全加算器１０3〜１０0が、それぞれ、各ビットに対応し
て設けられ、下位からのキャリーと入力値Ａ、Ｂのうち
対応する同位ビットとを入力して、その加算値Ｓとその
加算におけるキャリーＣとを計算して出力する構成とな
っている。たとえば、下位２ビット目に対応する全加算
器１０1は、下位からのキャリーＣ０と入力ビットＡ
１、Ｂ１とを入力して、その加算値Ｓ１とその加算にお
けるキャリーＣ１とを出力するようになっている。ただ
し、このような構成による並列加算器にあっては、出力
キャリーＣoutがすべての全加算器１０3〜１０0を伝搬
する必要があるため、加算時間が長期化するという問題
がある。
【０００３】この問題を解決するには種々の方法がある
が、一般的には、論理ゲートの組み合わせたキャリー・
ルック・アヘッドを用いて、キャリーを各桁先見して計
算する手法が採用される。このキャリー・ルック・アヘ
ッドを用いて、ｋ番目（ｋ＝０、１、２、……）のキャ
リーＣｋを求めると、その論理式は次式のように示され
る（特開昭５７−１１１７３７号公報参照）。
が、一般的には、論理ゲートの組み合わせたキャリー・
ルック・アヘッドを用いて、キャリーを各桁先見して計
算する手法が採用される。このキャリー・ルック・アヘ
ッドを用いて、ｋ番目（ｋ＝０、１、２、……）のキャ
リーＣｋを求めると、その論理式は次式のように示され
る（特開昭５７−１１１７３７号公報参照）。
【０００４】
【数１】
【０００５】この式において、ｉ、ｊ、ｋは、次のよう
な関係にある。 ｋ＝ｊ＋１＝ｉ＋２＝…… また、Ｄｋ、Ｅｋは、入力値Ａ、Ｂの各ビットにおける
次の関係をいう。 Ｄｋ＝ＡｋＢｋ、 Ｅｋ＝Ａｋ＋Ｂｋ
な関係にある。 ｋ＝ｊ＋１＝ｉ＋２＝…… また、Ｄｋ、Ｅｋは、入力値Ａ、Ｂの各ビットにおける
次の関係をいう。 Ｄｋ＝ＡｋＢｋ、 Ｅｋ＝Ａｋ＋Ｂｋ
【０００６】なお、この式を用いると、４ビットの並列
加算におけるキャリーＣ３に対する論理式は、次式のよ
うに示される。
加算におけるキャリーＣ３に対する論理式は、次式のよ
うに示される。
【０００７】
【数２】
【０００８】ただし、このようなキャリー・ルック・ア
ヘッドにおいては、ビット数が増加すると、上式を参照
しても判るように、必要なゲート数が飛躍的に増加する
とともに、１つのゲートへの入力数も増加することが判
る。したがって、必要となるトランジスタ総数はビット
数に対し指数関数的に増加するため、特に、ＬＳＩに集
積する際に、チップ面積肥大等の障害を招くことにな
る。
ヘッドにおいては、ビット数が増加すると、上式を参照
しても判るように、必要なゲート数が飛躍的に増加する
とともに、１つのゲートへの入力数も増加することが判
る。したがって、必要となるトランジスタ総数はビット
数に対し指数関数的に増加するため、特に、ＬＳＩに集
積する際に、チップ面積肥大等の障害を招くことにな
る。
【０００９】そこで、キャリー・ルック・アヘッドを擬
似的に構築して、キャリー伝搬の高速化を維持した上
で、必要なゲート数の縮小化を図った技術が採用されつ
つある。図３は、この技術を用いた並列加算器の構成を
示すブロック図である。この図に示す並列加算器は、図
２に示した一般的な並列加算器に、オアゲート２０0〜
２０3、アンドゲート３０およびオアゲート４０を加え
た構成となっている。このうち、オアゲート２０0〜２
０3の各々は、それぞれ入力ビットの各々に対応して設
けられ、入力値ＡおよびＢにおいて対応する同位ビット
の論理和を出力する。また、アンドゲート３０は、オア
ゲート２０0〜２０3の出力と、この並列加算器への入力
キャリーＣinとの論理積を求める。そして、オアゲート
４０は、アンドゲート３０の出力と、最上位ビットに対
応する全加算器１０3の出力キャリーＣ３との論理和を
求める。
似的に構築して、キャリー伝搬の高速化を維持した上
で、必要なゲート数の縮小化を図った技術が採用されつ
つある。図３は、この技術を用いた並列加算器の構成を
示すブロック図である。この図に示す並列加算器は、図
２に示した一般的な並列加算器に、オアゲート２０0〜
２０3、アンドゲート３０およびオアゲート４０を加え
た構成となっている。このうち、オアゲート２０0〜２
０3の各々は、それぞれ入力ビットの各々に対応して設
けられ、入力値ＡおよびＢにおいて対応する同位ビット
の論理和を出力する。また、アンドゲート３０は、オア
ゲート２０0〜２０3の出力と、この並列加算器への入力
キャリーＣinとの論理積を求める。そして、オアゲート
４０は、アンドゲート３０の出力と、最上位ビットに対
応する全加算器１０3の出力キャリーＣ３との論理和を
求める。
【００１０】このような構成によれば、入力値Ａあるい
はＢの同位ビットにおいて少なくとも一方が「１」とな
る状態が全ビットにて発生し、かつ、並列加算器への入
力キャリーＣinが「１」に遷移する場合、すなわち、最
上位ビットの全加算器１０3によるキャリーＣ３が確実
に「１」に遷移する場合に、入力キャリーＣinが並列加
算器の出力キャリーＣoutとしてオアゲート４０を介し
て出力される。したがって、この場合におけるキャリー
の遅延は、アンドゲート３０およびオアゲート４０の２
段で済み、すべての全加算器１０0〜１０3を介するより
も高速化される。
はＢの同位ビットにおいて少なくとも一方が「１」とな
る状態が全ビットにて発生し、かつ、並列加算器への入
力キャリーＣinが「１」に遷移する場合、すなわち、最
上位ビットの全加算器１０3によるキャリーＣ３が確実
に「１」に遷移する場合に、入力キャリーＣinが並列加
算器の出力キャリーＣoutとしてオアゲート４０を介し
て出力される。したがって、この場合におけるキャリー
の遅延は、アンドゲート３０およびオアゲート４０の２
段で済み、すべての全加算器１０0〜１０3を介するより
も高速化される。
【００１１】また、各オアゲート２０0〜２０3による論
理和のうち少なくとも１つが「０」となる場合、すなわ
ち、入力値ＡあるいはＢの同位ビットがともに「０」と
なる状態が、少なくとも１つ以上のビットにて発生する
場合、キャリーＣ３が出力キャリーＣoutとしてオアゲ
ート４０を介して出力される。ただし、この場合におい
ては、ある入力ビットがともに「０」に遷移すれば、そ
のビットに対応する全加算器のキャリーが「０」に無条
件に遷移する結果、キャリーの伝搬は、「０」となった
ビットの上位ビットに対応する全加算器とオアゲート４
０とを介するのみとなる。たとえば、出力キャリーＣou
tとしてキャリーＣ３が出力される場合のうち、入力ビ
ットＡ１、Ｂ１が「０」に遷移する場合を想定すると、
全加算器１０1によるキャリーＣ１が「０」に遷移する
から、キャリーの伝搬は、入力ビットＡ１、Ｂ１の上位
ビットに対応する全加算器１０2、１０3とオアゲート４
０とを介することになる。
理和のうち少なくとも１つが「０」となる場合、すなわ
ち、入力値ＡあるいはＢの同位ビットがともに「０」と
なる状態が、少なくとも１つ以上のビットにて発生する
場合、キャリーＣ３が出力キャリーＣoutとしてオアゲ
ート４０を介して出力される。ただし、この場合におい
ては、ある入力ビットがともに「０」に遷移すれば、そ
のビットに対応する全加算器のキャリーが「０」に無条
件に遷移する結果、キャリーの伝搬は、「０」となった
ビットの上位ビットに対応する全加算器とオアゲート４
０とを介するのみとなる。たとえば、出力キャリーＣou
tとしてキャリーＣ３が出力される場合のうち、入力ビ
ットＡ１、Ｂ１が「０」に遷移する場合を想定すると、
全加算器１０1によるキャリーＣ１が「０」に遷移する
から、キャリーの伝搬は、入力ビットＡ１、Ｂ１の上位
ビットに対応する全加算器１０2、１０3とオアゲート４
０とを介することになる。
【００１２】一方、回路規模に着目すれば、ビット数に
１を加えた入力数を有するアンドゲート３０が必要とな
るものの、他には、ビット数に応じたオアゲート２０0
〜２０3と１個のオアゲート４０とで済むため、上式を
適用したキャリー・ルック・アヘッドを用いた場合と比
べて、回路規模を大幅に縮小することが可能となる。
１を加えた入力数を有するアンドゲート３０が必要とな
るものの、他には、ビット数に応じたオアゲート２０0
〜２０3と１個のオアゲート４０とで済むため、上式を
適用したキャリー・ルック・アヘッドを用いた場合と比
べて、回路規模を大幅に縮小することが可能となる。
【００１３】
【発明が解決しようとする課題】しかしながら、このよ
うなキャリー・ルック・アヘッドを擬似的に構築した並
列加算器にあっては、入力値ＡおよびＢが特定のビット
状態となった場合、キャリーが遅延するという問題が生
じた。具体的には、この問題は、入力値ＡあるいはＢの
同位ビットにおいていずれか一方だけが「１」となる状
態が全ビットにて発生した場合であって、かつ、入力キ
ャリーＣinが「０」に遷移した場合に発生する。この場
合、アンドゲート３０が閉じ、かつ、いずれの全加算器
１０3〜１０0においてもキャリーが特定されない結果、
出力キャリーＣoutは、すべての全加算器１０3〜１０0
を伝搬する必要があるためである。
うなキャリー・ルック・アヘッドを擬似的に構築した並
列加算器にあっては、入力値ＡおよびＢが特定のビット
状態となった場合、キャリーが遅延するという問題が生
じた。具体的には、この問題は、入力値ＡあるいはＢの
同位ビットにおいていずれか一方だけが「１」となる状
態が全ビットにて発生した場合であって、かつ、入力キ
ャリーＣinが「０」に遷移した場合に発生する。この場
合、アンドゲート３０が閉じ、かつ、いずれの全加算器
１０3〜１０0においてもキャリーが特定されない結果、
出力キャリーＣoutは、すべての全加算器１０3〜１０0
を伝搬する必要があるためである。
【００１４】本発明は、上述した問題に鑑みてなされた
ものであり、その目的とするところは、入力値が特定の
ビット状態となった場合であっても、キャリーの伝搬遅
延を防止するとともに、必要なゲート数の発生を抑えて
回路規模を縮小することが可能な桁上げ先見回路および
並列加算器を提供することにある。
ものであり、その目的とするところは、入力値が特定の
ビット状態となった場合であっても、キャリーの伝搬遅
延を防止するとともに、必要なゲート数の発生を抑えて
回路規模を縮小することが可能な桁上げ先見回路および
並列加算器を提供することにある。
【００１５】
【課題を解決するための手段】上記目的を達成するた
め、本発明にあっては、下位からの桁上げ信号と入力値
とを入力して桁上げ信号を計算出力する桁上げ計算手段
と、桁上げが入力値同士の加算のみでは不定となるか否
かを検出する検出手段と、前記検出手段による検出結果
が肯定的であれば、前記下位からの桁上げ信号を選択す
る一方、前記検出手段による検出結果が否定的であれ
ば、前記桁上げ計算手段による桁上げ信号を選択する選
択手段とを具備することを特徴としている。
め、本発明にあっては、下位からの桁上げ信号と入力値
とを入力して桁上げ信号を計算出力する桁上げ計算手段
と、桁上げが入力値同士の加算のみでは不定となるか否
かを検出する検出手段と、前記検出手段による検出結果
が肯定的であれば、前記下位からの桁上げ信号を選択す
る一方、前記検出手段による検出結果が否定的であれ
ば、前記桁上げ計算手段による桁上げ信号を選択する選
択手段とを具備することを特徴としている。
【００１６】また、本発明にあっては、各桁に対応して
設けられ、下位からの桁上げ信号と入力値のうち対応す
る桁の値とを入力して桁上げ信号を計算出力する１つ以
上の桁上げ計算手段と、各桁に対応して設けられ、桁上
げが、対応する桁の値同士の加算のみでは不定となるか
否かを検出する１つ以上の第１の検出手段と、前記第１
の検出手段による検出結果がすべて肯定的であるか否か
を検出する第２の検出手段と、前記第２の検出手段によ
る検出結果が肯定的であれば、最下位の桁上げ計算手段
に入力される桁上げ信号を選択する一方、前記第２の検
出手段による検出結果が否定的であれば、最上位の桁上
げ計算手段から出力される桁上げ信号を選択する選択手
段とを具備することを特徴としている。
設けられ、下位からの桁上げ信号と入力値のうち対応す
る桁の値とを入力して桁上げ信号を計算出力する１つ以
上の桁上げ計算手段と、各桁に対応して設けられ、桁上
げが、対応する桁の値同士の加算のみでは不定となるか
否かを検出する１つ以上の第１の検出手段と、前記第１
の検出手段による検出結果がすべて肯定的であるか否か
を検出する第２の検出手段と、前記第２の検出手段によ
る検出結果が肯定的であれば、最下位の桁上げ計算手段
に入力される桁上げ信号を選択する一方、前記第２の検
出手段による検出結果が否定的であれば、最上位の桁上
げ計算手段から出力される桁上げ信号を選択する選択手
段とを具備することを特徴としている。
【００１７】さらに、本発明にあっては、下位からの桁
上げ信号と入力値とを入力して、その加算結果とその加
算における桁上げ信号とを計算出力する加算手段と、桁
上げが入力値同士の加算のみでは不定となるか否かを検
出する検出手段と、前記検出手段による検出結果が肯定
的であれば、前記下位からの桁上げ信号を選択する一
方、前記検出手段による検出結果が否定的であれば、前
記桁上げ計算手段による桁上げ信号を選択する選択手段
とを具備することを特徴としている。
上げ信号と入力値とを入力して、その加算結果とその加
算における桁上げ信号とを計算出力する加算手段と、桁
上げが入力値同士の加算のみでは不定となるか否かを検
出する検出手段と、前記検出手段による検出結果が肯定
的であれば、前記下位からの桁上げ信号を選択する一
方、前記検出手段による検出結果が否定的であれば、前
記桁上げ計算手段による桁上げ信号を選択する選択手段
とを具備することを特徴としている。
【００１８】くわえて、本発明にあっては、各桁に対応
して設けられ、下位からの桁上げ信号と入力値のうち対
応する桁の値とを入力して、その加算結果とその加算に
おける桁上げ信号とを計算出力する１つ以上の桁上げ計
算手段と、各桁に対応して設けられ、桁上げが、対応す
る桁の値同士の加算のみでは不定となるか否かを検出す
る１つ以上の第１の検出手段と、前記第２の検出手段に
よる検出結果が肯定的であれば、最下位の加算手段に入
力される桁上げ信号を選択する一方、前記第２の検出手
段による検出結果が否定的であれば、最上位の加算手段
から出力される桁上げ信号を選択する選択手段とを具備
することを特徴としている。
して設けられ、下位からの桁上げ信号と入力値のうち対
応する桁の値とを入力して、その加算結果とその加算に
おける桁上げ信号とを計算出力する１つ以上の桁上げ計
算手段と、各桁に対応して設けられ、桁上げが、対応す
る桁の値同士の加算のみでは不定となるか否かを検出す
る１つ以上の第１の検出手段と、前記第２の検出手段に
よる検出結果が肯定的であれば、最下位の加算手段に入
力される桁上げ信号を選択する一方、前記第２の検出手
段による検出結果が否定的であれば、最上位の加算手段
から出力される桁上げ信号を選択する選択手段とを具備
することを特徴としている。
【００１９】
【発明の実施の形態】以下、本発明の実施形態について
説明する。図１は、本実施形態にかかる並列加算器の構
成を示すブロック図である。この図に示す並列加算器
は、図３に示した構成に対し、第１に、オアゲート２０
0〜２０3を排他的オアゲート５０0〜５０3に置換し、第
２に、これら排他的オアゲート５０0〜５０3による各出
力の論理積を求めるアンドゲート６０を設け、第３に、
このアンドゲート６０の出力に応じて、入力キャリーＣ
inあるいはキャリーＣ３のいずれか一方を選択するセレ
クタ７０を設けた構成となっている。
説明する。図１は、本実施形態にかかる並列加算器の構
成を示すブロック図である。この図に示す並列加算器
は、図３に示した構成に対し、第１に、オアゲート２０
0〜２０3を排他的オアゲート５０0〜５０3に置換し、第
２に、これら排他的オアゲート５０0〜５０3による各出
力の論理積を求めるアンドゲート６０を設け、第３に、
このアンドゲート６０の出力に応じて、入力キャリーＣ
inあるいはキャリーＣ３のいずれか一方を選択するセレ
クタ７０を設けた構成となっている。
【００２０】このうち、排他的オアゲート５０0〜５０3
は、それぞれ、入力値Ａ、Ｂにおける同位ビット同士の
加算だけでは、そのビットに対応する全加算器において
キャリーが不定となる場合を検出する意義を有する。ま
た、セレクタ７０は、アンドゲート７１、７３、反転ゲ
ート７２およびオアゲート７４からなり、このうち、ア
ンドゲート７１がアンドゲート６０の出力と入力キャリ
ーＣinとの論理積を求め、また、アンドゲート７３が反
転ゲート７２によるアンドゲート６０の反転出力とキャ
リーＣ３との論理積を求め、そして、オアゲート７４が
アンドゲート７１、７３による各出力の論理和を求める
構成となっている。したがって、かかる構成によるセレ
クタ７０は、アンドゲート６０の出力レベルが「１」で
あれば、出力キャリーＣoutとして最下位ビットの全加
算器１０0に供給される入力キャリーＣinを選択する一
方、アンドゲート６０の出力レベルが「０」であれば、
最上位ビットの全加算器１０3から出力されるキャリー
Ｃ３を選択することとなる。
は、それぞれ、入力値Ａ、Ｂにおける同位ビット同士の
加算だけでは、そのビットに対応する全加算器において
キャリーが不定となる場合を検出する意義を有する。ま
た、セレクタ７０は、アンドゲート７１、７３、反転ゲ
ート７２およびオアゲート７４からなり、このうち、ア
ンドゲート７１がアンドゲート６０の出力と入力キャリ
ーＣinとの論理積を求め、また、アンドゲート７３が反
転ゲート７２によるアンドゲート６０の反転出力とキャ
リーＣ３との論理積を求め、そして、オアゲート７４が
アンドゲート７１、７３による各出力の論理和を求める
構成となっている。したがって、かかる構成によるセレ
クタ７０は、アンドゲート６０の出力レベルが「１」で
あれば、出力キャリーＣoutとして最下位ビットの全加
算器１０0に供給される入力キャリーＣinを選択する一
方、アンドゲート６０の出力レベルが「０」であれば、
最上位ビットの全加算器１０3から出力されるキャリー
Ｃ３を選択することとなる。
【００２１】ここで、アンドゲート６０の出力が「１」
となる場合とは、排他的オアゲート５０0〜５０3による
各排他的論理和がいずれも「１」となる場合、すなわ
ち、入力値ＡあるいはＢの同位ビットにおいていずれか
一方だけが「１」となる状態が全ビットにて発生する場
合であり、詳細に言えば、入力値Ａ、Ｂ同士の加算だけ
ではキャリーが不定となって、出力キャリーＣoutが入
力キャリーＣinのみに依存して特定される場合である。
この場合、出力キャリーＣoutとして入力キャリーＣin
が選択されるので、キャリーの遅延がセレクタ７０にお
けるアンドゲート７１とオアゲート７４との２段だけで
済み、図３に示した構成において特定のビット状態とな
った場合に発生する不都合が解消されることとなる。
となる場合とは、排他的オアゲート５０0〜５０3による
各排他的論理和がいずれも「１」となる場合、すなわ
ち、入力値ＡあるいはＢの同位ビットにおいていずれか
一方だけが「１」となる状態が全ビットにて発生する場
合であり、詳細に言えば、入力値Ａ、Ｂ同士の加算だけ
ではキャリーが不定となって、出力キャリーＣoutが入
力キャリーＣinのみに依存して特定される場合である。
この場合、出力キャリーＣoutとして入力キャリーＣin
が選択されるので、キャリーの遅延がセレクタ７０にお
けるアンドゲート７１とオアゲート７４との２段だけで
済み、図３に示した構成において特定のビット状態とな
った場合に発生する不都合が解消されることとなる。
【００２２】また、アンドゲート６０の出力が「０」と
なる場合とは、排他的オアゲート５０0〜５０3による各
排他的論理和のうち少なくとも１つが「０」となる場
合、すなわち、入力値ＡあるいはＢの同位ビットが同値
となる状態が、少なくとも１つ以上のビットにて発生す
る場合である。この場合、出力キャリーＣoutとして、
全加算器１０3によるキャリーＣ３が選択されるが、あ
る入力ビットがともに「１」に遷移したのであれば、そ
のビットに対応する全加算器のキャリーが「１」に無条
件に遷移する一方、ある入力ビットが「０」に遷移した
のであれば、そのビットに対応する全加算器のキャリー
が無条件に「０」に遷移する結果、キャリーの伝搬は、
同値となったビットの上位ビットに対応する全加算器と
セレクタ７０とを介するのみとなる。したがって、セレ
クタ７０によってキャリーＣ３が選択されたとしても、
出力キャリーＣoutがすべての全加算器１０3〜１０0を
介して伝搬するという事態は、従来とは異なり発生しな
い。たとえば、アンドゲート６０の出力が「０」となる
場合のうち、入力ビットＡ１、Ｂ１が「１」に遷移する
場合を想定すると、全加算器１０1によるキャリーＣ１
がキャリ−Ｃin、Ｃ０とは無関係に「１」に遷移するか
ら、キャリーの伝搬は、入力ビットＡ１、Ｂ１の上位ビ
ットに対応する全加算器１０2、１０3とセレクタ７０と
を介することになる。入力ビットＡ１、Ｂ１が「０」に
遷移する場合も、キャリーＣ１が「０」に遷移するか
ら、同様である。
なる場合とは、排他的オアゲート５０0〜５０3による各
排他的論理和のうち少なくとも１つが「０」となる場
合、すなわち、入力値ＡあるいはＢの同位ビットが同値
となる状態が、少なくとも１つ以上のビットにて発生す
る場合である。この場合、出力キャリーＣoutとして、
全加算器１０3によるキャリーＣ３が選択されるが、あ
る入力ビットがともに「１」に遷移したのであれば、そ
のビットに対応する全加算器のキャリーが「１」に無条
件に遷移する一方、ある入力ビットが「０」に遷移した
のであれば、そのビットに対応する全加算器のキャリー
が無条件に「０」に遷移する結果、キャリーの伝搬は、
同値となったビットの上位ビットに対応する全加算器と
セレクタ７０とを介するのみとなる。したがって、セレ
クタ７０によってキャリーＣ３が選択されたとしても、
出力キャリーＣoutがすべての全加算器１０3〜１０0を
介して伝搬するという事態は、従来とは異なり発生しな
い。たとえば、アンドゲート６０の出力が「０」となる
場合のうち、入力ビットＡ１、Ｂ１が「１」に遷移する
場合を想定すると、全加算器１０1によるキャリーＣ１
がキャリ−Ｃin、Ｃ０とは無関係に「１」に遷移するか
ら、キャリーの伝搬は、入力ビットＡ１、Ｂ１の上位ビ
ットに対応する全加算器１０2、１０3とセレクタ７０と
を介することになる。入力ビットＡ１、Ｂ１が「０」に
遷移する場合も、キャリーＣ１が「０」に遷移するか
ら、同様である。
【００２３】一方、回路規模に着目すれば、ビット数に
応じた入力数を有するアンドゲート６０とビット数に相
当する排他的オアゲート５０0〜５０3とが必要となる
が、他には、セレクタ７０のみで済むため、上式を適用
したキャリー・ルック・アヘッドを用いた場合と比べ
て、回路規模を大幅に縮小することが可能となる。
応じた入力数を有するアンドゲート６０とビット数に相
当する排他的オアゲート５０0〜５０3とが必要となる
が、他には、セレクタ７０のみで済むため、上式を適用
したキャリー・ルック・アヘッドを用いた場合と比べ
て、回路規模を大幅に縮小することが可能となる。
【００２４】さて、上述した実施形態は、入力値Ａ、Ｂ
の加算値Ｓとその加算によるキャリーＣoutとを求める
ため、全加算器１０0〜１０3を用いたが、キャリーＣou
tのみが必要であれば、桁上げ算出回路をカスケード接
続する構成としても良い。なお、いうまでもなく全加算
器は桁上げ算出機能を含んでいる。さらに、実施形態は
４ビットとしたが、これに限定されないことはいうまで
もない。また、多数ビットを複数ビットのブロックに分
割して、そのうち１つのブロックを実施形態の並列加算
器で構成して、多数ビットの加算を実行するようにして
も良い。すなわち、実施形態にかかる並列加算回路その
ものをブロック化して、ビット数に応じて多段カスケー
ド接続する構成としても良い。
の加算値Ｓとその加算によるキャリーＣoutとを求める
ため、全加算器１０0〜１０3を用いたが、キャリーＣou
tのみが必要であれば、桁上げ算出回路をカスケード接
続する構成としても良い。なお、いうまでもなく全加算
器は桁上げ算出機能を含んでいる。さらに、実施形態は
４ビットとしたが、これに限定されないことはいうまで
もない。また、多数ビットを複数ビットのブロックに分
割して、そのうち１つのブロックを実施形態の並列加算
器で構成して、多数ビットの加算を実行するようにして
も良い。すなわち、実施形態にかかる並列加算回路その
ものをブロック化して、ビット数に応じて多段カスケー
ド接続する構成としても良い。
【００２５】
【発明の効果】以上説明したように本発明によれば、入
力値が特定のビット状態となった場合であっても、キャ
リーの伝搬遅延を防止するとともに、必要なゲート数の
発生を抑えて回路規模を縮小することが可能となる。
力値が特定のビット状態となった場合であっても、キャ
リーの伝搬遅延を防止するとともに、必要なゲート数の
発生を抑えて回路規模を縮小することが可能となる。
【図１】 本発明の実施形態にかかる並列加算器の構成
を示すブロック図である。
を示すブロック図である。
【図２】 一般的な並列加算器の構成を示すブロック図
である。
である。
【図３】 擬似的なキャリー・ルック・アヘッドを用い
た従来の並列加算器の構成を示すブロック図である。
た従来の並列加算器の構成を示すブロック図である。
１０0〜１０3……全加算器（桁上げ計算手段、加算手
段）、 ５０0〜５０3……排他的オアゲート（第１の検出手
段）、 ６０……アンドゲート（第２の検出手段）、 ７０……セレクタ（選択手段）
段）、 ５０0〜５０3……排他的オアゲート（第１の検出手
段）、 ６０……アンドゲート（第２の検出手段）、 ７０……セレクタ（選択手段）
Claims (4)
- 【請求項１】 下位からの桁上げ信号と入力値とを入力
して桁上げ信号を計算出力する桁上げ計算手段と、 桁上げが入力値同士の加算のみでは不定となるか否かを
検出する検出手段と、 前記検出手段による検出結果が肯定的であれば、前記下
位からの桁上げ信号を選択する一方、前記検出手段によ
る検出結果が否定的であれば、前記桁上げ計算手段によ
る桁上げ信号を選択する選択手段とを具備することを特
徴とする桁上げ先見回路。 - 【請求項２】 各桁に対応して設けられ、下位からの桁
上げ信号と入力値のうち対応する桁の値とを入力して桁
上げ信号を計算出力する１つ以上の桁上げ計算手段と、 各桁に対応して設けられ、桁上げが、対応する桁の値同
士の加算のみでは不定となるか否かを検出する１つ以上
の第１の検出手段と、 前記第１の検出手段による検出結果がすべて肯定的であ
るか否かを検出する第２の検出手段と、 前記第２の検出手段による検出結果が肯定的であれば、
最下位の桁上げ計算手段に入力される桁上げ信号を選択
する一方、前記第２の検出手段による検出結果が否定的
であれば、最上位の桁上げ計算手段から出力される桁上
げ信号を選択する選択手段とを具備することを特徴とす
る桁上げ先見回路。 - 【請求項３】 下位からの桁上げ信号と入力値とを入力
して、その加算結果とその加算における桁上げ信号とを
計算出力する加算手段と、 桁上げが入力値同士の加算のみでは不定となるか否かを
検出する検出手段と、 前記検出手段による検出結果が肯定的であれば、前記下
位からの桁上げ信号を選択する一方、前記検出手段によ
る検出結果が否定的であれば、前記桁上げ計算手段によ
る桁上げ信号を選択する選択手段とを具備することを特
徴とする並列加算器。 - 【請求項４】 各桁に対応して設けられ、下位からの桁
上げ信号と入力値のうち対応する桁の値とを入力して、
その加算結果とその加算における桁上げ信号とを計算出
力する１つ以上の桁上げ計算手段と、 各桁に対応して設けられ、桁上げが、対応する桁の値同
士の加算のみでは不定となるか否かを検出する１つ以上
の第１の検出手段と、 前記第２の検出手段による検出結果が肯定的であれば、
最下位の加算手段に入力される桁上げ信号を選択する一
方、前記第２の検出手段による検出結果が否定的であれ
ば、最上位の加算手段から出力される桁上げ信号を選択
する選択手段とを具備することを特徴とする並列加算
器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31251297A JPH11143684A (ja) | 1997-11-13 | 1997-11-13 | 桁上げ先見回路および並列加算器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31251297A JPH11143684A (ja) | 1997-11-13 | 1997-11-13 | 桁上げ先見回路および並列加算器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11143684A true JPH11143684A (ja) | 1999-05-28 |
Family
ID=18030121
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31251297A Pending JPH11143684A (ja) | 1997-11-13 | 1997-11-13 | 桁上げ先見回路および並列加算器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11143684A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8995500B2 (en) | 2012-07-19 | 2015-03-31 | Seiko Epson Corporation | Asynchronous correlation circuit, asynchronous full adder circuit, calculation device, correlation device, asynchronous maximum value N detection circuit, and satellite signal acquisition device |
| CN116414348A (zh) * | 2021-12-30 | 2023-07-11 | 新唐科技股份有限公司 | 超前进位加法器、安全加法器及执行超前进位加法的方法 |
-
1997
- 1997-11-13 JP JP31251297A patent/JPH11143684A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8995500B2 (en) | 2012-07-19 | 2015-03-31 | Seiko Epson Corporation | Asynchronous correlation circuit, asynchronous full adder circuit, calculation device, correlation device, asynchronous maximum value N detection circuit, and satellite signal acquisition device |
| CN116414348A (zh) * | 2021-12-30 | 2023-07-11 | 新唐科技股份有限公司 | 超前进位加法器、安全加法器及执行超前进位加法的方法 |
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