JPH11143765A - バーストサイクル制御方法及びメモリアクセス制御装置 - Google Patents
バーストサイクル制御方法及びメモリアクセス制御装置Info
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- JPH11143765A JPH11143765A JP31296197A JP31296197A JPH11143765A JP H11143765 A JPH11143765 A JP H11143765A JP 31296197 A JP31296197 A JP 31296197A JP 31296197 A JP31296197 A JP 31296197A JP H11143765 A JPH11143765 A JP H11143765A
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Abstract
(57)【要約】
【課題】 バーストサイクル制御方法及びメモリアクセ
ス制御装置に関し、バーストサイクル中にリードとライ
トとを混在させることを可能とする。 【解決手段】 バス２を介して接続されたプロセッサ
（ＣＰＵ）１とダイレクト・メモリ・アクセス・コント
ローラ（ＤＭＡＣ）３と、メモリコントローラ（ＭＣ）
とを備え、このメモリコントローラ４を介してデータの
リード，ライトを制御されるメモリ（ＭＥＭ）５有し、
バースト制御専用信号線７，８，９を介してバーストサ
イクル中のリード，ライトの順序を指定し、メモリコン
トローラ４は、バースト制御専用信号線を介して指定さ
れたリード，ライトの順序に従ったバーストサイクルを
実行する。
ス制御装置に関し、バーストサイクル中にリードとライ
トとを混在させることを可能とする。 【解決手段】 バス２を介して接続されたプロセッサ
（ＣＰＵ）１とダイレクト・メモリ・アクセス・コント
ローラ（ＤＭＡＣ）３と、メモリコントローラ（ＭＣ）
とを備え、このメモリコントローラ４を介してデータの
リード，ライトを制御されるメモリ（ＭＥＭ）５有し、
バースト制御専用信号線７，８，９を介してバーストサ
イクル中のリード，ライトの順序を指定し、メモリコン
トローラ４は、バースト制御専用信号線を介して指定さ
れたリード，ライトの順序に従ったバーストサイクルを
実行する。
Description
【０００１】
【発明の属する技術分野】本発明は、メモリに対して高
速アクセスを可能としたバーストサイクル制御方法及び
メモリアクセス制御装置に関する。プロセッサの動作速
度に比較してメモリのアクセス速度は遅いものであるか
ら、メモリアクセスを高速化する為に各種の手段が提案
されている。例えば、最初に指定したアドレスから所定
範囲の連続アドレスに対して順次メモリにアクセスし
て、データのリード又はライトの制御を行うバーストサ
イクルが知られている。このようなバーストサイクルを
更に有効利用することが要望されている。
速アクセスを可能としたバーストサイクル制御方法及び
メモリアクセス制御装置に関する。プロセッサの動作速
度に比較してメモリのアクセス速度は遅いものであるか
ら、メモリアクセスを高速化する為に各種の手段が提案
されている。例えば、最初に指定したアドレスから所定
範囲の連続アドレスに対して順次メモリにアクセスし
て、データのリード又はライトの制御を行うバーストサ
イクルが知られている。このようなバーストサイクルを
更に有効利用することが要望されている。
【０００２】
【従来の技術】図６は従来例のメモリアクセス制御装置
の説明図であり、５１はプロセッサ（ＣＵＰ）、５２は
バス、５３はダイレクト・メモリ・アクセス・コントロ
ーラ（以下ＤＭＡＣと略称する）、５４はメモリコント
ローラ（ＭＣ）、５５はメモリ（ＭＥＭ）を示す。プロ
セッサ５１とＤＭＡＣ５３とメモリコントローラ５４と
はバス５２を介して接続され、メモリコントローラ５４
によりメモリ５５に対するデータのリード，ライトを制
御することになる。
の説明図であり、５１はプロセッサ（ＣＵＰ）、５２は
バス、５３はダイレクト・メモリ・アクセス・コントロ
ーラ（以下ＤＭＡＣと略称する）、５４はメモリコント
ローラ（ＭＣ）、５５はメモリ（ＭＥＭ）を示す。プロ
セッサ５１とＤＭＡＣ５３とメモリコントローラ５４と
はバス５２を介して接続され、メモリコントローラ５４
によりメモリ５５に対するデータのリード，ライトを制
御することになる。
【０００３】プロセッサ５１からのメモリ５５に対する
アクセス時、又はＤＭＡＣ５３によるメモリ５５に対す
るアクセス時に、最初のアドレスとリード又はライトの
制御信号とをメモリコントローラ５４にバス５２を介し
て加えることにより、所定のアドレス空間（連続アドレ
ス領域）のデータのリード又はライトを連続して実行す
るバーストサイクルが知られている。
アクセス時、又はＤＭＡＣ５３によるメモリ５５に対す
るアクセス時に、最初のアドレスとリード又はライトの
制御信号とをメモリコントローラ５４にバス５２を介し
て加えることにより、所定のアドレス空間（連続アドレ
ス領域）のデータのリード又はライトを連続して実行す
るバーストサイクルが知られている。
【０００４】図７は従来例のバーストサイクルのタイム
チャートであり、ＣＬＫはクロック信号、ＡＤＳは
“１”（ハイレベル）によりアドレスバス上のアドレス
が有効であることを示すアドレスステータス信号、ＡＤ
Ｄは例えば３２ビット幅のアドレス信号、ＤＡＴは例え
ば３２ビット幅のデータ、Ｗ／Ｒはライト／リード制御
信号で、“１”（ハイレベル）はライト、“０”（ロー
レベル）はリードを示す。又ＲＤＹはバスサイクル終結
信号で、“０”の期間はデータバス上のデータが有効で
あることを示す。
チャートであり、ＣＬＫはクロック信号、ＡＤＳは
“１”（ハイレベル）によりアドレスバス上のアドレス
が有効であることを示すアドレスステータス信号、ＡＤ
Ｄは例えば３２ビット幅のアドレス信号、ＤＡＴは例え
ば３２ビット幅のデータ、Ｗ／Ｒはライト／リード制御
信号で、“１”（ハイレベル）はライト、“０”（ロー
レベル）はリードを示す。又ＲＤＹはバスサイクル終結
信号で、“０”の期間はデータバス上のデータが有効で
あることを示す。
【０００５】例えば、ライト／リード制御信号Ｗ／Ｒを
“０”、最初のアドレス信号をＸＸＸＸ ＸＸＸ４ｈ
（ｈは１６進を表す）とし、連続する１６アドレスに対
してアクセスしてデータをリードする場合、アドレスス
テータス信号ＡＤＳを“１”として、バーストサイクル
が開始され、最初のアドレス４ｈ（上位のＸＸＸＸ Ｘ
ＸＸを以下省略する）のデータリードが実行され、バス
アクセス終結信号ＲＤＹがバス上に送出されたデータが
有効であることを示す“０”となる。以下順次８ｈ，Ｃ
ｈ，０ｈのデータがリードされる。このバーストサイク
ルの終了により、バスサイクル終結信号ＲＤＹを“１”
とする。
“０”、最初のアドレス信号をＸＸＸＸ ＸＸＸ４ｈ
（ｈは１６進を表す）とし、連続する１６アドレスに対
してアクセスしてデータをリードする場合、アドレスス
テータス信号ＡＤＳを“１”として、バーストサイクル
が開始され、最初のアドレス４ｈ（上位のＸＸＸＸ Ｘ
ＸＸを以下省略する）のデータリードが実行され、バス
アクセス終結信号ＲＤＹがバス上に送出されたデータが
有効であることを示す“０”となる。以下順次８ｈ，Ｃ
ｈ，０ｈのデータがリードされる。このバーストサイク
ルの終了により、バスサイクル終結信号ＲＤＹを“１”
とする。
【０００６】次に、ライト／リード制御信号Ｗ／Ｒを
“１”、最初のアドレス信号を０ｈとして、アドレスス
テータス信号ＡＤＳを“１”、バスサイクル終結信号Ｒ
ＤＹを“０”とすると、メモリ５５にデータをライトす
るバーストサイクルが開始され、最初のアドレス０ｈか
ら連続したアドレス４ｈ，８ｈ，Ｃｈにデータをライト
することができる。
“１”、最初のアドレス信号を０ｈとして、アドレスス
テータス信号ＡＤＳを“１”、バスサイクル終結信号Ｒ
ＤＹを“０”とすると、メモリ５５にデータをライトす
るバーストサイクルが開始され、最初のアドレス０ｈか
ら連続したアドレス４ｈ，８ｈ，Ｃｈにデータをライト
することができる。
【０００７】
【発明が解決しようとする課題】バーストサイクルは、
リード又はライトを単一サイクルで行う場合に比較し
て、順次歩進するアドレス信号をアドレスバスに送出す
る必要がないことから、メモリアクセスの高速化を図る
ことができる。しかし、データ伝送等に於いて、連続ア
ドレスの一部にリードとライトとの制御を混在させて順
次実行する必要が生じる場合がある。例えば、メモリの
アドレス０ｈ，４ｈ，８ｈの連続するアドレスのデータ
をリードし、アドレスＣｈにデータをライトする必要が
生じた場合、リード及びライトをそれぞれ単一サイクル
で実行するから、或いは、バーストサイクルによりアド
レス０ｈ，４ｈ，８ｈ，Ｃｈのデータをリードし、最後
のアドレスＣｈのデータを無視して、ライトのみアドレ
スＣｈに対して単一サイクルで実行することが考えられ
る。
リード又はライトを単一サイクルで行う場合に比較し
て、順次歩進するアドレス信号をアドレスバスに送出す
る必要がないことから、メモリアクセスの高速化を図る
ことができる。しかし、データ伝送等に於いて、連続ア
ドレスの一部にリードとライトとの制御を混在させて順
次実行する必要が生じる場合がある。例えば、メモリの
アドレス０ｈ，４ｈ，８ｈの連続するアドレスのデータ
をリードし、アドレスＣｈにデータをライトする必要が
生じた場合、リード及びライトをそれぞれ単一サイクル
で実行するから、或いは、バーストサイクルによりアド
レス０ｈ，４ｈ，８ｈ，Ｃｈのデータをリードし、最後
のアドレスＣｈのデータを無視して、ライトのみアドレ
スＣｈに対して単一サイクルで実行することが考えられ
る。
【０００８】この場合、バーストサイクルによるデータ
リードの後、単一サイクルでライトすることによる同一
アドレスに対する重複アクセスが生じることから、高速
アクセスの点で不利となる。反対に、連続アドレスの一
部にデータをライトした後、残りのアドレスのデータを
リードする場合、データが上書きされることから、ライ
トを先に行うバーストサイクルは使用することができな
いことになる。本発明は、簡単な制御及び構成によっ
て、バーストサイクル中にリードとライトとを混在可能
として、高速アクセスを行うことを目的とする。
リードの後、単一サイクルでライトすることによる同一
アドレスに対する重複アクセスが生じることから、高速
アクセスの点で不利となる。反対に、連続アドレスの一
部にデータをライトした後、残りのアドレスのデータを
リードする場合、データが上書きされることから、ライ
トを先に行うバーストサイクルは使用することができな
いことになる。本発明は、簡単な制御及び構成によっ
て、バーストサイクル中にリードとライトとを混在可能
として、高速アクセスを行うことを目的とする。
【０００９】
【課題を解決するための手段】本発明のバーストサイク
ル制御方法は、（１）メモリ５と、このメモリ５に対す
るアクセスを制御するメモリコントローラ４とを有し、
このメモリコントローラ４によりメモリ５に対するバー
スト制御を行うバーストサイクル制御方法であって、バ
ースト制御専用信号線７，８，９を介して、メモリコン
トローラ４にバーストサイクル中のリード，ライトの制
御の順序を指定し、メモリコントローラ４は、メモリ５
に対するバーストサイクル中に、指定された順序でリー
ド，ライトの制御を行う過程を含むものである。
ル制御方法は、（１）メモリ５と、このメモリ５に対す
るアクセスを制御するメモリコントローラ４とを有し、
このメモリコントローラ４によりメモリ５に対するバー
スト制御を行うバーストサイクル制御方法であって、バ
ースト制御専用信号線７，８，９を介して、メモリコン
トローラ４にバーストサイクル中のリード，ライトの制
御の順序を指定し、メモリコントローラ４は、メモリ５
に対するバーストサイクル中に、指定された順序でリー
ド，ライトの制御を行う過程を含むものである。
【００１０】又（２）メモリコントローラ４に、バース
トサイクル中に指定した順序でリード，ライトを実行す
ることを指示した時のみ、バースト制御専用信号線９に
より指定した順序でバーストサイクル中のリード，ライ
トを実行する過程を含むことができる。
トサイクル中に指定した順序でリード，ライトを実行す
ることを指示した時のみ、バースト制御専用信号線９に
より指定した順序でバーストサイクル中のリード，ライ
トを実行する過程を含むことができる。
【００１１】又本発明のメモリアクセス制御装置は、
（３）メモリ５に対するアクセス制御を行うメモリコン
トローラ４と、プロセッサ１と、ダイレクト・メモリ・
アクセス・コントローラ３とをバス２を介して接続した
メモリアクセス制御装置であって、メモリコントローラ
４は、バースト制御専用信号線９を介して指定されたバ
ーストサイクル中のリード，ライトの順序に従って、メ
モリ５に対するアクセスを行う構成を備えている。
（３）メモリ５に対するアクセス制御を行うメモリコン
トローラ４と、プロセッサ１と、ダイレクト・メモリ・
アクセス・コントローラ３とをバス２を介して接続した
メモリアクセス制御装置であって、メモリコントローラ
４は、バースト制御専用信号線９を介して指定されたバ
ーストサイクル中のリード，ライトの順序に従って、メ
モリ５に対するアクセスを行う構成を備えている。
【００１２】又（４）バースト制御専用信号線を、メモ
リコントローラ４と、プロセッサ１及びダイレクト・メ
モリ・アクセス・コントローラ３との間に設けることが
できる。
リコントローラ４と、プロセッサ１及びダイレクト・メ
モリ・アクセス・コントローラ３との間に設けることが
できる。
【００１３】又（５）バースト制御専用信号線を、メモ
リコントローラ４とダイレクト・メモリ・アクセス・コ
ントローラ３との間に接続し、且つバースト制御専用信
号線により指定された順序のリード，ライトをバースト
サイクル中に実行するか否かを指定する制御線を、メモ
リコントローラとダイレクト・メモリ・アクセス・コン
トローラとの間に設けることができる。
リコントローラ４とダイレクト・メモリ・アクセス・コ
ントローラ３との間に接続し、且つバースト制御専用信
号線により指定された順序のリード，ライトをバースト
サイクル中に実行するか否かを指定する制御線を、メモ
リコントローラとダイレクト・メモリ・アクセス・コン
トローラとの間に設けることができる。
【００１４】
【発明の実施の形態】図１は本発明の第１の実施の形態
の説明図であり、１はプロセッサ（ＣＰＵ）、２はバ
ス、３はダイレクト・メモリ・アクセス・コントローラ
（以下ＤＭＡＣと略称する）、４はメモリコントローラ
（ＭＣ）、５はメモリ（ＭＥＭ）、６はデータ伝送回線
等と接続する外部インタフェース部（ＩＦ）、７，８，
９はバースト制御専用信号線、１１，１２，１３はイン
タフェース部、１４は制御処理部である。
の説明図であり、１はプロセッサ（ＣＰＵ）、２はバ
ス、３はダイレクト・メモリ・アクセス・コントローラ
（以下ＤＭＡＣと略称する）、４はメモリコントローラ
（ＭＣ）、５はメモリ（ＭＥＭ）、６はデータ伝送回線
等と接続する外部インタフェース部（ＩＦ）、７，８，
９はバースト制御専用信号線、１１，１２，１３はイン
タフェース部、１４は制御処理部である。
【００１５】バス２は、アドレスバスとデータバスと制
御バスと共に、バースト制御専用信号線７，８，９を接
続した構成とすることができる。又ＤＭＡＣ３は、イン
タフェース部１１，１２，１３と制御処理部１４とを含
み、プロセッサ１からの制御に従って、制御処理部１４
により外部インタフェース部６を介した入力されたデー
タをメモリ５にバス２を介してライトし、又はメモリ５
のデータをリードして、外部インタフェース部６を介し
てデータ伝送回線等に送出するものである。
御バスと共に、バースト制御専用信号線７，８，９を接
続した構成とすることができる。又ＤＭＡＣ３は、イン
タフェース部１１，１２，１３と制御処理部１４とを含
み、プロセッサ１からの制御に従って、制御処理部１４
により外部インタフェース部６を介した入力されたデー
タをメモリ５にバス２を介してライトし、又はメモリ５
のデータをリードして、外部インタフェース部６を介し
てデータ伝送回線等に送出するものである。
【００１６】又プロセッサ１からのバースト制御専用信
号線７又はＤＭＡＣ３からのバースト制御専用信号線８
を介して、メモリコントローラ４のバースト制御専用信
号線９にバーストサイクル中のリード又はライトの順序
を指定するものである。このメモリコントローラ４は、
例えば、図２に示す構成を有するもので、２１はデータ
変換部、２２はアドレス変換部、２３は制御信号作成
部、２４はインタフェース部である。
号線７又はＤＭＡＣ３からのバースト制御専用信号線８
を介して、メモリコントローラ４のバースト制御専用信
号線９にバーストサイクル中のリード又はライトの順序
を指定するものである。このメモリコントローラ４は、
例えば、図２に示す構成を有するもので、２１はデータ
変換部、２２はアドレス変換部、２３は制御信号作成
部、２４はインタフェース部である。
【００１７】又ＣＬＫはクロック信号、ＢＣ１〜ＢＣ４
はバースト制御専用信号線によるリード又はライトの順
序を示す制御信号である。又ＡＤＤはアドレス信号、Ｗ
／Ｒはライト／リード制御信号、ＡＤＳはアドレスステ
ータス信号で、アドレスバスにより転送される。又ＤＡ
Ｔはデータ、ＲＤＹはバスサイクル終結信号で、データ
バスにより転送される。
はバースト制御専用信号線によるリード又はライトの順
序を示す制御信号である。又ＡＤＤはアドレス信号、Ｗ
／Ｒはライト／リード制御信号、ＡＤＳはアドレスステ
ータス信号で、アドレスバスにより転送される。又ＤＡ
Ｔはデータ、ＲＤＹはバスサイクル終結信号で、データ
バスにより転送される。
【００１８】図３は本発明の第１の実施の形態のタイム
チャートであり、ＣＬＫはクロック信号、ＡＤＳは
“１”（ハイレベル）によりアドレスバス上のアドレス
が有効であることを示すアドレスステータス信号、ＡＤ
Ｄはアドレス信号、ＤＡＴはデータ、Ｗ／Ｒはライト／
リード制御信号で、“１”（ハイレベル）はライト、
“０”（ローレベル）はリードを示す。又ＲＤＹはバス
サイクル終結信号で、“０”の期間はデータバス上のデ
ータが有効であることを示す。又ＢＣ１〜ＢＣ４はバー
スト制御専用信号線によるリード又はライトの順序を示
す制御信号で、“１”はライトＷ、“０”はリードＲを
示す。
チャートであり、ＣＬＫはクロック信号、ＡＤＳは
“１”（ハイレベル）によりアドレスバス上のアドレス
が有効であることを示すアドレスステータス信号、ＡＤ
Ｄはアドレス信号、ＤＡＴはデータ、Ｗ／Ｒはライト／
リード制御信号で、“１”（ハイレベル）はライト、
“０”（ローレベル）はリードを示す。又ＲＤＹはバス
サイクル終結信号で、“０”の期間はデータバス上のデ
ータが有効であることを示す。又ＢＣ１〜ＢＣ４はバー
スト制御専用信号線によるリード又はライトの順序を示
す制御信号で、“１”はライトＷ、“０”はリードＲを
示す。
【００１９】メモリコントローラ４に、バースト制御専
用信号線９を介して制御信号ＢＣ１〜ＢＣ４が、図３に
示すように、“０”，“０”，“１”，“１”として入
力されると、バーストサイクルに於いてリードＲ，リー
ドＲ，ライトＷ，ライトＷの順序でメモリアクセスを行
うことを示すことになる。即ち、メモリコントローラ４
の制御信号作成部２３は、バースト制御専用信号線９に
よる制御信号ＢＣ１〜ＢＣ４に従ったアクセス順序で、
リード制御信号，リード制御信号，ライト制御信号，ラ
イト制御信号を、順次メモリ５に入力することになる。
用信号線９を介して制御信号ＢＣ１〜ＢＣ４が、図３に
示すように、“０”，“０”，“１”，“１”として入
力されると、バーストサイクルに於いてリードＲ，リー
ドＲ，ライトＷ，ライトＷの順序でメモリアクセスを行
うことを示すことになる。即ち、メモリコントローラ４
の制御信号作成部２３は、バースト制御専用信号線９に
よる制御信号ＢＣ１〜ＢＣ４に従ったアクセス順序で、
リード制御信号，リード制御信号，ライト制御信号，ラ
イト制御信号を、順次メモリ５に入力することになる。
【００２０】又アドレスステータス信号ＡＤＳを“１”
とし、最初のアドレスＸＸＸＸ ＸＸＸ４ｈとして入力
されると、メモリコントローラ４のアドレス変換部２２
は、アドレス４ｈ（以下上位のＸＸＸＸ ＸＸＸを省略
する）に従ったアクセスアドレスをメモリ５に、又制御
信号作成部２３は、制御信号ＢＣ１に従ったリード制御
信号をメモリ５に加えることになり、バーストサイクル
が開始され、アドレス４ｈからデータがリードされてデ
ータ変換部２１に加えられ、リードデータのエラーチェ
ック等を行ってインタフェース部２４を介して、データ
ＤＡＴと、データが有効であることを示す“０”のバス
サイクル終結信号ＲＤＹとを出力する。この場合、ライ
ト／リード制御信号Ｗ／Ｒは不定として図示されている
ように無視される。
とし、最初のアドレスＸＸＸＸ ＸＸＸ４ｈとして入力
されると、メモリコントローラ４のアドレス変換部２２
は、アドレス４ｈ（以下上位のＸＸＸＸ ＸＸＸを省略
する）に従ったアクセスアドレスをメモリ５に、又制御
信号作成部２３は、制御信号ＢＣ１に従ったリード制御
信号をメモリ５に加えることになり、バーストサイクル
が開始され、アドレス４ｈからデータがリードされてデ
ータ変換部２１に加えられ、リードデータのエラーチェ
ック等を行ってインタフェース部２４を介して、データ
ＤＡＴと、データが有効であることを示す“０”のバス
サイクル終結信号ＲＤＹとを出力する。この場合、ライ
ト／リード制御信号Ｗ／Ｒは不定として図示されている
ように無視される。
【００２１】次に、アドレス変換部２２により、バース
トサイクルに於ける所定アドレス範囲内に於いて最初の
アドレス４ｈから順次アクセスアドレスを歩進し、制御
信号作成部２３からの制御信号に従って、アドレス８ｈ
のデータリード、アドレスＣｈのデータライト、アドレ
ス０ｈのデータライトの制御を行うことになる。即ち、
バーストサイクル中にリード，ライトを混在して実行す
ることができる。
トサイクルに於ける所定アドレス範囲内に於いて最初の
アドレス４ｈから順次アクセスアドレスを歩進し、制御
信号作成部２３からの制御信号に従って、アドレス８ｈ
のデータリード、アドレスＣｈのデータライト、アドレ
ス０ｈのデータライトの制御を行うことになる。即ち、
バーストサイクル中にリード，ライトを混在して実行す
ることができる。
【００２２】次に、前述の場合と同様に、バースト制御
専用信号線９による制御信号ＢＣ１〜ＢＣ４を、
“１”，“０”，“０”，“１”とし、最初のアドレス
を０ｈとすると、アドレス０ｈのデータライト、アドレ
ス４ｈのデータリード、アドレス８ｈのデータリード、
アドレスＣｈのデータライトを実行することができる。
専用信号線９による制御信号ＢＣ１〜ＢＣ４を、
“１”，“０”，“０”，“１”とし、最初のアドレス
を０ｈとすると、アドレス０ｈのデータライト、アドレ
ス４ｈのデータリード、アドレス８ｈのデータリード、
アドレスＣｈのデータライトを実行することができる。
【００２３】図４は本発明の第２の実施の形態の説明図
であり、図１と同一符号は同一部分を示し、３１はバー
スト制御専用信号線、３２は制御線を示す。この実施の
形態は、ＤＭＡＣ３とメモリコントローラ（ＭＣ）４と
の間に、バス２を介することなく、バースト制御専用信
号線３１は制御線３２とを設けた場合であり、制御線３
２によって、バースト制御専用信号線３１により指定さ
れたリード，ライトの順序のバーストサイクルを実行す
るか、又は通常のバーストサイクルを実行するかを指示
するものである。
であり、図１と同一符号は同一部分を示し、３１はバー
スト制御専用信号線、３２は制御線を示す。この実施の
形態は、ＤＭＡＣ３とメモリコントローラ（ＭＣ）４と
の間に、バス２を介することなく、バースト制御専用信
号線３１は制御線３２とを設けた場合であり、制御線３
２によって、バースト制御専用信号線３１により指定さ
れたリード，ライトの順序のバーストサイクルを実行す
るか、又は通常のバーストサイクルを実行するかを指示
するものである。
【００２４】図５は本発明の第２の実施の形態のタイム
チャートであり、図３のタイムチャートと同一符号は同
一の信号名であり、ＣＴは制御線３２による制御信号を
示し、制御信号ＣＴが“１”の時に、ａの鎖線内のよう
に、バースト制御専用信号線３１による制御信号ＢＣ１
〜ＢＣ４に従った順序でリード，ライトを実行し、又
“０”の時は、制御信号ＢＣ１〜ＢＣ４を無視し、ｂの
鎖線内のように、ライト／リード制御信号Ｗ／Ｒに従っ
たライト又はリードのバーストサイクルを実行するもの
である。
チャートであり、図３のタイムチャートと同一符号は同
一の信号名であり、ＣＴは制御線３２による制御信号を
示し、制御信号ＣＴが“１”の時に、ａの鎖線内のよう
に、バースト制御専用信号線３１による制御信号ＢＣ１
〜ＢＣ４に従った順序でリード，ライトを実行し、又
“０”の時は、制御信号ＢＣ１〜ＢＣ４を無視し、ｂの
鎖線内のように、ライト／リード制御信号Ｗ／Ｒに従っ
たライト又はリードのバーストサイクルを実行するもの
である。
【００２５】例えば、アドレスステータス信号ＡＤＳを
“１”とし、最初のアドレス４ｈを与え、バースト制御
専用信号線３１による制御信号ＢＣ１〜ＢＣ４を“０”
（Ｒ）、“０”（Ｒ）、“１”（Ｗ），“１”（Ｗ）と
し、制御線３２による制御信号ＣＴを“１”とすると、
最初のアドレス４ｈのデータリード、次にアドレス８ｈ
のデータリード、次にアドレスＣｈのデータライト、次
にアドレス０ｈのデータライトとバーストサイクルが実
行される。
“１”とし、最初のアドレス４ｈを与え、バースト制御
専用信号線３１による制御信号ＢＣ１〜ＢＣ４を“０”
（Ｒ）、“０”（Ｒ）、“１”（Ｗ），“１”（Ｗ）と
し、制御線３２による制御信号ＣＴを“１”とすると、
最初のアドレス４ｈのデータリード、次にアドレス８ｈ
のデータリード、次にアドレスＣｈのデータライト、次
にアドレス０ｈのデータライトとバーストサイクルが実
行される。
【００２６】又アドレスステータス信号ＡＤＳを“１”
とし、最初のアドレス０ｈを与え、ライト／リード制御
信号Ｗ／Ｒを“０”（Ｒ）とし、制御信号ＣＴを“０”
とすると、ライト／リード制御信号Ｗ／Ｒによってリー
ドが指示されていることにより、最初のアドレス０ｈの
データリードが行われた後、順次アドレス４ｈ，８ｈＣ
ｈのデータリードが行われる。即ち、通常のバーストサ
イクルが実行される。即ち、制御信号ＣＴによって、バ
ーストサイクルのライト／リード制御信号Ｗ／Ｒを有効
とするか無効とするかを指示することができる。
とし、最初のアドレス０ｈを与え、ライト／リード制御
信号Ｗ／Ｒを“０”（Ｒ）とし、制御信号ＣＴを“０”
とすると、ライト／リード制御信号Ｗ／Ｒによってリー
ドが指示されていることにより、最初のアドレス０ｈの
データリードが行われた後、順次アドレス４ｈ，８ｈＣ
ｈのデータリードが行われる。即ち、通常のバーストサ
イクルが実行される。即ち、制御信号ＣＴによって、バ
ーストサイクルのライト／リード制御信号Ｗ／Ｒを有効
とするか無効とするかを指示することができる。
【００２７】本発明は、前述の各実施の形態のみに限定
されるものではなく、種々付加変更することが可能であ
り、例えば、ＤＭＡＣ３を外部インタフェース部６対応
に複数設けてバス２に接続した構成に於いても、前述の
実施の形態に於けるバーストサイクルを実行させること
ができる。
されるものではなく、種々付加変更することが可能であ
り、例えば、ＤＭＡＣ３を外部インタフェース部６対応
に複数設けてバス２に接続した構成に於いても、前述の
実施の形態に於けるバーストサイクルを実行させること
ができる。
【００２８】
【発明の効果】以上説明したように、本発明は、メモリ
５とメモリコントローラ４とを有し、プロセッサ１又は
ＤＭＡＣ３により、メモリ５に対するバースト制御を行
う時に、バースト制御専用信号線７，８，９を介してメ
モリコントローラ４に、バーストサイクル中のリード，
ライトの順序を指定することにより、バーストサイクル
中に、指定された順序でリード，ライトの制御を行うも
のであり、従って、連続アドレス中に、データのリード
とライトとが混在する制御が発生した時に、その連続ア
ドレスに対するリードとライトとの順序に従ってバース
ト制御専用信号線を介して指定して、バーストサイクル
を実行することにより、所望のデータのリードとライト
とを実行することができるから、高速アクセスが可能と
なる利点がある。
５とメモリコントローラ４とを有し、プロセッサ１又は
ＤＭＡＣ３により、メモリ５に対するバースト制御を行
う時に、バースト制御専用信号線７，８，９を介してメ
モリコントローラ４に、バーストサイクル中のリード，
ライトの順序を指定することにより、バーストサイクル
中に、指定された順序でリード，ライトの制御を行うも
のであり、従って、連続アドレス中に、データのリード
とライトとが混在する制御が発生した時に、その連続ア
ドレスに対するリードとライトとの順序に従ってバース
ト制御専用信号線を介して指定して、バーストサイクル
を実行することにより、所望のデータのリードとライト
とを実行することができるから、高速アクセスが可能と
なる利点がある。
【図１】本発明の第１の実施の形態の説明図である。
【図２】メモリコントローラの説明図である。
【図３】本発明の第１の実施の形態のタイムチャートで
ある。
ある。
【図４】本発明の第２の実施の形態の説明図である。
【図５】本発明の第２の実施の形態のタイムチャートで
ある。
ある。
【図６】従来例のメモリアクセス制御装置の説明図であ
る。
る。
【図７】従来例のバーストサイクルのタイムチャートで
ある。
ある。
１ プロセッサ（ＣＰＵ） ２ バス ３ ダイレクト・メモリ・アクセス・コントローラ ４ メモリコントローラ（ＭＣ） ５ メモリ（ＭＥＭ） ６ 外部インタフェース部（ＩＦ） ７，８，９ バースト制御専用信号線
───────────────────────────────────────────────────── フロントページの続き (72)発明者 岩佐 英敏 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 加藤 美治 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内
Claims (5)
- 【請求項１】 メモリと該メモリに対するアクセスを制
御するメモリコントローラとを有し、該メモリコントロ
ーラにより前記メモリに対するバースト制御を行うバー
ストサイクル制御方法に於いて、 バースト制御専用信号線を介して前記メモリコントロー
ラにバーストサイクル中のリード，ライトの制御の順序
を指定し、該メモリコントローラは、前記メモリに対す
るバーストサイクル中に、指定された順序でリード，ラ
イトの制御を行う過程を含むことを特徴とするバースト
サイクル制御方法。 - 【請求項２】 前記メモリコントローラに、バーストサ
イクル中に指定した順序でリード，ライトを実行するこ
とを指示した時のみ、前記バースト制御専用信号線によ
り指定した順序でバーストサイクル中のリード，ライト
を実行する過程を含むことを特徴とする請求項１記載の
バーストサイクル制御方法。 - 【請求項３】 メモリに対するアクセス制御を行うメモ
リコントローラと、プロセッサと、ダイレクト・メモリ
・アクセス・コントローラとをバスを介して接続したメ
モリアクセス制御装置に於いて、 前記メモリコントローラは、バースト制御専用信号線を
介して指定されたバーストサイクル中のリード，ライト
の順序に従って前記メモリに対するアクセスを行う構成
を備えたことを特徴とするメモリアクセス制御装置。 - 【請求項４】 前記バースト制御専用信号線を、前記メ
モリコントローラと、前記プロセッサ及び前記ダイレク
ト・メモリ・アクセス・コントローラとの間に設けたこ
とを特徴とする請求項３記載のメモリアクセス制御装
置。 - 【請求項５】 前記バースト制御専用信号線を、前記メ
モリコントローラと前記ダイレクト・メモリ・アクセス
・コントローラとの間に接続し、且つ該バースト制御専
用信号線により指定された順序のリード，ライトをバー
ストサイクル中に実行するか否かを指定する制御線を、
前記メモリコントローラと前記ダイレクト・メモリ・ア
クセス・コントローラとの間に設けたことを特徴とする
請求項３記載のメモリアクセス制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31296197A JPH11143765A (ja) | 1997-11-14 | 1997-11-14 | バーストサイクル制御方法及びメモリアクセス制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31296197A JPH11143765A (ja) | 1997-11-14 | 1997-11-14 | バーストサイクル制御方法及びメモリアクセス制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11143765A true JPH11143765A (ja) | 1999-05-28 |
Family
ID=18035578
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31296197A Withdrawn JPH11143765A (ja) | 1997-11-14 | 1997-11-14 | バーストサイクル制御方法及びメモリアクセス制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11143765A (ja) |
-
1997
- 1997-11-14 JP JP31296197A patent/JPH11143765A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050201 |