JPS6345662A

JPS6345662A - バス制御方式

Info

Publication number: JPS6345662A
Application number: JP18843386A
Authority: JP
Inventors: Sunao Hirata; 直平田; Tomoharu Maehara; 前原　友春
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1986-08-13
Filing date: 1986-08-13
Publication date: 1988-02-26

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、バス制御方式に関し、特に、応答速度の異な
る複数個の記憶装置を接続したシステムにおいて、アク
セス速度の高速化を可能とするバス制御方式に関する。

〔従来技術〕

近年は、３２ビツトマイコンも出現しており、このよう
なマイクロプロセッサ・システム等においては、処理時
間の高速化が要求されているが、記憶装置については、
応答速度が様々であるため、同一バス上に速度の異なる
複数の記憶装置を接続することが多い。このため、従来
のバス制御方式では、システム内の記憶装置側にアクセ
スした場合、その記憶装置は、応答可能となると、プロ
セッサ側に準備完了を示す信号をバスを介して伝えてい
た。

例えば、′″広済堂産報出版、ザ８０８６ブノク。

第４０８ページ〜第４１３ページ″に記載されている方
法では、中央処理装置（以下ＣＰＵと略す）のバス帯域
幅で情報を伝送できないメモリと■／○素子を適応させ
、また、マルチマイクロプロセッサ・システムでＣＰＵ
のシステム・バスに対するアクセスをウエートさせるた
めに、メモリは。

ＣＰＵに対してＲｅａｄｙ信号を使用している。

しかし、このように、記憶装置側において応答の可否を
ＣＰＵ側に伝える方法では、応答速度の速い記憶装置に
おいても、応答準備の完了を知らせるための通知時間分
、処理時間が長くなる。

〔発明が解決しようとする問題点〕

従来技術においては、このように、応答速度の異なる記
憶装置を接続した場合は、高速応答が可能な記憶装置で
も、応答準備の完了を伝えるための通知時間分だけ、処
理時間が長くなるという問題があった。

本発明の目的は、このような問題点を改善し、ＣＰＵは
、記憶装置からの応答可能の伝達を待つことなく動作し
、処理時間を高速化することが可能なバス制御方式を提
供することにある。

Ｃ問題を解決するための手段〕上記目的を達成するため、本発明のバス制御方式は、Ｃ
ＰＵ、および応答速度が異なる複数の記憶装置からなり
、かつこれらの装置間を接続するバスを介し、て応答を
行うバス制御システムにおいて、上記複数の記憶装置の
応答速度を記憶する手段（応答速度記憶部）、および、
該記憶手段から該応答速度を得て、該応答速度に従い、
上記バスの専有時間を制御する手段を有し、該制御手段
は、該応答速度記憶部から該記憶装置の応答速度を得て
、該応答速度に基く応答時間のみ、該バスを専有するこ
とに特徴がある。

〔作用〕

本発明においては、応答速度記憶部がプロセッサ側にあ
り、そのプロセッサに接続される各記憶装置の応答速度
を記憶し、そのプロセッサが記憶装置にアクセスすると
、アクセスと同時、あるいは、先行制御をするプロセッ
サであれば、アクセス以前に、対象となる記憶装置の応
答速度を読み出してＲｅａｄｙ発生部に伝える。Ｒｅａ
ｄｙ発生部は、その応答速度に対応したＲｅａｄｙ信号
を発生させてＣＰＵに送るため、ＣＰＵは、その記憶装
置の準備完了の通知時間からの遅れを無くしてアクセス
することができる。

〔実施例〕

以下、本発明の一実施例を図面により説明する。

第１図は、本発明の一実施例におけるバス制御システム
の構成図である。

本実施例のバス制御システムは、プロセッサ部６、およ
び応答速度の異なるメモリ八８〜メモリＣＩＯからなり
、これらは外部バス１により接続される。また、プロセ
ッサ部６は、ＣＰＵ３゜Ｒｅａｄｙ発生部４発生土４度
記憶部５．およびバッファ回路７を備え、それらは内部
バス２によって接続される。

ＣＰＵ３は、メモリ八８〜メモリＣＩＯの中から、所望
するメモリを選択するため、そのメモリのメモリアドレ
スを、内部バス２から外部バス１へ出力し、そのメモリ
アドレスに従って、　Ｒｅａｄｙ発生部４発生土４るＲ
、ｅａｄｙ信号を受けると、この信号に従って、そのメ
モリの応答準備完了時にアクセスを開始する。

応答速度記憶部５は、リード／ライト可能なメモリであ
り、メモリ八８〜メモリＣ１０のそれぞれの応答速度を
、電源投入時等に予め記憶している。

Ｒｅａｄｙ発生部４発生土４速度記憶部５から伝えられ
た応答速度に従い、該応答速度に対応したＲｅａｄｙ信
号を発生させる。

第２図は５本発明におけるバス制御システムの動作フロ
ーチャートである（第１図参照）。

ＣＰＵ３は、所望するメモリのメモリアドレスを出力す
る（２００）。このメモリアドレスは、内部バスを介し
て応答速度記憶部５に伝えられ、同時に、外部バス１を
介して接続されるメモリ八８〜メモリＣＩＯに伝えられ
る。例えば、所望するメモリがメモリＡ８である場合は
、メモリＡ８を選択する。

応答速度記憶部５は、内部バス２を介して伝えられたメ
モリアドレスから対応するメモリＡ８の応答速度を選択
し、Ｒｅａｄｙ発生部４発生土４（２０１）。また、メ
モリ八８は、外部バス１を介して、そのメモリアドレス
を受けると、応答準備を行う（２０４）。

Ｒｅａｄｙ発生部４発生土４メモリＡ８の応答速度に従
い、ＣＰＵ３に対して、Ｒｅａｄｙ信号を発生させ、メ
モリＡ８がアクセス可能であることを知らせる（２０２
）。

ＣＰＵ３は、このＲｅａｄｙ信号を受けると、外部バス
１を専有して、所望のメモリＡ８にアクセスする（２０
３）。

こうして、ＣＰＵ３がメモリＡ８に対するアクセスを行
う時には、メモリＡ８も応答準備を完了しく２０５）、
応答準備完了と同時に、外部バス１゜およびバッファ回
路７を介して応答を開始する（２０６）。

このように、アクセス対象となるメモリＡ８〜メモリＣ
１Ｏの応答速度の選択・伝達、およびＲｅａｄｙ信号の
出力は、プロセッサ６の内部で行われるため、外部バス
１の伝達速度の影響を受けずに、高速に処理することが
できる。また、ＣＰＵ３は、メモリＡ８〜メモリＣＩＯ
からの準備完了を示す通知時間を考慮することなく動作
できる。

〔発明の効果〕

本発明によれば、ＣＰＵは、異なる応答速度を有する複
数の記憶装置に対して、記憶装置からの応答準備完了の
通知時間を考慮せずに動作することができるため、マイ
クロプロセッサ等における処理時間を、より高速化する
ことが可能となる。

【図面の簡単な説明】

第１図は本発明の一実施例におけるバス制御システムの
構成図、第２図は本発明におけるバス制御システムの動
作フローチャートである。１：外部バス、２：内部バス、３：中央処理装置（ＣＰ
　Ｕ）、　４　：　Ｒｅａｄｙ発生部、５：応答速度記
憶部、６：プロセツサ部、７：バツフア回路、８〜１０
：メモリＡ〜メモリＣ０第　　　　　１　　　　　図第　　　　　２　　　　　図バス制御システム

Claims

【特許請求の範囲】

１、中央処理装置、および、応答速度が異なる複数の記
憶装置を備え、これらの装置を接続するバスを介して応
答を行うバス制御システムにおいて、上記複数の記憶装
置の応答速度を記憶する手段、および、該記憶手段から
該応答速度を得て、該応答速度に従い、上記バスの専有
時間を制御する手段を有し、該制御手段は、該記憶手段
から該記憶装置の応答速度を得て、該応答速度に基く応
答時間のみ該バスを専有することを特徴とするバス制御
方式。