JPH11143776A

JPH11143776A - 情報処理装置

Info

Publication number: JPH11143776A
Application number: JP9307077A
Authority: JP
Inventors: Ryoichi Sato; 亮一佐藤
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1997-11-10
Filing date: 1997-11-10
Publication date: 1999-05-28

Abstract

(57)【要約】【課題】上位メモリ，及び下位メモリよりなる階層化
メモリの制御を合理化し、上位メモリによる無駄な電力
消費を削減できるようにした情報処理装置を提供する。【解決手段】情報処理装置は、キャッシュ（ＣＡＣＨ
Ｅ）２及びメモリ・マッピング・ユニット（ＭＭＵ）３
の有効化／非有効化を切り替えて、情報出力を要求する
アクセスを制御する手段として、キャッシュ・イネーブ
ラー２ａ，及びＭＭＵイネーブラー３ａを備え、制御論
理部６１により、これらを制御する。プロセッサの高速
動作時には、ＣＰＵコア１が情報出力の要求をキャッシ
ュ２とＭＭＵ３の両方に同時発行するように制御し、ま
たプロセッサの低速動作時には、最初からＭＭＵ３にの
み要求を発行させる。通常キャッシュ２の応答はＭＭＵ
３の応答より速いが、消費電力は大きいため、プロセッ
サの動作速度に応じて、要求するアクセスを合理的に制
御することにより、低消費電力化が実現する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、情報処理装置に関
し、より詳細には、高速化を主な目的として階層化され
たメモリを使用して、当該メモリへのアクセスを低消費
電力で実行することのできる情報処理装置に関する。

【０００２】

【従来の技術】プロセッサがデータやインストラクショ
ンに高速にアクセスするために、小容量であるがアクセ
ススピードの速い上位メモリと、アクセススピードは遅
いが大容量である下位メモリとを組み合わせて用いる手
法は一般的によく用いられている。プロセッサに一番近
い上位メモリは特にキャッシュと呼ばれ、プロセッサの
動作周期に合わせてデータもしくはインストラクション
の入出力を行うことができる。プロセッサはデータもし
くはインストラクション要求を出す場合、まずキャッシ
ュの中を調べてそこに要求したものがあればそれを使
う。通常これをキャッシュがヒットした状態と呼ぶ。逆
にミスヒットした場合、即ち、要求したデータもしくは
インストラクションがキャッシュに存在しなかった場合
は、下位メモリに情報を要求する。

【０００３】通常、下位メモリはアクセススピードが上
位メモリより遅いため、高速性を重視するプロセッサで
はキャッシュへの要求と下位メモリへの要求を同時に出
すものがある。この場合、キャッシュがヒットすれば下
位メモリへの要求は放棄され、またキャッシュがミスヒ
ットすれば下位メモリから応答を待つことになる。高速
性と低消費電力の両方を追求するシステムにおいては、
メモリへの要求を上位メモリと下位メモリに同時に発行
しつつも、上位メモリで要求が満たされれば下位メモリ
への要求を途中で抑止するシステムが発明されている。
仮想アドレスを用いるシステムにおいて、下位メモリへ
の要求はまず仮想アドレスから物理アドレスへの変換を
必要とするが、特開平７−２００３９４号公報に開示さ
れた「データメモリ」においては、この物理アドレスへ
の変換の間にキャッシュがヒットすれば、その制御信号
を用いて物理アドレスへの変換を途中で抑止し、消費電
力を削減する仕組みになっている。

【０００４】

【発明が解決しようとする課題】キャッシュは高速性を
重視するために一般に消費電力が大きくなる。一方、メ
モリは徐々にではあるが高速化が図られており、また携
帯機器など低消費電力を重視するシステムではプロセッ
サの動作周波数を負荷に応じて遅くして用いることなど
が行われている。こうしたメモリやプロセッサを用いる
場合、キャッシュと下位メモリの動作スピードが等しく
なり、実質的に上位メモリの存在意義が失われる場合が
ある。このような場合でもキャッシュを前提としたプロ
セッサではキャッシュ上のデータやインストラクション
を優先的に用いるため、下位メモリから取得していれば
削減できる電力を無駄に消費する結果となっていた。前
記特開平７−２００３９５号公報のものは、キャッシュ
ヒット時の消費電力削減には有効であるが、キャッシュ
を必要としない十分低速な動作周波数帯を用いるシステ
ムにおける低消費電力化は実現できていない。

【０００５】本発明は、上述のごとき実情に鑑みてなさ
れたもので、キャッシュ・アクセス・イネーブル信号、
キャッシュ・ミスヒット信号、下位メモリ・アクセス・
イネーブル信号を用い、（１）キャッシュの使用／不使
用、（２）キャッシュ使用時の下位メモリへの同時アク
セス／逐次アクセスをコントロールすることにより、キ
ャッシュによる無駄な電力消費を削減できるようにした
情報処理装置を提供することを目的とするものである。

【０００６】

【課題を解決するための手段】請求項１の発明は、上位
メモリ及び下位メモリにより階層化されたメモリを備え
る情報処理装置において、前記上位メモリへのアクセス
の有効化／非有効化を切り替える第一の切り替え手段
と、前記下位メモリへのアクセスの有効化／非有効化を
切り替える第二の切り替え手段と、前記第一の切り替え
手段を制御する第一の切り替え手段制御信号，及び前記
第二の切り替え手段を制御する第２の切り替え手段制御
信号を生成して出力することにより、前記メモリヘのア
クセスを制御するメモリアクセス制御手段とを有するこ
とを特徴とし、プロセッサの動作速度に合わせて、最も
合理的なアクセス制御を設定でき、これにより無駄な消
費電力を削減できるようにしたものである。

【０００７】請求項２の発明は、請求項１の発明におい
て、情報出力を要求する前記上位メモリへのアクセスに
対し、該上位メモリが要求された情報を格納していない
場合に、該要求された情報を格納していないことを示す
応答信号を出力する応答手段を有し、前記メモリアクセ
ス制御手段は、前記応答信号を入力とし、前記第二の切
り替え手段制御信号の生成条件に前記応答信号を用いる
ことを特徴とし、プロセッサの高速，及び低速動作時に
加えて、中速動作時の効率的なアクセス制御が可能とな
るようにしたものである。

【０００８】請求項３の発明は、請求項１または２の発
明において、前記メモリアクセス制御手段は、外部から
の制御信号を入力とし、入力された該制御信号に応じて
前記第一の切り替え手段制御信号及び前記第二の切り替
え手段制御信号を生成することを特徴とし、合理的なア
クセス制御を行うことができるようにしたものである。

【０００９】請求項４の発明は、上位メモリ及び下位メ
モリにより階層化されたメモリを備える情報処理装置に
おいて、前記上位メモリへのアクセスの有効化／非有効
化を切り替える第一の切り替え手段と、前記下位メモリ
へのアクセスの有効化／非有効化を切り替える第二の切
り替え手段と、情報出力を要求する前記上位メモリへの
アクセスに対し、該上位メモリが要求された情報を格納
していない場合に、該要求された情報を格納していない
ことを示す応答信号を出力する応答手段と、前記第二の
切り替え手段の制御要求を行う第二の切り替え手段制御
要求信号，及び前記応答信号を入力とし、該第二の切り
替え手段制御要求信号及び前記応答信号に応じて、前記
第二の切り替え手段制御信号を出力することにより、前
記下位メモリへのアクセスを制御する下位メモリアクセ
ス制御手段とを有することを特徴とし、プロセッサの動
作速度に合わせて、最も合理的なアクセス制御を設定で
き、これにより無駄な消費電力を削減できるようにした
ものである。

【００１０】請求項５の発明は、請求項４の発明におい
て、外部からの制御信号を入力とし、入力された制御信
号に応じて前記第一の切り替え手段制御信号と前記第二
の切り替え手段制御要求信号とを生成するメモリアクセ
ス制御手段をさらに有することを特徴とし、合理的なア
クセス制御を行うことができるようにしたものである。

【００１１】請求項６の発明は、請求項４または５の発
明において、前記下位メモリアクセス制御手段として、
ＯＲゲートを用い、該ＯＲゲートは、前記上位メモリに
要求された情報が格納されていないことを示すフラグを
前記応答信号入力とし、前記下位メモリからの出力をイ
ネーブルする要求を行う下位メモリ・アクセス・イネー
ブル要求信号を前記第二の切り替え手段制御要求信号入
力とし、前記下位メモリからの出力をイネーブルする下
位メモリ・アクセス・イネーブル信号を前記第二の切り
替え手段制御信号として出力することを特徴とし、合理
的なアクセス制御を行うための下位メモリアクセス制御
手段，及び当該下位メモリアクセス制御手段が入出力す
る制御信号の具体的な内容が与えられるようにしたもの
である。

【００１２】請求項７の発明は、請求項１ないし６いず
れか１の発明において、前記上位メモリがキャッシュで
あって、前記下位メモリが外部メモリであることを特徴
とし、上位メモリ及び下位メモリの具体的仕様が与えら
れるようにしたものである。

【００１３】請求項８の発明は、請求項１ないし７いず
れか１の発明において、論理アドレスから物理アドレス
への変換を行うメモリ・マッピング・ユニットを有し、
前記第二の切り替え手段は、前記メモリ・マッピング・
ユニットの有効化／非有効化を切り替えることにより前
記下位メモリへのアクセス有効化／非有効化を切り替え
ることを特徴とし、下位メモリの有効化／非有効化を切
り替える手段の具体的仕様が与えられるようにしたもの
である。

【００１４】請求項９の発明は、請求項１ないし８いず
れか１の発明において、集積回路を含むことを特徴と
し、情報処理装置の具体的な構成形態が与えられるよう
にしたものである。

【００１５】

【発明の実施の形態】プロセッサ高速動作時はキャッシ
ュ・アクセス・イネーブル信号をＯＮにすることによっ
て通常のキャッシュ動作が可能になる。また同時に下位
メモリ・アクセス・イネーブル信号もＯＮにしておくこ
とによって下位メモリへの要求同時発行が可能になる。
また下位メモリ・アクセス・イネーブル信号をＯＦＦに
しておくことキャッシュがミスヒットした場合のみキャ
ッシュ・ミスヒット信号により下位メモリへのアクセス
が可能になるため、動作の無駄が省ける。キャッシュと
下位メモリの動作スピードに差が生じないプロセッサ低
速動作時はキャッシュ・アクセス・イネーブル信号をＯ
ＦＦ、下位メモリ・アクセス・イネーブル信号をＯＮに
することにより、プロセッサは常に下位メモリに要求を
出すようになり、キャッシュによる無駄な電力消費を削
減することができる。

【００１６】以下、図面を参照して、本発明の実施例を
詳細に説明する。なお、実施例を説明するための全図に
おいて、同様の機能を有する部分には同じ符号を付け、
その繰り返しの説明は省略する。図１は、本発明による
情報処理装置の基本的な動作説明を行うためのブロック
図で、一般的なプロセッサの構成を示したものである。
図１において、１はＣＰＵコア、２はキャッシュ（ＣＡ
ＣＨＥ）、３はメモリ・マッピング・ユニット（ＭＭ
Ｕ）、４はバスインタフェース（バスＩ／Ｆ）、５はメ
モリバスである。通常ＣＰＵコア１は、インストラクシ
ョンやデータ要求をまずキャッシュ２に対して発行す
る。求めるインストラクションやデータがキャッシュ２
にあればこれを用い、もしなければ、即ち、キャッシュ
２がミスヒットした場合は、ＣＰＵコア１は外部の下位
メモリに対して要求を発行する。多くのシステムでは仮
想アドレスを採用しているため、ＣＰＵコア１が発行す
る仮想アドレスはＭＭＵ３（メモリ・マッピング・ユニ
ット）により物理アドレスに変換された後、バスＩ／Ｆ
４とメモリバス５を介して下位メモリに発行される。

【００１７】図２は、本発明による情報処理装置の第１
の実施例を説明するためのブロック図で、図中、２ａは
キャッシュ・イネーブラー、３ａはＭＭＵイネーブラ
ー、６１は制御論理部、７１はキャッシュ・アクセス・
イネーブル信号線、７４はＭＭＵアクセス・イネーブル
信号線、７５は制御信号線である。本実施例はキャッシ
ュ２及びＭＭＵ３を持つシステムで、これらの有効化／
非有効化の切り替え手段としてキャッシュ・イネーブラ
ー２ａ及びＭＭＵイネーブラー３ａを備え、キャッシュ
・アクセス・イネーブル信号線７１及びＭＭＵアクセス
・イネーブル信号線７４によりこれらをコントロールす
ることができる。請求項１で述べた第一の切り替え手段
及び第二の切り替え手段にはキャッシュ・イネーブラー
２ａ及びＭＭＵイネーブラー３ａがそれぞれ相当する。
またメモリアクセス制御手段は制御論理部６１がこれに
相当する。

【００１８】プロセッサの高速動作時は最初にキャッシ
ュ・アクセス・イネーブル信号線７１及びＭＭＵアクセ
ス・イネーブル信号線７４を共にＯＮするように制御論
理部６１により制御する。この制御によりＣＰＵコア１
はキャッシュ２とＭＭＵ３の両方に対して同時に要求を
発行する。通常キャッシュ２の応答はＭＭＵ３の応答よ
り速いので、キャッシュ２がヒットすればキャッシュ２
の応答を用い、ＭＭＵ３へのアクセスは無効とされる。
またキャッシュ２がミスヒットした場合は、ＭＭＵ３か
らの応答を待ち、これを用いる。一般に下位メモリへの
アクセスはキャッシュへのアクセスに比べ非常に遅いた
め、下位メモリへの要求も上位メモリへの要求と同時に
発行することにより、キャッシュがミスヒットした場合
の下位メモリからの応答時間を早めることができる。し
かしながらキャッシュがヒットした場合は下位メモリへ
の要求発行は無駄な動作となり、消費電力もその分余計
にかかることになる。

【００１９】一方プロセッサの低速動作時は、最初から
キャッシュ・アクセス・イネーブル信号線７１をＯＦ
Ｆ、ＭＭＵアクセス・イネーブル信号線７４をＯＮにす
るように制御論理部６１により制御する。この制御によ
りＣＰＵコア１は最初からＭＭＵ３に対してのみ要求を
発行する。このような制御は、システムのクロックが低
速で、キャッシュにアクセスしても外部メモリ（下位メ
モリ）にアクセスしても応答時間に大きな差が無い場合
に低消費電力化が図れるため、バッテリ駆動機器などに
有効に使用できる。

【００２０】制御信号線７５より入力する制御信号と、
制御論理部６１には様々なバリエーションが考えられ
る。一例として制御信号を１ビットの動作モード信号で
構成し、「１」を「高速動作」，「０」を「低速動作」
を示す信号として割り付け、上述した高速動作時と低速
動作時におけるキャッシュ・アクセス・イネーブル信号
線７１とＭＭＵアクセス・イネーブル信号線７４の制御
を行うように構成することができる。また別の構成方法
として、上記の制御信号を複数ビット取って動作周波数
を示す数値を直接制御論理部６１に入力し、制御論理部
６１側でそれぞれの周波数にふさわしい動作を判断し、
この判断に基づいてキャッシュ・アクセス・イネーブル
信号線７１とＭＭＵアクセス・イネーブル信号線７４の
制御を行うように構成することもできる。

【００２１】図３は、本発明による情報処理装置の第２
の実施例を説明するためのブロック図で、図中、６２は
制御論理部、７２はキャッシュ・ミスヒット信号線であ
る。本実施例はキャッシュ２及びＭＭＵ３を持つシステ
ムで、これらの有効化／非有効化手段としてキャッシュ
・イネーブルラー２ａ及びＭＭＵイネーブラー３ａを備
え、キャッシュ・アクセス・イネーブル信号線７１，キ
ャッシュ・ミスヒット信号線７２，及びＭＭＵアクセス
・イネーブル信号線７４によりメモリ・アクセスを制御
することができる。

【００２２】本実施例では、第１の実施例で述べたプロ
セッサの高速動作時と低速動作時の制御に加え、中速動
作時の制御を行うことが可能になる。中速動作時は、最
初にキャッシュ・アクセス・イネーブル信号線７１をＯ
Ｎ，ＭＭＵアクセス・イネーブル信号線７４をＯＦＦに
するように制御論理部６２により制御する。この制御に
よりＣＰＵコア１はまずキャッシュ２に対して要求を発
行し、キャッシュ２がミスヒットした場合に、そのミス
ヒット・フラグをキャッシュ・ミスヒット信号線７２に
より制御論理部６２に入力することにより、制御論理部
６２がＭＭＵアクセス・イネーブル信号線７４をＯＮに
し、下位メモリへの要求発行を可能にする。キャッシュ
２への要求がミスヒットした場合にのみＭＭＵ３への要
求が出されるため、無駄な動作が無く、高速動作時に比
べて消費電力を削減することができる。一方、キャッシ
ュ２がミスヒットして初めてＭＭＵ３へのアクセスが開
始されるため、高速動作時におけるキャッシュ２、ＭＭ
Ｕ３への要求の同時発行に比べシステムのパフォーマン
スは低下する。

【００２３】制御信号線７５より入力する制御信号と、
制御論理部６２の構成例として、制御信号を２ビットの
動作モード信号で構成し、「１１」を「高速動作」，
「１０」を「中速動作」，「０１」を「低速動作」を示
す信号として割り付け、上述した高速動作時，中速動作
時，及び低速動作時におけるキャッシュ・アクセス・イ
ネブール信号線７１とＭＭＵアクセス・イネーブル信号
線７４の制御を行うように構成することができる。また
別の構成方法として、制御信号線７５を複数ビット取っ
て動作周波数を示す数値を直接制御論理部６２に入力
し、制御論理部６２側でそれぞれの周波数にふさわしい
動作を判断し、キャッシュ・アクセス・イネーブル信号
線７１とＭＭＵアクセス・イネーブル信号線７４の制御
を行うするように構成することもできる。

【００２４】図４は、本発明による情報処理装置の第３
の実施例を示す図で、図中、７はＯＲゲート、７３はＭ
ＭＵアクセス・イネーブル要求信号線である。本実施例
は、キャッシュ・ミスヒット信号線７２とＭＭＵアクセ
ス・イネーブル要求信号線７３とを入力とし、ＭＭＵア
クセス・イネーブル信号線７４を出力とするＯＲゲート
７を含んでいる。一般にキャッシュを持つプロセッサで
は、キャッシュがミスヒットした場合、下位メモリにア
クセスしなければ目的を果たすことができない。本実施
例では、ＭＭＵアクセス・イネーブル要求信号線７３を
初めにＯＦＦにしておくと、ＣＰＵコア１はまずキャッ
シュ２に対して要求を発行する。キャッシュ２がミスヒ
ットした場合は、キャッシュ・ミスヒット信号線７２を
通じてＯＲゲート７に応答信号が入力することによりＯ
Ｒゲート７がＭＭＵアクセス・イネーブル信号線７４を
ＯＮにし、これによりＣＰＵコア１は下位メモリに要求
を発行することができるようになる。この動作は第２の
実施例で述べた中速度の場合の動作と同様である。しか
しキャッシュ２のミスヒットをＯＲゲート７が自動的に
検出してＭＭＵ３をイネーブルするため制御が簡素化さ
れる。

【００２５】高速動作時は、キャッシュ・アクセス・イ
ネーブル信号線７１及びＭＭＵアクセス・イネーブル要
求信号線７３を共にＯＮにしておくことにより、ＣＰＵ
コア１はキャッシュ２とＭＭＵ３の両方に同時に要求発
行を行うことが可能になる。また低速動作時はキャッシ
ュ・アクセス・イネーブル信号線７１をＯＦＦ，ＭＭＵ
アクセス・イネーブル要求信号線７３をＯＮにしておく
ことにより、ＣＰＵコア１は常にＭＭＵ３へのみ要求発
行を行うようになる。

【００２６】図５は、本発明による情報処理装置の第４
の実施例を説明するためのブロック図で、図中、６３は
制御論理部である。本実施例は、キャッシュ・ミスヒッ
ト信号線７２とＭＭＵアクセス・イネーブル要求信号線
７３を入力とし、ＭＭＵアクセス・イネーブル信号線７
４を出力とするＯＲゲート７を含み、且つ、制御信号線
７５を入力とし、キャッシュ・アクセス・イネーブル信
号線７１及びＭＭＵアクセス・イネーブル要求信号線７
３を出力とする制御論理部６３を含んでいる。図４に示
す第３の実施例に対し、図５に示す第４の実施例では、
制御論理部６３を追加して制御を簡素化している。制御
論理部６３の構成法としては第１の実施例及び第２の実
施例で述べたものと同様に様々なバリエーションがある
が、ここでは説明を省略する。

【００２７】プロセッサの中には仮想アドレスをサポー
トするものがある。このようなシステムではＣＰＵコア
１の発行する仮想アドレスをメモリ上の物理アドレスに
変換するＭＭＵ３が必要となる。このため下位メモリへ
のアクセス有効化／非有効化を切り替える手段としてＭ
ＭＵイネーブラー３ａを用いることが可能である。ＭＭ
Ｕアクセス・イネーブル信号線７４をＯＮにすることに
より、ＭＭＵイネーブラー３ａがＭＭＵ３を有効化し、
ＣＰＵコア１が発行する仮想アドレスを下位メモリ上の
物理アドレスに変換し、その結果下位メモリへのアクセ
スが可能となる。

【００２８】図６は、本発明による情報処理装置の第５
の実施例を説明するためのブロック図で、図中、４ａは
バス・インタフェース・イネーブラー、９はメインメモ
リ、１０は２次キャッシュ（２次ＣＡＣＨＥ）、６４は
制御論理部、７８は下位メモリ・アクセス・イネーブル
要求信号線、７９は下位メモリ・アクセス・イネーブル
信号線である。本実施例では、下位メモリへのアクセス
を制御する手段としてバス・インタフェース４を制御す
るバス・インタフェース・イネーブラー４ａを用いてい
る。制御の方法は、図５に示す第４の実施例におけるＭ
ＭＵアクセス・イネーブル信号線７４によるＭＭＵイネ
ーブラー３ａの制御と同様に、下位メモリ・アクセス・
イネーブル信号線７９によりバス・インタフェース・イ
ネーブラー４ａを制御して下位メモリへのアクセス制御
を行う。下位メモリとしてはメモリバス５を介して外部
メモリが接続される。外部メモリとしては、メインメモ
リ９のほかに二次キャッシュ１０などを持つシステムも
ある。

【００２９】図７は、キャッシュ２のアクセス制御の実
現方法の一例を説明するためのブロック図で、図中、８
はライトバッファ、９はメインメモリ、２１はアドレ
ス、２１ａはタグ、２１ｂはインデックス、２１ｃはオ
フセット、２２，２３はブロック選択器、２４，２５は
ブロック、２６，２７は比較器、２８はマルチプレク
サ、２９はＡＮＤゲート、７６はアドレス線である。Ｃ
ＰＵコア１のアドレスはキャッシュ２へのアドレス線７
６に出力され、ＡＮＤゲート２９によりキャッシュ・ア
クセス・イネーブル信号線７１との論理積が取られる。
これにより、キャッシュ・アクセス・イネーブル信号線
７１がＯＮの場合にのみキャッシュ２が有効化される。
システムによってはキャッシュ２にイネーブル手段もし
くはこれと同等の手段が予め組み込まれている場合もあ
り、その場合はその信号線そのものあるいはその信号線
とキャッシュ・アクセス・イネーブル信号線７１の論理
積を取ることによって同様の効果を実現することができ
る。図７では、キャッシュ２が有効化された場合に、Ｃ
ＰＵコア１からのアドレス２１を受け、このアドレス２
１におけるインデックス２１ｂから２つのバンクそれぞ
れに設けられたブロック選択器２２，２３によりそれぞ
れのバンクのアドレス＃３が選択され、これがアドレス
２１のタグ２１ａと比較器２６，２７で比較され、この
結果有効なバンクがマルチプレクサ２８により選択さ
れ、該当するデータ＃３がＣＰＵコア１に出力される様
子を示している。

【００３０】図８は、ＭＭＵ３のアクセス制御の実現方
法の一例を説明するためのブロック図で、図中、３１は
アドレス、３１ａは仮想ページ番号、３１ｂはオフセッ
ト（アドレス・オフセット）、３２は仮想アドレス表、
３３は比較器、３４は物理アドレス、３５はＡＮＤゲー
ト、７７はアドレス線である。ＣＰＵコア１のアドレス
はＭＭＵへのアドレス線７７に出力され、ＡＮＤゲート
３５によりＭＭＵアクセス・イネーブル信号線７４との
論理積が取られる。これにより、ＭＭＵアクセス・イネ
ーブル信号線７４がＯＮの場合にのみＭＭＵ３が有効化
される。システムによってはＭＭＵ３にイネーブル手段
もしくはこれと同等の手段が予め組み込れまれている場
合もあり、その場合はその信号線そのものあるいはその
信号線とＭＭＵアクセス・イネーブル信号線７４の論理
積を取ることによって同様の効果を実現することができ
る。図８では、ＭＭＵ３が有効化されていた場合に、Ｃ
ＰＵコア１からのアドレス３１を受け、このアドレス３
１における仮想ページ番号３１ａから仮想アドレス表３
２と比較を行って、有効な仮想アドレス＃３に対応する
物理アドレス＃３が下位メモリであるメインメモリ９に
対して発行され、要求したインストラクションもしくは
データがＣＰＵコア１に供給される様子を示している。
プロセッサは一般に集積回路として実現される。従って
既に述べた本発明による実施例についてもその全てある
いは一部が集積回路として実現されることを前提として
いる。

【００３１】

【発明の効果】請求項１の効果：プロセッサの動作速度
に合わせて、最も合理的なアクセス制御を設定でき、こ
れにより無駄な消費電力を削減でき、効率的に動作する
情報処理装置が得られる。例えばプロセッサの高速動作
時には、下位メモリへの要求も上位メモリへの要求と同
時に発行することにより、キャッシュがミスヒットした
場合の下位メモリからの応答時間を早めることができ
る。またプロセッサの低速動作時には、最初から下位メ
モリへの要求のみを発行することにより、低消費電力化
が図れる。

【００３２】請求項２の効果：請求項１の効果に加え
て、上位メモリへのミスヒットを通知する手段を設ける
ことにより、プロセッサの高速，及び低速動作時に加え
て、中速動作時の効率的なアクセス制御が可能となる。
請求項３の効果：請求項１または２の効果に加えて、メ
モリアクセス制御手段に外部から制御信号を入力させる
ことにより、合理的なアクセス制御を行うことができ
る。

【００３３】請求項４の効果：プロセッサの動作速度に
合わせて、最も合理的なアクセス制御を設定でき、これ
により無駄な消費電力を削減でき、効率的に動作する情
報処理装置が得られる。例えばプロセッサの高速動作時
には、下位メモリへの要求も上位メモリへの要求と同時
に発行することにより、キャッシュがミスヒットした場
合の下位メモリからの応答時間を早めることができる。
またプロセッサの低速動作時には、最初から下位メモリ
への要求のみを発行することにより、低消費電力化が図
れる。また、上位メモリへのミスヒットを通知する手段
を設けることにより、プロセッサの高速，及び低速動作
時に加えて、中速動作時の効率的なアクセス制御が可能
となる。特に、上位メモリのミスヒットを自動的に検出
し、検出結果を用いて下位メモリの制御を行う下位メモ
リアクセス制御手段を有するため、下位メモリをイネー
ブルする制御が簡素化される。

【００３４】請求項５の効果：請求項４の効果に加え
て、メモリアクセス制御手段に外部から制御信号を入力
させることにより、合理的なアクセス制御を行うことが
できる。請求項６の効果：請求項４または５の効果に加
えて、合理的なアクセス制御を行うための下位メモリア
クセス制御手段，及び当該下位メモリアクセス制御手段
が入出力する制御信号の具体的な内容が与えられる。請
求項７の効果：請求項１ないし６いずれか１の効果に加
えて、上位メモリ及び下位メモリの具体的仕様が与えら
れる。

【００３５】請求項８の効果：請求項１ないし７いずれ
か１の効果に加えて、下位メモリの有効化／非有効化を
切り替える手段の具体的仕様が与えられる。請求項９の
効果：請求項１ないし８いずれか１の効果に加えて、情
報処理装置の具体的な構成形態が与えられる。

【図面の簡単な説明】

【図１】本発明による情報処理装置の基本的な動作説明
を行うためのブロック図である。

【図２】本発明による情報処理装置の第１の実施例を説
明するためのブロック図である。

【図３】本発明による情報処理装置の第２の実施例を説
明するためのブロック図である。

【図４】本発明による情報処理装置の第３の実施例を示
す図である。

【図５】本発明による情報処理装置の第４の実施例を説
明するためのブロック図である。

【図６】本発明による情報処理装置の第５の実施例を示
す図である。

【図７】本発明による情報処理装置におけるキャッシュ
のアクセス制御の実現方法の一例を説明するためのブロ
ック図である。

【図８】本発明による情報処理装置におけるＭＭＵのア
クセス制御の実現方法の一例を説明するためのブロック
図である。

【符号の説明】

１…ＣＰＵコア、２…キャッシュ（ＣＡＣＨＥ）、２ａ
…キャッシュ・イネーブラー、３…ＭＭＵ（メモリ・マ
ッピング・ユニット）、３ａ…ＭＭＵイネーブラー、４
…バス・インタフェース、４ａ…バス・インタフェース
・イネーブラー、５…メモリバス、７…ＯＲゲート、８
…ライトバッファ、９…メインメモリ、１０…二次キャ
ッシュ、２１…アドレス、２１ａ…アドレス・タグ、２
１ｂ…アドレス・インデックス、２１ｃ…アドレス・オ
フセット、２２…ブロック選択器、２３…ブロック選択
器、２４，２５…ブロック、２６，２７…比較器、２８
…マルチプレクサ、２９…ＡＮＤゲート、３１…アドレ
ス、３１ａ…アドレス・仮想ページ番号、３１ｂ…アド
レス・オフセット、３２…仮想アドレス表、３３…比較
器、３４…物理アドレス、３５…ＡＮＤゲート、６１，
６２，６３，６４…制御論理部、７１…キャッシュ・ア
クセス・イネーブル信号線、７２…キャッシュ・ミスヒ
ット信号線、７３…ＭＭＵアクセス・イネーブル要求信
号線、７４…ＭＭＵアクセス・イネーブル信号線、７５
…制御信号線、７６…キャッシュへのアドレス線、７７
…ＭＭＵへのアドレス線、７８…下位メモリ・アクセス
・イネーブル要求信号線、７９…下位メモリ・アクセス
・イネーブル信号線。

Claims

【特許請求の範囲】

【請求項１】上位メモリ及び下位メモリにより階層化
されたメモリを備える情報処理装置において、前記上位
メモリへのアクセスの有効化／非有効化を切り替える第
一の切り替え手段と、前記下位メモリへのアクセスの有
効化／非有効化を切り替える第二の切り替え手段と、前
記第一の切り替え手段を制御する第一の切り替え手段制
御信号，及び前記第二の切り替え手段を制御する第２の
切り替え手段制御信号を生成して出力することにより、
前記メモリヘのアクセスを制御するメモリアクセス制御
手段とを有することを特徴とする情報処理装置。
【請求項２】情報出力を要求する前記上位メモリへの
アクセスに対し、該上位メモリが要求された情報を格納
していない場合に、該要求された情報を格納していない
ことを示す応答信号を出力する応答手段を有し、前記メ
モリアクセス制御手段は、前記応答信号を入力とし、前
記第二の切り替え手段制御信号の生成条件に前記応答信
号を用いることを特徴とする請求項１記載の情報処理装
置。
【請求項３】前記メモリアクセス制御手段は、外部か
らの制御信号を入力とし、入力された該制御信号に応じ
て前記第一の切り替え手段制御信号及び前記第二の切り
替え手段制御信号を生成することを特徴とする請求項１
または２記載の情報処理装置。
【請求項４】上位メモリ及び下位メモリにより階層化
されたメモリを備える情報処理装置において、前記上位
メモリへのアクセスの有効化／非有効化を切り替える第
一の切り替え手段と、前記下位メモリへのアクセスの有
効化／非有効化を切り替える第二の切り替え手段と、情
報出力を要求する前記上位メモリへのアクセスに対し、
該上位メモリが要求された情報を格納していない場合
に、該要求された情報を格納していないことを示す応答
信号を出力する応答手段と、前記第二の切り替え手段の
制御要求を行う第二の切り替え手段制御要求信号，及び
前記応答信号を入力とし、該第二の切り替え手段制御要
求信号及び前記応答信号に応じて、前記第二の切り替え
手段制御信号を出力することにより、前記下位メモリへ
のアクセスを制御する下位メモリアクセス制御手段とを
有することを特徴とする情報処理装置。
【請求項５】外部からの制御信号を入力とし、入力さ
れた制御信号に応じて前記第一の切り替え手段制御信号
と前記第二の切り替え手段制御要求信号とを生成するメ
モリアクセス制御手段をさらに有することを特徴とする
請求項４記載の情報処理装置。
【請求項６】前記下位メモリアクセス制御手段とし
て、ＯＲゲートを用い、該ＯＲゲートは、前記上位メモ
リに要求された情報が格納されていないことを示すフラ
グを前記応答信号入力とし、前記下位メモリからの出力
をイネーブルする要求を行う下位メモリ・アクセス・イ
ネーブル要求信号を前記第二の切り替え手段制御要求信
号入力とし、前記下位メモリからの出力をイネーブルす
る下位メモリ・アクセス・イネーブル信号を前記第二の
切り替え手段制御信号として出力することを特徴とする
請求項４または５記載の情報処理装置。
【請求項７】前記上位メモリがキャッシュであって、
前記下位メモリが外部メモリであることを特徴とする請
求項１ないし６いずれか１記載の情報処理装置。
【請求項８】論理アドレスから物理アドレスへの変換
を行うメモリ・マッピング・ユニットを有し、前記第二
の切り替え手段は、前記メモリ・マッピング・ユニット
の有効化／非有効化を切り替えることにより前記下位メ
モリへのアクセス有効化／非有効化を切り替えることを
特徴とする請求項１ないし７いずれか１記載の情報処理
装置。
【請求項９】集積回路を含むことを特徴とする請求項
１ないし８いずれか１記載の情報処理装置。