JPH11143821A - コンピュータ・バス - Google Patents

コンピュータ・バス

Info

Publication number
JPH11143821A
JPH11143821A JP10222616A JP22261698A JPH11143821A JP H11143821 A JPH11143821 A JP H11143821A JP 10222616 A JP10222616 A JP 10222616A JP 22261698 A JP22261698 A JP 22261698A JP H11143821 A JPH11143821 A JP H11143821A
Authority
JP
Japan
Prior art keywords
bus
signal
address
data
controller
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP10222616A
Other languages
English (en)
Inventor
Michael Schubert
マイケル・シューバート
Samuel M Babb
サミュエル・エム・バブ
Greg A Degi
グレグ・エー・デジ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
HP Inc
Original Assignee
Hewlett Packard Co
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hewlett Packard Co filed Critical Hewlett Packard Co
Publication of JPH11143821A publication Critical patent/JPH11143821A/ja
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/08—Clock generators with changeable or programmable clock frequency
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
    • G06F13/4208—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus
    • G06F13/4217—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus with synchronous protocol

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Bus Control (AREA)
  • Information Transfer Systems (AREA)

Abstract

(57)【要約】 【課題】 動作速度が異なる複数の周辺機器を同時接続
することのできる改善されたコンピュータ・バス。 【解決手段】 周辺機器接続用スロット間を接続するア
ドレス／データ・バス（３０８〜３１６）の高速・低速
の境界（スロットＢとＣの間）においてバス分割スイッ
チ群３０２が、また各スロットへの制御信号バスにおい
て制御信号バス分割スイッチ群３０４、３０６が設けら
れており、これらは開閉信号生成回路３３０の出力に応
答して開閉する。この構成によりバスはオン・ザ・フラ
イで分割され、高速動作時には余分な負荷となる低速周
辺機器が切り離され、低速動作時には誤動作を生じ得る
高速周辺機器が制御バスから切り離される。さらに、バ
ス調停信号（バス要求信号Ｂ／Ｒ、バス許可信号Ｂ／
Ｇ）に基づいて上記スイッチ群を開閉するようにもで
き、周辺機器によるバス・サイクルの開始も可能とな
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は一般的にはコンピュ
ータ・バス・アーキテクチャに関し、特に２つ以上のバ
ス・クロック周波数で動作するように設計されたコンピ
ュータ・バス・アーキテクチャに関する。
【０００２】
【従来の技術】一般に、コンピュータ・バスは、各種の
装置あるいはサブシステムをコンピュータシステム内の
他のサブシステムにインターフェースするのに用いられ
る。たとえば、コンピュータ入出力バスを用いてモデ
ム、プリンタあるいはグラフィックスシステム等の入出
力装置を入出力バス・コントローラを介してCPUにイン
ターフェースすることができる。従来、かかる入出力バ
スの設計者が直面してきた問題点の一つは、技術の進歩
につれて、バスに結合された入出力装置との間のデータ
転送中の帯域幅を最大限にするためにはより高いバス・
クロック周波数の仕様にすることが要求されることであ
る。しかし、ある特定のバスに結合された入出力装置が
すべて、その最大のバス・クロック周波数の仕様で動作
可能であるとは限らない。したがって、バス・アーキテ
クチャの中には、さまざまなデータ転送速度を有する入
出力装置に対応するよう設計されたものもある。二つの
かかるバス・アーキテクチャがYeeその他に発行され、I
ntel Corporationに譲受された“Apparatus Uisng a St
ate Machine for Generating Selectable Clock Freque
ncies and a Fixed Frequency for Operating a Comput
er Bus”と題する米国特許第5,491,814号（以下“Yee'8
14”と称する）に開示されている。Yee'814に開示され
た２つのバス・アーキテクチャを図１および図２に再現
する。
【０００３】図１に示すように、Yee'814では低速の周
辺装置と高速の周辺装置に対して２つの別個のバス109
および111をそれぞれ使用することを開示している。低
速の周辺装置はバス109にのみ結合され、高速の周辺装
置はバス111にのみ結合される。２つのバス109、111は
それぞれ自己のバス・コントローラ105、107を有し、バ
ス・コントローラ105、107はそれぞれ自己のバス・コン
トローラ・クロック106、108を有する。これらのバス・
コントローラ・クロックの一方は速く（108）、他方は
遅くなっている（106）。バス・コントローラ105、107
はいずれもプロセッサすなわちDMAコントローラ100に結
合されている。図１のシステムは２つのバス・コントロ
ーラがそれぞれ異なる一連のアドレスについて復号を行
なうよう構成される。
【０００４】また図２に示すように、Yee'814では図１
に示す２つのバス109、111に代わって１つのバス203を
使用することを開示している。図２のシステムでは、１
つのバス・コントローラ200のみが１つのバス203に結合
されているが、この１つのバス・コントローラ200は２
つの異なるバス・クロック周波数で動作することができ
る。２つの異なるバス・クロック周波数は、動的バス・
クロック発生器201が復号ブロック202の出力に応答して
生成する。バス・コントローラ200と復号ブロック202は
いずれもプロセッサすなわちDMAコントローラ100に結合
されている。高速周辺装置および低速周辺装置が異なる
一連のアドレスに関係付けられ、復号ブロック202が、
プロセッサすなわちDMAコントローラ100によって生成さ
れるすべてのバス・サイクルについて目標アドレスをモ
ニターする。次に、復号ブロック202はバス・クロック
発生器に復号出力信号を送る。その結果、バス・クロッ
ク発生器201は、そのバス・サイクルにおける目標アド
レスが高速周辺装置と低速周辺装置のいずれに対応する
かに応じて、バス・コントローラ200を高速あるいは低
速にクロックする。また、Yee'814では、バスが２つの
クロック周波数のうちの高いほうで動作しているとき、
１つのバス203を構成する信号線のうちの幾つかを、信
号選別論理240を用いてトライステートにするか、ある
いはハイまたはローにすることを教示している。
【０００５】
【発明が解決しようとする課題】図１および図２に示す
バス・アーキテクチャは、コンピュータシステムにおい
て異なる最大速度を有する周辺装置を従来に比べてより
効率的に同時に使用可能にするという意味で有効であ
る。しかし、図１および図２のアーキテクチャが対応で
きず、解決もできていない問題点がいくつか残ってい
る。
【０００６】第一に、データ転送が66MHz以上といった
高いバス・クロック周波数で発生する場合、バス・スロ
ットに挿入できる周辺装置は高々２乃至３に過ぎない。
これは並列接続された周辺装置によって生じる累積的な
負荷の影響に起因する。
【０００７】第二に、マルチスピードバスに対しては、
図２のアーキテクチャでは、バス・クロック周波数が各
バス・サイクルの目標アドレスによって決まるため、そ
の有効性には限度がある。この方法は、プロセッサすな
わちDMAコントローラ100がすべてのバス・サイクルを発
生させる場合にのみ有効である（復号ブロック202がで
きるのは、プロセッサすなわちDMAコントローラ100によ
って生成された信号を復号することだけである）。しか
し、モデム・システムにおいては、プロセッサすなわち
DMAコントローラ100は、バス・サイクルを開始させる唯
一のサブシステムというわけではない。むしろ最近で
は、バス・スロットを占有する各周辺装置が随時バス・
サイクルを開始させるのが一般的である。図２のアーキ
テクチャを、復号ブロック202がプロセッサすなわちDMA
コントローラ100以外のシステムによって生成されたア
ドレスを見ることができるように変更したとしても、バ
ス・サイクルの目標アドレスのみに基づいてバス速度を
設定するような機構は、かかる最近のシステムの要求に
対応するには不適切である。たとえば、低速の周辺装置
がより高速のサブシステムからのデータを読み出すバス
・サイクルを開始したとすると、データ転送はそれを開
始させた周辺装置の低い速度で行なわれなければならな
い。しかし、Yee'814の原理に基づくアーキテクチャで
は、バス速度を目標アドレスに基づいて設定するので、
バス・サイクルを速い方のサブシステムの速度で実行し
ようとする。その結果、バス・クロック速度はそのバス
・サイクルを開始した低速の周辺装置の能力に適合しな
い。
【０００８】第三の問題点は、高速バス・サイクルにお
ける信号選別論理の使用という、Yee'814の原理に関す
る。この機構はいくつかの理由から最近のシステムにお
いては機能しない。第一に、バス・トランザクションに
どの周辺装置が関わっていても、すべての制御信号がそ
の周辺装置に利用可能でなければならない。これは、１
つのバス203上の制御信号が単にトライステートとされ
る場合か、あるいはハイまたはローとされるだけの場合
には不可能である。第二に、バス制御信号が高速の周辺
装置によって低速の周辺装置の２倍の速度でサンプリン
グされるような最近のシステムでは、低速サイクル中
に、制御信号が不定であるときに高速の周辺装置がこの
信号をサンプリングしてしまうことが起こりうる。した
がって、低速サイクル中には高速の周辺装置を制御バス
から完全に切り離し、なおかつかかるサイクル中にも低
速の周辺装置は制御バスに結合しておくことが必要にな
る。これはYee'814に説明する信号選別論理240および単
一バス203では不可能である。さらに、Yee'814では高速
サイクルにおける信号選別論理240の使用のみを説明し
ており、低速サイクルについては言及されていない。
【０００９】
【課題を解決するための手段】一実施形態では、本発明
は分割可能なコンピュータ・バスを含んでいる。この分
割可能なコンピュータ・バスは、バス・コントローラ、
バス分割スイッチ群、ならびに第１および第２のバス・
スロットを含む。第１のバス区画がバス・コントローラ
を第１のバス・スロットおよびバス分割スイッチ群の左
端子に結合する。第２のバス区画がバス分割スイッチ群
の右端子を第２のバス・スロットに結合する。分割可能
コンピュータ・バスは低いデータ転送速度と高いデータ
転送速度で動作可能である。開閉信号生成回路は、この
コンピュータ・バスが高データ転送速度で動作している
ときにはバス分割スイッチ群を開き、コンピュータ・バ
スが低データ転送速度で動作しているときにはバス分割
スイッチ群を閉じるように動作可能である。開閉信号生
成回路はバス調停信号に応答するようにでき、バス分割
スイッチは、それぞれのゲートが開閉信号に結合された
電界効果トランジスタ群を用いて形成することができ
る。
【００１０】他の実施形態では、本発明の分割可能コン
ピュータ・バスは、アドレス/データ信号ノードおよび
制御信号ノードを有するバス・コントローラ、それぞれ
がアドレス/データ信号ノードおよび制御信号ノードを
有する第１および第２のバス・スロット、アドレス/デ
ータ信号バス分割スイッチ群、ならびに第１および第２
の制御信号バス分割スイッチ群を含む。分割スイッチ群
はそれぞれ、スイッチを開閉するための分割入力を有す
る。バス・コントローラのアドレス/データ信号ノード
は第１のバス・スロットのアドレス/データ信号ノード
およびアドレス/データ信号バス分割スイッチ群の左端
子に結合されている。アドレス/データ信号バス分割ス
イッチ群の右端子は、第２のバス・スロットのアドレス
／データ信号ノードへ結合されている。バス・コントロ
ーラの制御信号ノードは、第１及び第２の制御信号バス
分割スイッチ群夫々の左端子に結合されている。第１の
制御信号バス分割スイッチ群の右端子は、第１のバス・
スロットの制御信号ノードに結合されている。第２の制
御信号バス分割スイッチ群の右端子は、第２のバス・ス
ロットの制御信号ノードに結合されている。第１および
第２のバス・スロットはそれぞれ、第１および第２の周
辺システムにインターフェースするように動作可能であ
り、第１の周辺システムは第２の周辺システムより高速
でデータ転送が可能である。また、開閉信号を生成する
回路が設けられている。開閉信号は、アドレス/データ
信号バス分割スイッチの分割入力および第２の制御信号
バス分割スイッチ群の分割入力に結合され、反転開閉信
号が第１の制御信号バス分割スイッチ群の分割入力に結
合されている。開閉信号生成回路は、バス・トラフィッ
クが第１の周辺システムに関係している場合の開閉信号
を第１の状態とし、バストラフィックが第２の周辺シス
テムに関係している場合の開閉信号を第２の状態とする
ように動作する。第１の状態では、アドレス/データ信
号バス分割スイッチ群および第２の制御信号バス分割ス
イッチ群のスイッチは開いており、第１の制御信号バス
分割スイッチ群のスイッチは閉じている。第２の状態で
は、アドレス/データ信号バス分割スイッチ群および第
２の制御信号バス分割スイッチ群のスイッチは閉じてて
おり、第１の制御信号バス分割スイッチ群のスイッチは
開いている。開閉信号生成回路はバス調停信号に応答す
るものとすることができる。
【００１１】他の実施形態では、本発明は第１および第
２のバス・スロットを有し、第１および第２のデータ転
送速度のバス・コントローラと協働可能なコンピュータ
・バスの制御方法を含む。この方法は、コンピュータ・
バスが第１のデータ転送速度で動作しているとき、バス
・コントローラのアドレス/データ・ピンが第１および
第２の両バス・スロットのアドレス/データピンに結合
されるが、バス・コントローラの制御ピンは第２のバス
・スロットの制御ピンにのみ結合されるように、コンピ
ュータ・バスを分割するステップと、コンピュータ・バ
スが第２のデータ転送速度で動作しているとき、バス・
コントローラのアドレス/データピンが第１のバス・ス
ロットのアドレス/データピンにのみ結合され、バス・
コントローラの制御ピンが第１のバス・スロットの制御
ピンにのみ結合されるように、コンピュータ・バスを分
割するステップとを含む。第２のデータ転送速度は第１
のデータ転送速度より高くすることができる。上記のス
テップは、バスラインの指定された位置に介装されたFE
Tスイッチを開閉することによって実行することができ
る。また、この方法には、次のバス・サイクルが第１と
第２のデータ転送速度のうちどちらで実行されるかを判
定するステップを含めることができる。このステップは
バス調停信号に応答して実行することができる。
【００１２】
【実施例】図３は本発明の一実施形態の分割可能なバス
・アーキテクチャ300を示すブロック図である。図３に
は４つのバス・スロットA、B、CおよびDを示す。各バス
・スロットは基本的にはノード群からなり、このノード
群はモデムあるいは他の装置等の周辺装置に係合するた
めのバスソケットに電気的に接続することができる。各
スロットは、その実施態様のために選択された一般的な
PCI規格等のバス規格によって規定されるようなアドレ
ス/データ信号および制御信号を含む。図３には４つの
バス・スロットのみを示すが、５つ以上あるいは３つ以
下のスロットを含む実施態様も可能である。
【００１３】また、図３のバス・アーキテクチャはアド
レス/データ信号バス分割スイッチ群302および２つの制
御信号バス分割スイッチ群304および306を含む。これら
の信号バス分割スイッチは任意の手段を用いて実施する
ことができるが、かかる手段は開閉信号に応答して左右
の端子の間の接続を開閉し得るものでなければならな
い。図４には好適な信号バス分割スイッチ群400を示
す。図４からわかるように、信号バス分割スイッチ400
はそれぞれのゲートが共通の信号バス分割入力402に結
合された電界効果トランジスタ（FET）群で構成するこ
とができる。FETのドレインおよびソースは左端子群404
および右端子群406に結合されている。図示する構成で
は、FETは共通の信号バス分割入力402に印加される開閉
信号に応答して左右の端子404、406の間の接続を開閉す
るように動作することができる。
【００１４】バス・コントローラ309のアドレス/データ
ピンとバス・スロットAのアドレス/データノードの間に
アドレス/データ線308が結合されている。バス・スロッ
トAおよびBのアドレス/データノードの間にはアドレス/
データ線310が結合されている。バス・スロットBのアド
レス/データノードとアドレス/データ信号バス分割スイ
ッチ302の左端子との間にはアドレス/データ線312が結
合されている。アドレス/データ信号バス分割信号302の
右端子とバス・スロットCのアドレス/データノードとの
間にはアドレス/データ線314が結合されている。バス・
スロットCおよびDのアドレス/データノードの間にはア
ドレス/データ線316が結合されている。電気的には、ア
ドレス/データ線308、310および312が、バス・コントロ
ーラ309のアドレス/データピンをバス・スロットAおよ
びBの両方のアドレス/データノードおよびアドレス/デ
ータ信号バス分割スイッチ302の左端子に結合する１つ
のバス区画を形成する。アドレス/データ線314および31
6が、アドレス/データ信号バス分割スイッチ302の右端
子をバス・スロットCおよびDの両方のアドレス/データ
ノードに結合する別のバス区画を形成する。
【００１５】同様に、制御信号線318および320が、バス
・コントローラ309の制御信号ピンを制御信号バス分割
スイッチ304および306の左端子に結合する１つのバス区
画を形成する。制御信号線322および324が、制御信号バ
ス分割スイッチ304の右端子をバス・スロットAおよびB
の両方の制御ノードに結合する別のバス区画を形成す
る。制御信号線326および328が、制御信号バス分割スイ
ッチ306の右端子をバス・スロットCおよびDの両方の制
御ノードに結合する、さらに別のバス区画を形成する。
好適には、制御線322、324および制御線326、328上にバ
ス・キーパー（プルアップあるいはプルダウン）抵抗器
が配置される。これは、対応する制御信号バス分割スイ
ッチが開いているとき、制御バスのバス・コントローラ
309から切り離される区画が不定な、すなわち不適切な
状態に留まらないようにするためである。
【００１６】開閉信号生成回路330が開閉信号を生成
し、この開閉信号はアドレス/データ信号バス分割スイ
ッチ302および制御信号バス分割スイッチ306の信号バス
分割入力に直接結合される。開閉信号はインバータ332
を介して制御信号バス分割スイッチ304の信号バス分割
入力に結合される。開閉信号生成回路330はバス・コン
トローラ309とは別に形成してもよく、またそれと同じ
集積回路上に形成してもよい。さらに、開閉信号生成回
路330とバス・コントローラ309の一方あるいは両方をマ
イクロプロセッサ、DMAコントローラあるいは周辺サブ
システム等の他の要素と同じ集積回路パッケージ内に形
成することができる。開閉信号生成回路330の機能を図
５および図６を参照して以下により詳細に説明する。バ
ス・コントローラ309は２つの異なるバス・クロック周
波数で動作可能な任意のバス・コントローラとすること
ができる。
【００１７】好適には、（66MHzでのデータ転送が可能
であるもののような）高速の周辺装置をバス・スロット
AおよびBに挿入し、（33MHzでのデータ転送が可能であ
るもののような）低速の周辺装置をバス・スロットCお
よびDに挿入する。かかる実施態様では、クロック源A/B
で固定の66MHzクロックを供給し、クロック源C/Dで固定
の33MHzクロックを供給する。これらのクロックはバス
・コントローラ309をクロックするのに用いるマスタク
ロック信号（図示せず）から得ることができる。クロッ
ク源A/BおよびC/Dを同じマスタクロックから得るか否か
にかかわりなく、これらのクロックは、グリッチングを
防止するために、バス・コントローラ309をクロックす
るのに用いられるクロックと同期していなければならな
い。図示するように、クロック源A/Bは選択されている
バス規格に従ってバス・スロットAおよびBの適当なノー
ドに結合される。同様に、クロック源C/Dはバス・スロ
ットCおよびDの適当なノードに結合される。
【００１８】一実施形態では、選択されたバス規格に応
じてそれぞれのバス・スロットは、図３中に“B/R”
（バス要求）および“B/G”（バス許可）として示す１
対のバス調停信号を有する。これらの信号は、バス・コ
ントローラ309に結合され、バス・コントローラがバス
・スロットに挿入された周辺装置の要求するバス・アク
セスに対する従来と同様の態様の調停を行うのに用いら
れる。
【００１９】図３のバス・アーキテクチャの動作を図５
および図６を参照して説明する。ステップ500におい
て、バス・サイクルが要求されるたびに、そのサイクル
を高バス・クロック周波数（たとえば66 MH）で実行す
べきか、低バス・クロック周波数（たとえば33MHz）で
実行すべきかが判定される。図６には、このステップの
好適な実施態様を詳細に示す。ステップ600において、
バス・スロットに挿入された各周辺装置はアドレスある
いは一連のアドレスに関係付けられる。スロットAある
いはBに挿入された高速周辺装置は１つのアドレス群に
関係付けられ、スロットCあるいはDに挿入された低速周
辺装置は別のアドレス群に関係付けられる。ステップ60
2において、バス調停線の各群（各バス・スロットに対
して１群）は、そのスロットに挿入された周辺装置に対
応する速度に関係付けられる。好適には、バス・スロッ
トAおよびBは高速に関係付けられ、バス・スロットCお
よびDは低速に関係付けられる。ステップ604において、
バス・サイクルが要求されると、そのバス・サイクルが
プロセッサすなわちDMAコントローラによって要求され
たものであるか、バス・スロットの１つに挿入された１
つの周辺装置によって要求されたものであるかが判定さ
れる。プロセッサすなわちDMAコントローラによって要
求されたバス・サイクルである場合、ステップ606にお
いて、このサイクルに使用すべき速度をそのバス・サイ
クルの目標アドレスに基づいて判定する。一方、そのバ
ス・サイクルがバス・スロットに挿入された周辺装置の
１つによって要求されたものである場合、ステップ608
において、そのバス・サイクルに関係付けられたバス調
停信号の識別に基づいて、そのサイクルに使用すべき速
度を判定する。たとえば、スロットA内の周辺装置がB/R
Aをアサートして、これによりあるバス・サイクルが要
求されたものとする。バス・コントローラ309がB/G Aを
アサートし、スロットAの周辺装置にこのバスを許可し
たとすると、この同じB/G Aのアサートを用いてこの要
求されたバス・サイクルが２つのバス・クロック周波数
のうちの高いほうで発生しなければならないことを示す
のに使用することができる。これは、B/R AおよびB/G A
がステップ602において事前に高いほうの周波数に関係
付けられていたためである。
【００２０】図５に戻って、次のバス・サイクルが高速
クロック周波数と低速クロック周波数のいずれで発生す
るかが判定されると、２つのうちの１つの経路上で実行
が継続される。このサイクルが高速でなければならない
場合、ステップ502において、バス・コントローラ309の
制御信号ピンが高速スロットAおよびBにのみ結合される
ように制御バスが分割される。ステップ504において、
バス・コントローラ309のアドレス/データ信号ピンが高
速スロットAおよびBにのみ結合されるようにアドレス/
データバスが分割される。この分割は、開閉信号生成回
路330が開閉信号をアサートして分割スイッチ304を閉ざ
し、分割スイッチ302および306を開かせることによって
行なわれる。その後、ステップ506において、バス・サ
イクルが高速周波数で完了し、実行はステップ500に続
く。
【００２１】ステップ500において次のバス・サイクル
が低速であるべきことが判定され、ステップ508におい
て、バス・コントローラ309の制御信号ピンが低速スロ
ットCおよびDにのみ結合されるように制御バスが分割さ
れる。ステップ510において、バス・コントローラ309の
アドレス/データ信号ピンがすべてのスロットA、B、Cお
よびDに結合されるようにアドレス/データバスが分割さ
れる。この分割は、開閉信号生成回路330がデアサート
して（deassertion）分割スイッチ304を開かせ、分割ス
イッチ302および306を閉ざすことによって行なわれる。
その後、ステップ506において、バス・サイクルが低速
周波数で完了し、実行はステップ500に続く。この手順
説明における開閉信号生成回路330は、従来のデジタル
設計技術を用いて構成可能である。
【００２２】〔実施態様〕なお、本発明の実施態様の例
を以下に示す。
【００２３】〔実施態様１〕バス・コントローラ（30
9）と、それぞれ開閉信号に応答して左右の端子間の接
続を開閉するように動作可能であるバス分割スイッチ群
（302）と、前記開閉信号を生成する回路（330）と、第
１および第２のバス・スロット（A、B）と、前記バス・
コントローラ（309）を前記第１のバス・スロット（A）
及び前記バス分割スイッチ群（302）の前記左の端子に
結合する第１のバス区画（308、310、312）と、前記バ
ス分割スイッチ（302）の前記右の端子を前記第２のバ
ス・スロット（C）に結合する第２のバス区画（314）と
を具備することを特徴とする分割可能なコンピュータ・
バス。
【００２４】〔実施態様２〕前記コンピュータ・バス
（300）は第１および第２のデータ転送速度で動作可能
であり、前記第１のデータ転送速度は前記第２のデータ
転送速度より高く、前記開閉信号を生成する前記回路
（330）は、前記コンピュータ・バスが前記第１のデー
タ転送速度で動作しているとき前記バス分割スイッチ群
（302）を開き、前記コンピュータ・バスが前記第２の
データ転送速度で動作しているとき前記バス分割スイッ
チ群（302）を閉じるように動作可能であることを特徴
とする、実施態様１に記載の分割可能なコンピュータ・
バス。
【００２５】〔実施態様３〕前記開閉信号を生成する前
記回路（330）はバス調停信号（B/R、B/G）に応答して
前記バス分割スイッチ群（302）を開閉するように動作
可能であることを特徴とする実施態様１または実施態様
２に記載の分割可能なコンピュータ・バス。
【００２６】〔実施態様４〕前記開閉信号を生成する前
記回路（330）は前記バス・コントローラ（309）の生成
するバス許可信号（B/G）に応答して前記バス分割スイ
ッチ群（302）を開閉するように動作可能であり、前記
バス許可信号（B/G）は前記第１および第２のバス・ス
ロット（A、C）に挿入されたシステムへの通信のための
ものであることを特徴とする、実施態様１乃至実施態様
３のいずれか一項に記載の分割可能なコンピュータ・バ
ス。
【００２７】〔実施態様５〕第１および第２のバス・ス
ロット（A、C）を有し、バス・コントローラ（309）に
よって第１および第２のデータ転送速度で動作可能であ
るコンピュータ・バス（300）の制御方法であって、
（ａ）前記コンピュータ・バス（300）が前記第１のデ
ータ転送速度で動作しているとき、前記バス・コントロ
ーラ（309）のアドレス/データ・ピン（308）が前記第
１および第２の両バス・スロット（A、C）のアドレス/
データ・ピンに結合されるが、前記バス・コントローラ
（309）の制御ピン（318）は前記第２のバス・スロット
（C）の制御ピンにのみ結合されるように前記コンピュ
ータ・バス（300）を分割するステップと、（ｂ）前記
コンピュータ・バス（300）が前記第２のデータ転送速
度で動作しているとき、前記バス・コントローラ（30
9）のアドレス/データ・ピンが前記第１のバス・スロッ
ト（A）のアドレス/データ・ピンにのみ結合され、前記
バス・コントローラ（309）の前記制御ピン（318）が前
記第１のバス・スロット（A）の制御ピンにのみ結合さ
れるように前記コンピュータ・バス（300）を分割する
ステップとを設けて成る方法。
【００２８】〔実施態様６〕前記第２のデータ転送速度
は前記第１のデータ転送速度より高いことを特徴とする
実施態様５記載の方法。
【００２９】〔実施態様７〕前記ステップ（ａ）は、
（ａ１）前記第１および第２のバス・スロット（A、C）
の間を伸長するアドレス/データ線中に介装された第１
のFETスイッチ群（302）を閉じるステップと、（ａ２）
前記バス・コントローラ（309）と前記第２のバス・ス
ロット（C）との間を伸長する制御線中に介装された第
２のFETスイッチ群（306）を閉じるステップと、（ａ
３）前記バス・コントローラ（309）と前記第１のバス
・スロット（A）との間を伸長する制御線中に介装され
た第３のFETスイッチ群（304）を開くステップとを含む
ことを特徴とする実施態様５または実施態様６に記載の
方法。
【００３０】〔実施態様８〕前記ステップ（ｂ）は、
（ｂ１）前記第１および第２のバス・スロット（A、C）
の間を伸長するアドレス/データ線中に介装された第１
のFETスイッチ群（302）を開くステップと、（ｂ２）前
記バス・コントローラ（309）と前記第２のバス・スロ
ット（C）との間を伸長する制御線中に介装された第２
のFETスイッチ群（306）を開くステップと、（ｂ３）前
記バス・コントローラ（309）と前記第１のバス・スロ
ット（A）との間を伸長する制御線中に介装された第３
のFETスイッチ群（304）を閉じるステップとを含むこと
を特徴とする実施態様５乃至実施態様７のいずれか一項
に記載の方法。
【００３１】〔実施態様９〕次のバス・サイクルが前記
第１および第２のデータ転送速度のどちらで実行される
かを判定するステップを含み、前記判定ステップはバス
調停信号（B/R、B/G）に応答して実行されることを特徴
とする実施態様５乃至実施態様８のいずれか一項に記載
の方法。
【００３２】〔実施態様１０〕次のバス・サイクルが前
記第１および第２のデータ転送速度のどちらで実行され
るかを判定するステップを含み、前記判定ステップは前
記バス・コントローラ（309）の生成するバス許可信号
（B/G）に応答して実行されることを特徴とする実施態
様５乃至実施態様８のいずれか一項に記載の方法。
【００３３】
【発明の効果】本発明には多くの利点がある。たとえ
ば、バスをオン・ザ・フライで分割することができるた
め、多数の周辺装置がバス・スロットに挿入されている
ことによる累積的な負荷の影響が緩和される。（バスが
高いほうの周波数で動作している時は、低速の周辺装置
はバスから切り離されているため、一部の周辺装置のみ
がバスの負荷となる。）また、バスをこのように分割す
ることが可能であるため、高速バス・サイクルに対する
バスの物理的な長さを、低速バス・サイクルに対するも
のに比べてはるかに短縮することができ、また、信号伝
搬時間を短縮することによって、高速周波数におけるバ
ス動作を改善することができる。さらに、（バス・サイ
クルの目標アドレスのみに依存せず）バス調停信号に基
づいてバス速度の選択が可能となり、ひいては活動区画
の選択が可能になるため、本発明のマルチ・スピード・
バスを、バス・スロットに挿入された任意の周辺装置に
よってバス・サイクルを開始することのできる最近のシ
ステムに使用することができる。さらに、低速サイクル
中に低速周辺装置を制御バスに結合したままで高速周辺
装置を制御バスから完全に切り離すことができるため、
高速周辺装置が誤った制御情報をサンプリングする可能
性がなくなる一方で、低速周辺装置が制御線を使用する
ことができるようになる。他の利点については当業者に
は明らかであろう。
【００３４】本発明の詳細をその具体的実施形態を参照
して説明したが、この説明は例示のみを意図するもので
ある。当業者には本発明の精神および範囲から逸脱する
ことなくここに説明した実施形態に対して多くの変更が
可能であり、かかる変更は特許請求の範囲に含まれるこ
とは明らかであろう。
【図面の簡単な説明】
【図１】従来のコンピュータ・バス・アーキテクチャを
示すブロック図である。
【図２】第２の従来のコンピュータ・バス・アーキテク
チャを示すブロック図である。
【図３】本発明の一実施形態のコンピュータ・バス・ア
ーキテクチャを示すブロック図である。
【図４】図３に示すバス分割スイッチ群の代表的な１つ
のスイッチを示す概略図である。
【図５】本発明の一実施形態のコンピュータ・バス制御
方法を示す流れ図である。
【図６】図５の流れ図の一部をより詳細に示す流れ図で
ある。
【符号の説明】
100：DMAコントローラ、 105,107,200：バス・コントローラ、 106,108：バス・コントローラ・クロック、 109,111,203：バス、 201：バス・クロック発生器、 202：復号ブロック、 240：信号選別論理、 300：分割可能なバス・アーキテクチャ、 302：アドレス/データ信号バス分割スイッチ群、 304,306：制御信号バス分割スイッチ群、 309：バス・コントローラ、 308,310,312,314,316：アドレス/データ線、 318,320,322,324,326,328：制御信号線、 330：開閉信号生成回路、 332：インバータ、 400：信号バス分割スイッチ群、 402：信号バス分割スイッチ400の信号バス分割入力、 404：電界効果トランジスタの左端子群、 406：電界効果トランジスタの右端子群、 500,502,504,506,508,510：図３のバス・アーキテクチ
ャの動作ステップ、 600,602,604,606,608：ステップ500の実施形態、 A,B,C,D：バス・スロット
───────────────────────────────────────────────────── フロントページの続き (72)発明者 サミュエル・エム・バブ アメリカ合衆国コロラド州フォート・コリ ンズ フォシー・クリーク・ドライブ 5317 (72)発明者 グレグ・エー・デジ アメリカ合衆国コロラド州フォート・コリ ンズ スプリングウッド・ドライブ 1307

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】バス・コントローラ（309）と、 それぞれ開閉信号に応答して左右の端子間の接続を開閉
    するように動作可能であるバス分割スイッチ群（302）
    と、 前記開閉信号を生成する回路（330）と、 第１および第２のバス・スロット（A、B）と、 前記バス・コントローラ（309）を前記第１のバス・ス
    ロット（A）及び前記バス分割スイッチ群（302）の前記
    左の端子に結合する第１のバス区画（308、310、312）
    と、 前記バス分割スイッチ（302）の前記右の端子を前記第
    ２のバス・スロット（C）に結合する第２のバス区画（3
    14）とを具備することを特徴とする分割可能なコンピュ
    ータ・バス。
JP10222616A 1997-08-13 1998-08-06 コンピュータ・バス Pending JPH11143821A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US910,278 1997-08-13
US08/910,278 US5958033A (en) 1997-08-13 1997-08-13 On- the-fly partitionable computer bus for enhanced operation with varying bus clock frequencies

Publications (1)

Publication Number Publication Date
JPH11143821A true JPH11143821A (ja) 1999-05-28

Family

ID=25428563

Family Applications (1)

Application Number Title Priority Date Filing Date
JP10222616A Pending JPH11143821A (ja) 1997-08-13 1998-08-06 コンピュータ・バス

Country Status (3)

Country Link
US (1) US5958033A (ja)
JP (1) JPH11143821A (ja)
DE (1) DE19828620B4 (ja)

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6728811B2 (en) * 1998-03-23 2004-04-27 Hitachi, Ltd. Input/output device for connection and disconnection of active lines
US6425041B1 (en) * 1998-06-05 2002-07-23 Micron Technology, Inc. Time-multiplexed multi-speed bus
JP2000112877A (ja) * 1998-10-07 2000-04-21 Matsushita Electric Ind Co Ltd データ転送装置
US6404660B1 (en) * 1999-12-23 2002-06-11 Rambus, Inc. Semiconductor package with a controlled impedance bus and method of forming same
DE10026245A1 (de) * 2000-05-26 2002-01-24 Bayerische Motoren Werke Ag Verfahren zum Datenaustausch zwischen mehreren Teilnehmern
US6889304B2 (en) 2001-02-28 2005-05-03 Rambus Inc. Memory device supporting a dynamically configurable core organization
US7610447B2 (en) * 2001-02-28 2009-10-27 Rambus Inc. Upgradable memory system with reconfigurable interconnect
GB2383656B (en) * 2001-02-28 2003-12-03 Rambus Inc Upgradable memory system with reconfigurable interconnect
US7500075B1 (en) 2001-04-17 2009-03-03 Rambus Inc. Mechanism for enabling full data bus utilization without increasing data granularity
US6825841B2 (en) * 2001-09-07 2004-11-30 Rambus Inc. Granularity memory column access
US8190808B2 (en) * 2004-08-17 2012-05-29 Rambus Inc. Memory device having staggered memory operations
US7280428B2 (en) 2004-09-30 2007-10-09 Rambus Inc. Multi-column addressing mode memory system including an integrated circuit memory device
US7254075B2 (en) * 2004-09-30 2007-08-07 Rambus Inc. Integrated circuit memory system having dynamic memory bank count and page size
TWI316664B (en) * 2004-11-03 2009-11-01 Via Tech Inc A chipset supporting two kinds of buses
US8595459B2 (en) 2004-11-29 2013-11-26 Rambus Inc. Micro-threaded memory
US20060248305A1 (en) * 2005-04-13 2006-11-02 Wayne Fang Memory device having width-dependent output latency
US20070260841A1 (en) 2006-05-02 2007-11-08 Hampel Craig E Memory module with reduced access granularity
US7814301B2 (en) * 2007-04-11 2010-10-12 Hewlett-Packard Development Company, L.P. Clock architecture for multi-processor systems
US20080270653A1 (en) * 2007-04-26 2008-10-30 Balle Susanne M Intelligent resource management in multiprocessor computer systems
US8127049B1 (en) 2008-03-12 2012-02-28 Matrox Graphics Inc. Input/output pin allocation for data streams of variable widths
US9268719B2 (en) 2011-08-05 2016-02-23 Rambus Inc. Memory signal buffers and modules supporting variable access granularity
EP3217240A1 (en) * 2016-03-07 2017-09-13 Aldebaran Robotics Data communication bus for a robot
DE102017208833B4 (de) * 2017-05-24 2018-12-13 Wago Verwaltungsgesellschaft Mbh Moduleinheit

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4535448A (en) * 1982-12-10 1985-08-13 At&T Bell Laboratories Dual bus communication system
FR2605768B1 (fr) * 1986-10-23 1989-05-05 Bull Sa Dispositif de commande de bus constitue par plusieurs segments isolables
JP2910303B2 (ja) * 1990-06-04 1999-06-23 株式会社日立製作所 情報処理装置
GB2252432B (en) * 1991-02-01 1994-09-28 Intel Corp Method and apparatus for operating a computer bus using selectable clock frequencies
WO1994023370A1 (en) * 1993-04-02 1994-10-13 Picopower Technology Incorporated Two speed bus clock allowing operation of high speed peripherals
GB9324040D0 (en) * 1993-11-23 1994-01-12 Int Computers Ltd Data switching apparatus
GB9405855D0 (en) * 1994-03-24 1994-05-11 Int Computers Ltd Computer system
US5802355A (en) * 1996-12-10 1998-09-01 International Business Machines Corporation Multi-processor system using processors of different speeds

Also Published As

Publication number Publication date
DE19828620B4 (de) 2005-06-09
DE19828620A1 (de) 1999-02-18
US5958033A (en) 1999-09-28

Similar Documents

Publication Publication Date Title
JPH11143821A (ja) コンピュータ・バス
JP3232283B2 (ja) Ｐｃｉバスをサポートするコンピュータ・システム
KR100333586B1 (ko) 다중 버스의 지원 방법 및 이를 위한 컴퓨터 시스템
JP3147432B2 (ja) パイプライン処理装置
US6182178B1 (en) Method and system for supporting peripheral component interconnect (PCI) peer-to-peer access across a PCI host bridge supporting multiple PCI buses
CN100462953C (zh) Pci express开关的pci express端点与下游端口的模拟电路
US5568621A (en) Cached subtractive decode addressing on a computer bus
US5469547A (en) Asynchronous bus interface for generating individual handshake signal for each data transfer based on associated propagation delay within a transaction
US5519872A (en) Fast address latch with automatic address incrementing
KR0156920B1 (ko) 이중영역 기억장치 제어기 및 그 제어방법
US5867645A (en) Extended-bus functionality in conjunction with non-extended-bus functionality in the same bus system
US6161189A (en) Latch-and-hold circuit that permits subcircuits of an integrated circuit to operate at different frequencies
US6323755B1 (en) Dynamic bus locking in a cross bar switch
US5937167A (en) Communication controller for generating four timing signals each of selectable frequency for transferring data across a network
US5644734A (en) Method and apparatus for multiplexing bus connector signals with sideband signals
US6067590A (en) Data bus agent including a storage medium between a data bus and the bus agent device
US7099966B2 (en) Point-to-point electrical loading for a multi-drop bus
US7165184B2 (en) Transferring data between differently clocked busses
US20070011366A1 (en) Bus system and data transfer method
US6026455A (en) Architecture and method for providing guaranteed access for a retrying bus master to a data transfer bridge connecting two buses in a computer system
US5960180A (en) Host adapter integrated circuit having autoaccess pause
US7130953B2 (en) Bus architecture techniques employing busses with different complexities
US6748513B1 (en) Method and apparatus for a low latency source-synchronous address receiver for a host system bus in a memory controller
JPH0248936B2 (ja) Handotaishusekikairosochi
US5983300A (en) Dynamic window mechanism for preventing invalid information propagation from the PCI bus