JPH0248936B2 - Handotaishusekikairosochi - Google Patents
HandotaishusekikairosochiInfo
- Publication number
- JPH0248936B2 JPH0248936B2 JP59205509A JP20550984A JPH0248936B2 JP H0248936 B2 JPH0248936 B2 JP H0248936B2 JP 59205509 A JP59205509 A JP 59205509A JP 20550984 A JP20550984 A JP 20550984A JP H0248936 B2 JPH0248936 B2 JP H0248936B2
- Authority
- JP
- Japan
- Prior art keywords
- type
- cpu
- signal
- interface
- peripheral
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/382—Information transfer, e.g. on bus using universal interface adapter
- G06F13/385—Information transfer, e.g. on bus using universal interface adapter for adaptation of a particular data processing system to different peripheral devices
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Microcomputers (AREA)
- Information Transfer Systems (AREA)
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、半導体集積回路装置に関し、特に接
続されたマイクロプロセツサの種別を判定し該種
別に応じた動作を行なう半導体集積回路装置に関
する。
続されたマイクロプロセツサの種別を判定し該種
別に応じた動作を行なう半導体集積回路装置に関
する。
（従来の技樹）
従来、中央処理装置（以下単にCPUと称する）
と周辺機器例えばキーボードあるいはデイスプレ
イ装置等との間のインタフエースを行なう半導体
集積回路は周辺LSI装置（例えば非同期通信用ア
ダプタLSI、同期データ通信用LSI、非同期レシ
ーバ／トランスミツタLSI、ペリフエラルインタ
フエースアダプタ、CRTコントローラ等）と呼
ばれており、接続されるCPUの種別に応じて複
数種類のものが製器化されていた。これは、
CPUの種別に応じて制御信号の種類および内容
が異なるため、周辺LSI装置に内蔵されるインタ
フエース回路が異なるためである。CPUの種別
に応じた周辺LSIを製作するためには、マスター
スライス法によつてインタフエース回路を切り換
える方法が用いられていた。
と周辺機器例えばキーボードあるいはデイスプレ
イ装置等との間のインタフエースを行なう半導体
集積回路は周辺LSI装置（例えば非同期通信用ア
ダプタLSI、同期データ通信用LSI、非同期レシ
ーバ／トランスミツタLSI、ペリフエラルインタ
フエースアダプタ、CRTコントローラ等）と呼
ばれており、接続されるCPUの種別に応じて複
数種類のものが製器化されていた。これは、
CPUの種別に応じて制御信号の種類および内容
が異なるため、周辺LSI装置に内蔵されるインタ
フエース回路が異なるためである。CPUの種別
に応じた周辺LSIを製作するためには、マスター
スライス法によつてインタフエース回路を切り換
える方法が用いられていた。
ところが、このような従来形においては、
CPUの種別ごとに多種類の周辺LSIを生産する必
要があり、生産工程が複雑になると共に１種類当
たりの生産量が減少して量産効果が低下し、各
LSI装置の単数が高くなるという不都合があつ
た。
CPUの種別ごとに多種類の周辺LSIを生産する必
要があり、生産工程が複雑になると共に１種類当
たりの生産量が減少して量産効果が低下し、各
LSI装置の単数が高くなるという不都合があつ
た。
（発明が解決しようとする問題点）
本発明は、前述の従来形における問題点に鑑
み、CPUの種別に係わりなく使用可能な周辺LSI
装置を提供し、周辺LSI装置の設計および生産工
程を簡略化すると共に、品質向上および低価格化
を図ることを目的とする。
み、CPUの種別に係わりなく使用可能な周辺LSI
装置を提供し、周辺LSI装置の設計および生産工
程を簡略化すると共に、品質向上および低価格化
を図ることを目的とする。
（問題点を解決するための手段）
上述の問題点を解決するため本発明によれば、
接続されたマイクロプロセツサから入力される複
数の制御信号のタイミング関係の相違にもとづき
該マイクロプロセツサの種類を判別するマイクロ
プロセツサ検索回路、および各々相異なる種類の
マイクロプロセツサと制御信号の授受を行なう複
数のインタフエース回路を具備し、該マイクロプ
ロセツサ検索回路の出力にもとづき接続されたマ
イクロプロセツサに対応するインタフエース回路
を選択することを特徴とする半導体集積回路装置
が提供される。
接続されたマイクロプロセツサから入力される複
数の制御信号のタイミング関係の相違にもとづき
該マイクロプロセツサの種類を判別するマイクロ
プロセツサ検索回路、および各々相異なる種類の
マイクロプロセツサと制御信号の授受を行なう複
数のインタフエース回路を具備し、該マイクロプ
ロセツサ検索回路の出力にもとづき接続されたマ
イクロプロセツサに対応するインタフエース回路
を選択することを特徴とする半導体集積回路装置
が提供される。
（作用）
本発明によれば、上述のような手段を用いるこ
とにより、周辺LSI装置内において該LSI装置に
接続されたマイクロプロセツサ等のCPUの種別
が自動的に判定され対応インタフエース回路が選
択される。したがつて、１種類の周辺LSI装置を
用いるだけで複数の種別のCPUと周辺装置との
間のインタフエースを行なうことが可能になる。
とにより、周辺LSI装置内において該LSI装置に
接続されたマイクロプロセツサ等のCPUの種別
が自動的に判定され対応インタフエース回路が選
択される。したがつて、１種類の周辺LSI装置を
用いるだけで複数の種別のCPUと周辺装置との
間のインタフエースを行なうことが可能になる。
（実施例）
以下、図面により本発明の実施例を説明する。
第１図は、本発明の１実施例に係わる半導体集
積回路装置としての周辺LSI装置の概略を示す。
同図の装置は、接続されたマイクロプロセツサ等
のCPUの種別を判定するCPU検索回路１、接続
されるCPUの種別ごとにそれぞれ設けられたＡ
タイプ用インタフエース２およびＢタイプ用イン
タフエース３、そして制御レジスタ４を具備す
る。
積回路装置としての周辺LSI装置の概略を示す。
同図の装置は、接続されたマイクロプロセツサ等
のCPUの種別を判定するCPU検索回路１、接続
されるCPUの種別ごとにそれぞれ設けられたＡ
タイプ用インタフエース２およびＢタイプ用イン
タフエース３、そして制御レジスタ４を具備す
る。
第１図の周辺LSI装置においては、図示しない
CPUから入力されたコントロール信号、例えば
イネーブル信号Ｅまたはリード信号、および
リードライト信号Ｒ／Ｗまたはライト信号等
がCPU検索回路１に入力され、CPU検索回路１
がこれらのコントロール信号を分析して接続され
ているCPUの種別を判定する。そして判定され
た種別に対応するインタフエース２または３にイ
ネーブル信号を入力して該インタフエースを起動
する。起動されたインタフエースはCPUから入
力された各コントロール信号に基づきレジスタコ
ントロール信号を作成して制御レジスタ４に印加
する。制御レジスタ４はこのレジスタコントロー
ル信号に応じてCPUに接続されたデータバスか
ら例えば８ビツトのデータD0，…，D7を取り込
み、あるいはレジスタ４のデータをCPUに転送
する。このような手順により、制御レジスタ４の
初期設定が行なわれこの制御レジスタ４の内容に
基づき周知のごとくCPUと図示しない周辺機器
との間のインタフエース動作が行なわれる。
CPUから入力されたコントロール信号、例えば
イネーブル信号Ｅまたはリード信号、および
リードライト信号Ｒ／Ｗまたはライト信号等
がCPU検索回路１に入力され、CPU検索回路１
がこれらのコントロール信号を分析して接続され
ているCPUの種別を判定する。そして判定され
た種別に対応するインタフエース２または３にイ
ネーブル信号を入力して該インタフエースを起動
する。起動されたインタフエースはCPUから入
力された各コントロール信号に基づきレジスタコ
ントロール信号を作成して制御レジスタ４に印加
する。制御レジスタ４はこのレジスタコントロー
ル信号に応じてCPUに接続されたデータバスか
ら例えば８ビツトのデータD0，…，D7を取り込
み、あるいはレジスタ４のデータをCPUに転送
する。このような手順により、制御レジスタ４の
初期設定が行なわれこの制御レジスタ４の内容に
基づき周知のごとくCPUと図示しない周辺機器
との間のインタフエース動作が行なわれる。
ところで、現在市販されているCPUの種別と
しては大きく２つの系統に分かれ、米国モトロー
ラ社の系統のものと米国インテル社の系統のもの
がある。そして、この２つの系統のCPUは周辺
LSI装置に関連するコントロール信号の形式およ
びタイミングが異なつている。本発明に係わる周
辺LSI装置においてはこれらのコントロール信号
のタイミングの相違を検出してインタフエースの
切り換えを行なう。
しては大きく２つの系統に分かれ、米国モトロー
ラ社の系統のものと米国インテル社の系統のもの
がある。そして、この２つの系統のCPUは周辺
LSI装置に関連するコントロール信号の形式およ
びタイミングが異なつている。本発明に係わる周
辺LSI装置においてはこれらのコントロール信号
のタイミングの相違を検出してインタフエースの
切り換えを行なう。
第２図は、モトローラ社系のCPU（例えばＡタ
イプのCPUと称する）、およびインテル社系の
CPU（例えばＢタイプのCPUと称する）における
コントロール信号の波形を示す。同図ａに示すよ
うに、ＡタイプのCPUにおけるコントロール信
号としてはイネーブル信号Ｅ、チツプセレクト信
号、リードライト信号Ｒ／の３種類のもの
がある。また、ＢタイプのCPUのコントロール
信号としては、同図ｂに示すように、チツプセレ
クト信号、リード信号、およびライト信号
WTの３種類のものがある。
イプのCPUと称する）、およびインテル社系の
CPU（例えばＢタイプのCPUと称する）における
コントロール信号の波形を示す。同図ａに示すよ
うに、ＡタイプのCPUにおけるコントロール信
号としてはイネーブル信号Ｅ、チツプセレクト信
号、リードライト信号Ｒ／の３種類のもの
がある。また、ＢタイプのCPUのコントロール
信号としては、同図ｂに示すように、チツプセレ
クト信号、リード信号、およびライト信号
WTの３種類のものがある。
これらの各コントロール信号の特徴をCPUの
種別ごとに抽出すると、まずＡタイプのCPUに
おいては、 (1) リードライト信号Ｒ／のライトモードすな
わち“Ｌ”レベルの期間中にイネーブル信号Ｅ
の“Ｈ”レベルの期間が含まれる。すなわち、
リードライト信号Ｒ／の立下がりエツジから
少なくとも約20nsec.の間イネーブル信号Ｅと
リードライト信号Ｒ／とが共に“Ｌ”レベル
となる。
種別ごとに抽出すると、まずＡタイプのCPUに
おいては、 (1) リードライト信号Ｒ／のライトモードすな
わち“Ｌ”レベルの期間中にイネーブル信号Ｅ
の“Ｈ”レベルの期間が含まれる。すなわち、
リードライト信号Ｒ／の立下がりエツジから
少なくとも約20nsec.の間イネーブル信号Ｅと
リードライト信号Ｒ／とが共に“Ｌ”レベル
となる。
(2) イネーブル信号Ｅの立上がりエツジによりデ
ータ続み取りを行なう。
ータ続み取りを行なう。
また、ＢタイプのCPUにおいては、
(1) リード信号とライト信号とは同時に
アクテイブ“Ｌ”にならない。
アクテイブ“Ｌ”にならない。
(2) ライト信号の立上がりエツジによりデー
タ読み取りを行なう。
タ読み取りを行なう。
このようなコントロール信号の特徴を分析する
と、CPUが周辺LSI装置内の制御レジスタに制御
データを書き込むいわゆるライトサイクルの最初
にCPUの種別を判定するためには、Ａタイプの
CPUにおける(1)の性質とＢタイプのCPUにおけ
る(1)の性質の相違を利用すればよいことがわか
る。
と、CPUが周辺LSI装置内の制御レジスタに制御
データを書き込むいわゆるライトサイクルの最初
にCPUの種別を判定するためには、Ａタイプの
CPUにおける(1)の性質とＢタイプのCPUにおけ
る(1)の性質の相違を利用すればよいことがわか
る。
第３図は、このような性質の相違を利用して
CPUの種別を判定するCPU検索回路の１例を示
す。同図の回路は、NORゲート５および６を有
するフリツプフロツプ７、該フリツプフロツプ７
の入力に接続されたNORゲート８およびインバ
ータ９、出力がＡタイプ用インタフエースに接続
されたANDゲート１０−１，１０−２，１０−
４，出力がＢタイプ用インタフエースに接続たれ
たANDゲート１１−１，１１−２，１１−４、
フリツプフロツプ７の出力と各ANDゲート１０
−１，１０−２，１０−４の入力との間にそれぞ
れ接続されたインバータ１２−１，１２−２，１
２−４を具備する。各ANDゲート１１−１，１
１−２，１１−４の一方の入力は直接フリツプフ
ロツプ７の出力に接続されている。また、アンド
ゲート１０−１および１１−１，１０−２および
１１−２，１０−４および１１−４の他方の入力
はそれぞれCPUに接続されるコントロール信号
端子Ｔ１，Ｔ２，Ｔ４に接続されている。また、
Ｔ５はリセツト信号が印加される端子であ
り、インバータ９の入力に接続されており、周辺
LSIの用途に応じて、内部回路で作成する場合も
ある。
CPUの種別を判定するCPU検索回路の１例を示
す。同図の回路は、NORゲート５および６を有
するフリツプフロツプ７、該フリツプフロツプ７
の入力に接続されたNORゲート８およびインバ
ータ９、出力がＡタイプ用インタフエースに接続
されたANDゲート１０−１，１０−２，１０−
４，出力がＢタイプ用インタフエースに接続たれ
たANDゲート１１−１，１１−２，１１−４、
フリツプフロツプ７の出力と各ANDゲート１０
−１，１０−２，１０−４の入力との間にそれぞ
れ接続されたインバータ１２−１，１２−２，１
２−４を具備する。各ANDゲート１１−１，１
１−２，１１−４の一方の入力は直接フリツプフ
ロツプ７の出力に接続されている。また、アンド
ゲート１０−１および１１−１，１０−２および
１１−２，１０−４および１１−４の他方の入力
はそれぞれCPUに接続されるコントロール信号
端子Ｔ１，Ｔ２，Ｔ４に接続されている。また、
Ｔ５はリセツト信号が印加される端子であ
り、インバータ９の入力に接続されており、周辺
LSIの用途に応じて、内部回路で作成する場合も
ある。
第３図の回路を含む周辺LSI装置が例えばＡタ
イプのCPUに接続されている場合には、各コン
トロール信号端子Ｔ１，Ｔ２，Ｔ４にはそれぞれ
リード／ライト信号Ｒ／、イネーブル信号Ｅ、
チツプセレクト信号が印加される。また、Ｂ
タイプのCPUが接続されている場合には各端子
Ｔ１，Ｔ２，Ｔ４にはそれぞれライト信号、
リード信号、チツプセレクト信号が印加さ
れる。周辺LSI装置の初期設定の際には端子Ｔ５
のリセツト信号が一時的に“Ｌ”レベルと
され、フリツプフロツプ７のノアゲート６の一方
の入力端子に、“Ｈ”レベルの信号が印加される。
これにより、フリツプフロツプ７の出力すなわち
NORゲート５の出力が“Ｈ”レベルとなる。し
たがつて、アンドゲート１１−１，１１−２，１
１−４の一方の入力に“Ｈ”レベルの信号が印加
され、各コントロール信号端子Ｔ１，Ｔ２，Ｔ４
がそれぞれＢタイプ用インタフエースに接続され
る。すなわち、第３図の回路においては、当初Ｂ
タイプのCPUに対応する状態とされている。そ
して、第３図の回路を含む周辺LSI装置はＡタイ
プのCPUに接続されている場合には、コントロ
ール信号端子Ｔ１およびＴ２にそれぞれ印加され
るリード／ライト信号Ｒ／およびイネーブル信
号Ｅが同時に“Ｌ”レベルとなる期間が生じ、し
たがつてノアゲート８の出力が“Ｈ”レベルとな
つてフリツプフロツプ７の出力を“Ｌ”レベルと
する。したがつて、アンドゲート１０−１，１０
−２，１０−４の一方の入力に高レベルの信号が
印加され、コントロール信号端子Ｔ１，Ｔ２，Ｔ
４がＡタイプ用インタフエースに接続される。す
なわち、初期設定の際のライトサイクルにおいて
コントロール信号端子Ｔ１およびＴ２の信号が同
時に“Ｌ”レベルとなつたことを検出し周辺LSI
装置をＡタイプ用のCPUに対応可能な状態に設
定する。
イプのCPUに接続されている場合には、各コン
トロール信号端子Ｔ１，Ｔ２，Ｔ４にはそれぞれ
リード／ライト信号Ｒ／、イネーブル信号Ｅ、
チツプセレクト信号が印加される。また、Ｂ
タイプのCPUが接続されている場合には各端子
Ｔ１，Ｔ２，Ｔ４にはそれぞれライト信号、
リード信号、チツプセレクト信号が印加さ
れる。周辺LSI装置の初期設定の際には端子Ｔ５
のリセツト信号が一時的に“Ｌ”レベルと
され、フリツプフロツプ７のノアゲート６の一方
の入力端子に、“Ｈ”レベルの信号が印加される。
これにより、フリツプフロツプ７の出力すなわち
NORゲート５の出力が“Ｈ”レベルとなる。し
たがつて、アンドゲート１１−１，１１−２，１
１−４の一方の入力に“Ｈ”レベルの信号が印加
され、各コントロール信号端子Ｔ１，Ｔ２，Ｔ４
がそれぞれＢタイプ用インタフエースに接続され
る。すなわち、第３図の回路においては、当初Ｂ
タイプのCPUに対応する状態とされている。そ
して、第３図の回路を含む周辺LSI装置はＡタイ
プのCPUに接続されている場合には、コントロ
ール信号端子Ｔ１およびＴ２にそれぞれ印加され
るリード／ライト信号Ｒ／およびイネーブル信
号Ｅが同時に“Ｌ”レベルとなる期間が生じ、し
たがつてノアゲート８の出力が“Ｈ”レベルとな
つてフリツプフロツプ７の出力を“Ｌ”レベルと
する。したがつて、アンドゲート１０−１，１０
−２，１０−４の一方の入力に高レベルの信号が
印加され、コントロール信号端子Ｔ１，Ｔ２，Ｔ
４がＡタイプ用インタフエースに接続される。す
なわち、初期設定の際のライトサイクルにおいて
コントロール信号端子Ｔ１およびＴ２の信号が同
時に“Ｌ”レベルとなつたことを検出し周辺LSI
装置をＡタイプ用のCPUに対応可能な状態に設
定する。
第４図は、CPU検索回路の他の例を示す。同
図の回路は、第３図の回路におけるNORゲート
８に代えてインバータ１３，１４、NANDゲー
ト１５およびインバータ１６を用いたものであ
る。インバータ１４は、高抵抗インバータ（立下
がりを遅くし、立上がりを速くしたインバータ）
であつて、他のインバータに比して出力インピー
ダンスを大きくし信号の遅延時間が大きくなるよ
うにされたものである。このような構成によつ
て、コントロール信号端子Ｔ２に印加されるイネ
ーブル信号Ｅの立上がりのタイミングを遅延させ
リード／ライト信号Ｒ／と該イネーブル信号Ｅ
とが共に低レベルである時間が長くなり、フリツ
プフロツプ７が確実にセツトされる。その他の動
作は第３図の回路と同じであるから説明を省略す
る。
図の回路は、第３図の回路におけるNORゲート
８に代えてインバータ１３，１４、NANDゲー
ト１５およびインバータ１６を用いたものであ
る。インバータ１４は、高抵抗インバータ（立下
がりを遅くし、立上がりを速くしたインバータ）
であつて、他のインバータに比して出力インピー
ダンスを大きくし信号の遅延時間が大きくなるよ
うにされたものである。このような構成によつ
て、コントロール信号端子Ｔ２に印加されるイネ
ーブル信号Ｅの立上がりのタイミングを遅延させ
リード／ライト信号Ｒ／と該イネーブル信号Ｅ
とが共に低レベルである時間が長くなり、フリツ
プフロツプ７が確実にセツトされる。その他の動
作は第３図の回路と同じであるから説明を省略す
る。
（発明の効果）
このように、本発明によれば、１種類の周辺
LSI装置によつて複数のタイプのCPUに対処する
ことが可能となり、１種類のLSI装置をより多数
生産することとなるから品質が向上しかつ単価を
安くすることが可能となる。
LSI装置によつて複数のタイプのCPUに対処する
ことが可能となり、１種類のLSI装置をより多数
生産することとなるから品質が向上しかつ単価を
安くすることが可能となる。
第１図は本発明の１実施例に係わる周辺LSI装
置の内部構成を示す部分的ブロツク回路図、第２
図ａおよびｂはそれぞれ相異なる種別のCPUの
コントロール信号等を示す波形図、そして第３図
および第４図はそれぞれ本発明に係わる周辺LSI
装置に用いられるCPU検索回路の例を示すブロ
ツク回路図である。 １……CPU検索回路、２……Ａタイプ用イン
タフエース、３……Ｂタイプ用インタフエース、
４……制御レジスタ、５，６，８……NORゲー
ト、７……フリツプフロツプ、９，１２−１，１
２−２，１２−４，１３，１４，１６……インバ
ータ、１０−１，１０−２，１０−４，１１−
１，１１−２，１１−４……ANDゲート、１５
……NANDゲート。
置の内部構成を示す部分的ブロツク回路図、第２
図ａおよびｂはそれぞれ相異なる種別のCPUの
コントロール信号等を示す波形図、そして第３図
および第４図はそれぞれ本発明に係わる周辺LSI
装置に用いられるCPU検索回路の例を示すブロ
ツク回路図である。 １……CPU検索回路、２……Ａタイプ用イン
タフエース、３……Ｂタイプ用インタフエース、
４……制御レジスタ、５，６，８……NORゲー
ト、７……フリツプフロツプ、９，１２−１，１
２−２，１２−４，１３，１４，１６……インバ
ータ、１０−１，１０−２，１０−４，１１−
１，１１−２，１１−４……ANDゲート、１５
……NANDゲート。
Claims (1)
- １ 接続されたマイクロプロセツサから入力され
る複数の制御信号のタイミング関係の相違にもと
づき該マイクロプロセツサの種類を判別するマイ
クロプロセツサ検索回路、および各々相異なる種
類のマイクロプロセツサと制御信号の授受を行な
う複数のインタフエース回路を具備し、該マイク
ロプロセツサ検索回路の出力にもとづき接続され
たマイクロプロセツサに対応するインタフエース
回路を選択することを特徴とする半導体集積回路
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59205509A JPH0248936B2 (ja) | 1984-10-02 | 1984-10-02 | Handotaishusekikairosochi |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59205509A JPH0248936B2 (ja) | 1984-10-02 | 1984-10-02 | Handotaishusekikairosochi |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6184764A JPS6184764A (ja) | 1986-04-30 |
| JPH0248936B2 true JPH0248936B2 (ja) | 1990-10-26 |
Family
ID=16508041
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59205509A Expired - Lifetime JPH0248936B2 (ja) | 1984-10-02 | 1984-10-02 | Handotaishusekikairosochi |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0248936B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63250759A (ja) * | 1987-04-08 | 1988-10-18 | Nippon Motoroola Kk | 集積回路装置 |
| EP0510241A3 (en) * | 1991-04-22 | 1993-01-13 | Acer Incorporated | Upgradeable/downgradeable computer |
| US5551012A (en) * | 1991-04-22 | 1996-08-27 | Acer Incorporated | Single socket upgradeable computer motherboard with automatic detection and socket reconfiguration for inserted CPU chip |
| US5761479A (en) * | 1991-04-22 | 1998-06-02 | Acer Incorporated | Upgradeable/downgradeable central processing unit chip computer systems |
| EP0529142A1 (en) * | 1991-08-30 | 1993-03-03 | Acer Incorporated | Upgradeable/downgradeable computers |
| KR930006553A (ko) * | 1991-09-27 | 1993-04-21 | 리차드 이. 살웬 | 디지탈 컴퓨터 시스템 |
-
1984
- 1984-10-02 JP JP59205509A patent/JPH0248936B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6184764A (ja) | 1986-04-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5309567A (en) | Structure and method for an asynchronous communication protocol between master and slave processors | |
| EP0167827B1 (en) | Interrupt level sharing circuit | |
| US5546563A (en) | Single chip replacement upgradeable computer motherboard with enablement of inserted upgrade CPU chip | |
| US8706917B1 (en) | General purpose input/output controller | |
| JPH11143821A (ja) | コンピュータ・バス | |
| US5572684A (en) | IEEE 488 interface and message handling method | |
| US5313621A (en) | Programmable wait states generator for a microprocessor and computer system utilizing it | |
| EP0408353B1 (en) | Semiconductor integrated circuit | |
| JPH0248936B2 (ja) | Handotaishusekikairosochi | |
| US6052746A (en) | Integrated circuit having programmable pull device configured to enable/disable first function in favor of second function according to predetermined scheme before/after reset | |
| US4972518A (en) | Logic integrated circuit having input and output flip-flops to stabilize pulse durations | |
| US6066964A (en) | Dynamic bus | |
| EP4513491A1 (en) | Signal processing circuit and memory | |
| JP2601792B2 (ja) | 大規模集積回路装置 | |
| US4330842A (en) | Valid memory address pin elimination | |
| EP0456419A2 (en) | Apparatus for driving a plurality of data output lines | |
| EP1243111A1 (en) | Method and circuit for protection of a universal serial bus transceiver against short-circuit | |
| Garetz | P696/S100—a bus which supports a wide range of 8-and 16-bit processors | |
| JPS6134657A (ja) | 入出力カ−ド具備計算機 | |
| JP3468505B2 (ja) | 半導体装置の入出力回路 | |
| KR100214327B1 (ko) | 인터럽트 발생회로와 방법 | |
| JPH06314255A (ja) | コンピュータシステム | |
| JPS60113392A (ja) | 半導体メモリ装置 | |
| JPS58205235A (ja) | デ−タ源競合防止回路 | |
| JPS60201465A (ja) | デ−タ処理装置 |