JPH11144495A - 半導体メモリ試験装置 - Google Patents
半導体メモリ試験装置Info
- Publication number
- JPH11144495A JPH11144495A JP9307026A JP30702697A JPH11144495A JP H11144495 A JPH11144495 A JP H11144495A JP 9307026 A JP9307026 A JP 9307026A JP 30702697 A JP30702697 A JP 30702697A JP H11144495 A JPH11144495 A JP H11144495A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- fail data
- under test
- test
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/38—Response verification devices
- G11C29/40—Response verification devices using compression techniques
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/44—Indication or identification of errors, e.g. for repair
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/3193—Tester hardware, i.e. output processing circuits with comparison between actual response and known fault free response
- G01R31/31935—Storing data, e.g. failure memory
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 同時に多数のメモリを試験する半導体メモリ
試験装置において、不良解析メモリの規模を小さくす
る。 【解決手段】 同時に多数のメモリを試験する半導体メ
モリ試験装置において、各被試験メモリのフェイル・デ
ータを１ビットのフェイル・データに圧縮し、その１ビ
ットのフェイル・データを１台の不良解析メモリのメモ
リ部が受け持つ各ビットの位置に割り付けて記憶させ
る。
試験装置において、不良解析メモリの規模を小さくす
る。 【解決手段】 同時に多数のメモリを試験する半導体メ
モリ試験装置において、各被試験メモリのフェイル・デ
ータを１ビットのフェイル・データに圧縮し、その１ビ
ットのフェイル・データを１台の不良解析メモリのメモ
リ部が受け持つ各ビットの位置に割り付けて記憶させ
る。
Description
【０００１】
【発明の属する技術分野】この発明は半導体メモリに試
験パターンを与える論理比較試験において、不一致が発
生した不良メモリセルの情報を不良解析メモリに記憶さ
せる半導体メモリ試験装置に関する。
験パターンを与える論理比較試験において、不一致が発
生した不良メモリセルの情報を不良解析メモリに記憶さ
せる半導体メモリ試験装置に関する。
【０００２】
【従来の技術】図２に従来のメモリ試験装置全体の基本
構成を示す。メモリ試験装置はタイミング発生器１１，
パターン発生器１２，不良解析メモリ１６，波形整形器
１３，論理比較器１５により構成され、被試験メモリ１
４の試験を行う。タイミング発生器１１で発生する基準
クロックに従ってパターン発生器１２は被試験メモリ１
４に与えるアドレス信号ＡＤＲ，試験データＤＡＴ，制
御信号ＣＯＮＴを出力する。
構成を示す。メモリ試験装置はタイミング発生器１１，
パターン発生器１２，不良解析メモリ１６，波形整形器
１３，論理比較器１５により構成され、被試験メモリ１
４の試験を行う。タイミング発生器１１で発生する基準
クロックに従ってパターン発生器１２は被試験メモリ１
４に与えるアドレス信号ＡＤＲ，試験データＤＡＴ，制
御信号ＣＯＮＴを出力する。
【０００３】これらの信号ＡＤＲ，ＤＡＴ，ＣＯＮＴは
波形整形器１３に与えられ、ここで試験に必要な波形に
整形して被試験メモリ１４に印加される。被試験メモリ
１４は、制御信号ＣＯＮＴによって、試験データＤＡＴ
の書込み、読み出しの制御が行われている。被試験メモ
リ１４から読み出された試験データＲＤＡＴは論理比較
器１５に与えられ、ここでパターン発生器１２から出力
される期待値データＰＤＡＴと読み出しデータＲＤＡＴ
とが比較され、その一致、不一致により被試験メモリ１
４の良否判定を行う。不一致のときは、不良解析メモリ
１６にフェイル・データが格納される。
波形整形器１３に与えられ、ここで試験に必要な波形に
整形して被試験メモリ１４に印加される。被試験メモリ
１４は、制御信号ＣＯＮＴによって、試験データＤＡＴ
の書込み、読み出しの制御が行われている。被試験メモ
リ１４から読み出された試験データＲＤＡＴは論理比較
器１５に与えられ、ここでパターン発生器１２から出力
される期待値データＰＤＡＴと読み出しデータＲＤＡＴ
とが比較され、その一致、不一致により被試験メモリ１
４の良否判定を行う。不一致のときは、不良解析メモリ
１６にフェイル・データが格納される。
【０００４】図３に従来の不良解析メモリ１６の概略の
構成を示す。不良解析メモリ１６はアドレス選択部１６
Ａと、メモリコントロール部１６Ｂと、メモリ部１６Ｃ
とによって構成される。メモリ部１６Ｃはアドレス選択
部１６Ａからの下位アドレス信号によってアクセスされ
る。アドレス選択部１６Ａはパターン発生器１２から発
生されたアドレス信号ＡＤＲを任意に選択できるように
なっており、上位アドレス信号はメモリコントロール部
１６Ｂへ、下位アドレス信号はメモリ部１６Ｃへ供給さ
れ、メモリコントロール部１６Ｂは論理比較器１５から
のフェイルデータＦＬＡによってメモリ部１６Ｃに書込
み信号を与え、メモリ部１６Ｃのセルに被試験メモリ１
４の不良情報を格納する。試験終了後、メモリ部１６Ｃ
の内容を調べることにより、被試験メモリ１４の不良ア
ドレスの解析を行う。
構成を示す。不良解析メモリ１６はアドレス選択部１６
Ａと、メモリコントロール部１６Ｂと、メモリ部１６Ｃ
とによって構成される。メモリ部１６Ｃはアドレス選択
部１６Ａからの下位アドレス信号によってアクセスされ
る。アドレス選択部１６Ａはパターン発生器１２から発
生されたアドレス信号ＡＤＲを任意に選択できるように
なっており、上位アドレス信号はメモリコントロール部
１６Ｂへ、下位アドレス信号はメモリ部１６Ｃへ供給さ
れ、メモリコントロール部１６Ｂは論理比較器１５から
のフェイルデータＦＬＡによってメモリ部１６Ｃに書込
み信号を与え、メモリ部１６Ｃのセルに被試験メモリ１
４の不良情報を格納する。試験終了後、メモリ部１６Ｃ
の内容を調べることにより、被試験メモリ１４の不良ア
ドレスの解析を行う。
【０００５】近年メモリＩＣは、大容量化、高集積化な
どがますます進んできている。それに伴い、１個のメモ
リＩＣ内に１つでも不良セルが存在すると、そのＩＣ全
体を不良品としてしまう方式では、生産性（歩留まり）
が上がらなくなってしまう。そのため、メモリＩＣの不
良セルを救済するためにメモリＩＣは内部に冗長構成を
持つようになっている。
どがますます進んできている。それに伴い、１個のメモ
リＩＣ内に１つでも不良セルが存在すると、そのＩＣ全
体を不良品としてしまう方式では、生産性（歩留まり）
が上がらなくなってしまう。そのため、メモリＩＣの不
良セルを救済するためにメモリＩＣは内部に冗長構成を
持つようになっている。
【０００６】冗長構成とは、メモリＩＣ内に予め予備セ
ルを持たせておき、不良セルがある場合はメモリＩＣの
製造プロセスの途中でその不良セルを予備セルに置き換
え、そのメモリＩＣ全体としては良品とすることによ
り、生産性を上げるものである。半導体試験装置におい
て、不良セルを検出し、予備セルに置き換えるための救
済解析を求める際に不良解析メモリ１６が使用される。
ルを持たせておき、不良セルがある場合はメモリＩＣの
製造プロセスの途中でその不良セルを予備セルに置き換
え、そのメモリＩＣ全体としては良品とすることによ
り、生産性を上げるものである。半導体試験装置におい
て、不良セルを検出し、予備セルに置き換えるための救
済解析を求める際に不良解析メモリ１６が使用される。
【０００７】図４Ａにデータ（Ｉ／Ｏ）幅が４ビット、
ワード数（アドレス深さ）が４の被試験メモリ１４の内
部構成例を示す。一般にメモリＩＣはアドレスデコーダ
１４Ａと、主メモリセルアレイ１４Ｂと、予備セル１４
Ｃとを具備して構成され、外部からアドレスデコーダ１
４Ａに入力されるアドレス信号ＡＤＲに従って、主メモ
リセルアレイ１４ＢのアドレスＡＤＲ１，ＡＤＲ２，Ａ
ＤＲ３，ＡＤＲ４がアクセスされ、各メモリセルＭＣＬ
に書込み、読み出しが行われる。
ワード数（アドレス深さ）が４の被試験メモリ１４の内
部構成例を示す。一般にメモリＩＣはアドレスデコーダ
１４Ａと、主メモリセルアレイ１４Ｂと、予備セル１４
Ｃとを具備して構成され、外部からアドレスデコーダ１
４Ａに入力されるアドレス信号ＡＤＲに従って、主メモ
リセルアレイ１４ＢのアドレスＡＤＲ１，ＡＤＲ２，Ａ
ＤＲ３，ＡＤＲ４がアクセスされ、各メモリセルＭＣＬ
に書込み、読み出しが行われる。
【０００８】不良解析メモリ１６を用いての救済解析の
結果、図４Ｂに示すように不良セルＦＬＭＣＬが存在し
ていることが分かった場合、この情報をもとに図４Ｃの
ように、不良アドレスのメモリセルＭＣＬを予備セル１
４Ｃで置き換え、不良品を良品化する。この置き換え
は、専用のリペア装置（レーザー・トリマまたは電気ヒ
ューズ方式など）を用いて行われる。
結果、図４Ｂに示すように不良セルＦＬＭＣＬが存在し
ていることが分かった場合、この情報をもとに図４Ｃの
ように、不良アドレスのメモリセルＭＣＬを予備セル１
４Ｃで置き換え、不良品を良品化する。この置き換え
は、専用のリペア装置（レーザー・トリマまたは電気ヒ
ューズ方式など）を用いて行われる。
【０００９】救済解析を行うため、被試験メモリ１４の
すべてのフェイル・データ（不良セルＦＬＭＣＬを表す
データ）を不良解析メモリ１６に取り込むと容量も大き
くなり、それらのデータを用いて行う解析の時間も長く
なる。図４Ａに示すメモリの内部構成では、予備セル１
４Ｃは各データ（Ｉ／Ｏ）にまたがるライン構造を取っ
ている。そのため、１ワード中のＩ／Ｏ方向に１つでも
不良セルＦＬＭＣＬが存在した場合、１ワード分のＩ／
Ｏを一括して予備セル１４Ｃに置き換える必要がある。
救済解析用の情報として必要なのは、各ワードに不良セ
ルＦＬＭＣＬが存在するかどうかなので、Ｉ／Ｏ方向の
すべてのフェイル・データをＯＲゲートで論理和をとっ
て１ビットに圧縮しても、救済解析用の情報として必要
十分である。こうすることで、フェイル・データも小さ
くなり、解析時間も短くなる。フェイル・データのＩ／
Ｏ方向の論理和をとり、新しいフェイル・データとする
ことをフェイル・データＩ／Ｏ圧縮と呼ぶ。
すべてのフェイル・データ（不良セルＦＬＭＣＬを表す
データ）を不良解析メモリ１６に取り込むと容量も大き
くなり、それらのデータを用いて行う解析の時間も長く
なる。図４Ａに示すメモリの内部構成では、予備セル１
４Ｃは各データ（Ｉ／Ｏ）にまたがるライン構造を取っ
ている。そのため、１ワード中のＩ／Ｏ方向に１つでも
不良セルＦＬＭＣＬが存在した場合、１ワード分のＩ／
Ｏを一括して予備セル１４Ｃに置き換える必要がある。
救済解析用の情報として必要なのは、各ワードに不良セ
ルＦＬＭＣＬが存在するかどうかなので、Ｉ／Ｏ方向の
すべてのフェイル・データをＯＲゲートで論理和をとっ
て１ビットに圧縮しても、救済解析用の情報として必要
十分である。こうすることで、フェイル・データも小さ
くなり、解析時間も短くなる。フェイル・データのＩ／
Ｏ方向の論理和をとり、新しいフェイル・データとする
ことをフェイル・データＩ／Ｏ圧縮と呼ぶ。
【００１０】図５及び図６に従来の不良解析メモリ１６
に設けられたフェイル・データ圧縮機能の概念を示す。
図５に示す例では４個の被試験メモリを試験する場合を
示す。このため４台の論理比較器１５Ａ〜１５Ｄから４
個の被試験メモリ（図５及び図６には特に図示しない）
を試験した論理比較結果がフェイル・データＦＬＡ〜Ｆ
ＬＤとして出力される。
に設けられたフェイル・データ圧縮機能の概念を示す。
図５に示す例では４個の被試験メモリを試験する場合を
示す。このため４台の論理比較器１５Ａ〜１５Ｄから４
個の被試験メモリ（図５及び図６には特に図示しない）
を試験した論理比較結果がフェイル・データＦＬＡ〜Ｆ
ＬＤとして出力される。
【００１１】これらのフェイル・データＦＬＡ〜ＦＬＤ
は各不良解析メモリ１６に設けられたフェイル・データ
圧縮ビット位置設定手段２０に入力され、このフェイル
・データ圧縮ビット位置設定手段２０において多ビット
のフェイル・データＦＬＡ〜ＦＬＤを１ビットのフェイ
ル・データに圧縮し、その圧縮したフェイル・データを
メモリ部１６Ｃに書き込む構成とされる。
は各不良解析メモリ１６に設けられたフェイル・データ
圧縮ビット位置設定手段２０に入力され、このフェイル
・データ圧縮ビット位置設定手段２０において多ビット
のフェイル・データＦＬＡ〜ＦＬＤを１ビットのフェイ
ル・データに圧縮し、その圧縮したフェイル・データを
メモリ部１６Ｃに書き込む構成とされる。
【００１２】フェイル・データ圧縮ビット位置設定手段
２０の構成を図６に示す。フェイル・データ圧縮ビット
位置設定手段２０にはフェイル・データＦＬ０〜ＦＬ３
のビット数に対応した数のビット位置設定手段２１Ａ〜
２１Ｄを有し、各ビット位置設定手段２１Ａ〜２１Ｄに
設けたビット位置設定レジスタ２２Ａ〜２２Ｄに設定す
るデータによって圧縮モードと非圧縮モード及び圧縮モ
ードにおいて出力するビット位置の設定を行うことがで
きるように構成されている。
２０の構成を図６に示す。フェイル・データ圧縮ビット
位置設定手段２０にはフェイル・データＦＬ０〜ＦＬ３
のビット数に対応した数のビット位置設定手段２１Ａ〜
２１Ｄを有し、各ビット位置設定手段２１Ａ〜２１Ｄに
設けたビット位置設定レジスタ２２Ａ〜２２Ｄに設定す
るデータによって圧縮モードと非圧縮モード及び圧縮モ
ードにおいて出力するビット位置の設定を行うことがで
きるように構成されている。
【００１３】つまり、図６に示すようにビット位置設定
手段２１Ａに設けたビット位置設定レジスタ２２Ａに
“１，１，１，１”を設定し、他のビット位置設定レジ
スタ２２Ｂ〜２２Ｄに“０，０，０，０”を設定した場
合は、圧縮モードでその圧縮したフェイル・データを第
１ビットＣＦＬ０に出力する状態に設定される。一方、
ビット位置設定レジスタ２２Ａに“０，０，０，１”を
設定し、ビット位置設定レジスタ２２Ｂに“０，０，
１，０”を設定し、ビット位置設定レジスタ２２Ｃに
“０，１，０，０”を設定し、ビット位置設定レジスタ
２２Ｄに“１，０，０，０”を設定すると、各フェイル
・データＦＬ０，ＦＬ１，ＦＬ２，ＦＬ３はそれぞれフ
ェイル・データＦＬ０はビット位置ＣＦＬ０に出力さ
れ、フェイル・データＦＬ１はビット位置ＣＦＬ１に出
力され、フェイル・データＦＬ２はビット位置ＣＦＬ２
に出力され、フェイル・データＦＬ３はビット位置ＣＦ
Ｌ３に出力される。つまり、圧縮せずにメモリ部１６Ｃ
に書き込まれる。
手段２１Ａに設けたビット位置設定レジスタ２２Ａに
“１，１，１，１”を設定し、他のビット位置設定レジ
スタ２２Ｂ〜２２Ｄに“０，０，０，０”を設定した場
合は、圧縮モードでその圧縮したフェイル・データを第
１ビットＣＦＬ０に出力する状態に設定される。一方、
ビット位置設定レジスタ２２Ａに“０，０，０，１”を
設定し、ビット位置設定レジスタ２２Ｂに“０，０，
１，０”を設定し、ビット位置設定レジスタ２２Ｃに
“０，１，０，０”を設定し、ビット位置設定レジスタ
２２Ｄに“１，０，０，０”を設定すると、各フェイル
・データＦＬ０，ＦＬ１，ＦＬ２，ＦＬ３はそれぞれフ
ェイル・データＦＬ０はビット位置ＣＦＬ０に出力さ
れ、フェイル・データＦＬ１はビット位置ＣＦＬ１に出
力され、フェイル・データＦＬ２はビット位置ＣＦＬ２
に出力され、フェイル・データＦＬ３はビット位置ＣＦ
Ｌ３に出力される。つまり、圧縮せずにメモリ部１６Ｃ
に書き込まれる。
【００１４】このようにして従来は、各不良解析メモリ
１６にフェイル・データ圧縮ビット位置設定手段２０を
設け、各不良解析メモリ１６ごとに圧縮モードと非圧縮
モードで動作するように構成されている。
１６にフェイル・データ圧縮ビット位置設定手段２０を
設け、各不良解析メモリ１６ごとに圧縮モードと非圧縮
モードで動作するように構成されている。
【００１５】
【発明が解決しようとする課題】例として不良解析メモ
リ１６のメモリ部１６Ｃのデータ幅を４ビット、アドレ
ス深さを１６アドレスの場合で説明する。図７に示すよ
うに、メモリの救済解析に必要なフェイル・データをＩ
／Ｏ圧縮して不良解析メモリ１６に取り込む場合、フェ
イル・データをＩ／Ｏ圧縮することで使用するメモリ容
量が削減されるので、余った容量Ｍ１，Ｍ２，Ｍ３をア
ドレス方向に連結してより深いアドレス深さの被試験メ
モリのフェイル情報を格納することができる。しかしな
がら、被試験メモリ１４のアドレス深さが不良解析メモ
リ１６のメモリ部１６Ｃのアドレス深さより少ない場
合、メモリ部１６Ｃには未使用部分が発生する欠点があ
る。
リ１６のメモリ部１６Ｃのデータ幅を４ビット、アドレ
ス深さを１６アドレスの場合で説明する。図７に示すよ
うに、メモリの救済解析に必要なフェイル・データをＩ
／Ｏ圧縮して不良解析メモリ１６に取り込む場合、フェ
イル・データをＩ／Ｏ圧縮することで使用するメモリ容
量が削減されるので、余った容量Ｍ１，Ｍ２，Ｍ３をア
ドレス方向に連結してより深いアドレス深さの被試験メ
モリのフェイル情報を格納することができる。しかしな
がら、被試験メモリ１４のアドレス深さが不良解析メモ
リ１６のメモリ部１６Ｃのアドレス深さより少ない場
合、メモリ部１６Ｃには未使用部分が発生する欠点があ
る。
【００１６】その状況を以下に説明する。半導体メモリ
試験装置では同じ種類の複数の被試験メモリ１４を同時
に測定する場合が多い。これを同測と呼んでいる。４つ
の被試験メモリ１４の同測時、図４で示したものと同じ
被試験メモリ１４の救済解析用フェイル・データを取り
込む場合について図５に示す。従来より不良解析メモリ
１６のデータ幅は、測定する被試験メモリ１４の圧縮前
のデータ（Ｉ／Ｏ）幅と同じ大きさに採り、圧縮しない
フェイル・データも記憶できる構成をとっている。従っ
て、被試験メモリ１４の圧縮前のデータ（Ｉ／Ｏ）幅が
４ビットのため、データ幅が４ビットのメモリ部１６Ｃ
がそれぞれの被試験メモリ１４に対して必要となる。救
済解析用フェイル・データを取り込む際は、各アドレス
でデータ（Ｉ／Ｏ）を１ビットに圧縮して使用するた
め、残りの３ビット×４ワードの分のメモリ部１６Ｃに
はフェイル情報が格納されない。余ったメモリ部１６Ｃ
に他の被試験メモリ１４のフェイル・データを割り付け
ることができないため、被試験メモリ１４間でメモリ部
１６Ｃを共用化することができない。そのため救済解析
に必要なフェイル・データを格納する分のメモリ部１６
Ｃの容量以外、同測個数×（圧縮前のデータ幅−圧縮後
のデータ幅）分の不良解析メモリのメモリ部１６Ｃが無
駄になる。被試験メモリ１４のデータ幅と、圧縮後のデ
ータ幅の差が大きくなると、より多くの不良解析メモリ
が使用されない状態になる。
試験装置では同じ種類の複数の被試験メモリ１４を同時
に測定する場合が多い。これを同測と呼んでいる。４つ
の被試験メモリ１４の同測時、図４で示したものと同じ
被試験メモリ１４の救済解析用フェイル・データを取り
込む場合について図５に示す。従来より不良解析メモリ
１６のデータ幅は、測定する被試験メモリ１４の圧縮前
のデータ（Ｉ／Ｏ）幅と同じ大きさに採り、圧縮しない
フェイル・データも記憶できる構成をとっている。従っ
て、被試験メモリ１４の圧縮前のデータ（Ｉ／Ｏ）幅が
４ビットのため、データ幅が４ビットのメモリ部１６Ｃ
がそれぞれの被試験メモリ１４に対して必要となる。救
済解析用フェイル・データを取り込む際は、各アドレス
でデータ（Ｉ／Ｏ）を１ビットに圧縮して使用するた
め、残りの３ビット×４ワードの分のメモリ部１６Ｃに
はフェイル情報が格納されない。余ったメモリ部１６Ｃ
に他の被試験メモリ１４のフェイル・データを割り付け
ることができないため、被試験メモリ１４間でメモリ部
１６Ｃを共用化することができない。そのため救済解析
に必要なフェイル・データを格納する分のメモリ部１６
Ｃの容量以外、同測個数×（圧縮前のデータ幅−圧縮後
のデータ幅）分の不良解析メモリのメモリ部１６Ｃが無
駄になる。被試験メモリ１４のデータ幅と、圧縮後のデ
ータ幅の差が大きくなると、より多くの不良解析メモリ
が使用されない状態になる。
【００１７】今後、ＤＲＡＭ等の半導体メモリにおい
て、データ転送の高速性を確保するためにデバイスの動
作周波数の高速化と共にデータ幅の増大が予想される。
なおかつ、多様な冗長構成のメモリを試験するため、フ
ェイル・データＩ／Ｏ圧縮を行う場合も多くなる。また
メモリＩＣ１個当たりの試験に掛かるコストを抑えるた
め、半導体メモリ試験装置の１台当たりの同測個数も増
加の一途をたどっている。同測数が増加するに従って、
それにあわせて不良解析メモリ部の数を増加させていた
のでは、半導体メモリ試験装置が大きく高価なものにな
りすぎてしまう。
て、データ転送の高速性を確保するためにデバイスの動
作周波数の高速化と共にデータ幅の増大が予想される。
なおかつ、多様な冗長構成のメモリを試験するため、フ
ェイル・データＩ／Ｏ圧縮を行う場合も多くなる。また
メモリＩＣ１個当たりの試験に掛かるコストを抑えるた
め、半導体メモリ試験装置の１台当たりの同測個数も増
加の一途をたどっている。同測数が増加するに従って、
それにあわせて不良解析メモリ部の数を増加させていた
のでは、半導体メモリ試験装置が大きく高価なものにな
りすぎてしまう。
【００１８】この発明の目的は、圧縮されたフェイル・
データを記憶する場合に、無駄なメモリセル（未使用と
なるメモリセル）が発生しない不良解析メモリの構成を
提案するものである。
データを記憶する場合に、無駄なメモリセル（未使用と
なるメモリセル）が発生しない不良解析メモリの構成を
提案するものである。
【００１９】
【課題を解決するための手段】複数の被試験メモリに試
験パターンを与え、この試験パターンを各被試験メモリ
に一時記憶させると共に、その記憶を読み出し、その読
み出した出力データと期待値パターンとを論理比較器に
て比較し、不一致が発生したことによって被試験メモリ
の不良メモリセルを検出し、その不良メモリセルの情報
を各被試験メモリに対応して設けた不良解析メモリの各
不良発生アドレスにそれぞれ記憶させ、被試験メモリが
救済可能か否かを判定する半導体メモリ試験装置におい
て、各アドレスに被試験メモリの数に対応する数のビッ
トのメモリセルを具備した不良解析メモリを設け、各ビ
ットのメモリセルに対して複数の被試験メモリを対応さ
せ、各被試験メモリの不良発生を各ビットのメモリセル
に圧縮して記憶させるように構成した半導体メモリ試験
装置を提案する。
験パターンを与え、この試験パターンを各被試験メモリ
に一時記憶させると共に、その記憶を読み出し、その読
み出した出力データと期待値パターンとを論理比較器に
て比較し、不一致が発生したことによって被試験メモリ
の不良メモリセルを検出し、その不良メモリセルの情報
を各被試験メモリに対応して設けた不良解析メモリの各
不良発生アドレスにそれぞれ記憶させ、被試験メモリが
救済可能か否かを判定する半導体メモリ試験装置におい
て、各アドレスに被試験メモリの数に対応する数のビッ
トのメモリセルを具備した不良解析メモリを設け、各ビ
ットのメモリセルに対して複数の被試験メモリを対応さ
せ、各被試験メモリの不良発生を各ビットのメモリセル
に圧縮して記憶させるように構成した半導体メモリ試験
装置を提案する。
【００２０】この発明の構成によれば、圧縮されたフェ
イル・データを記憶させる限りでは被試験メモリの数に
対応する数のビット幅を持つメモリ部を用意すれば、そ
のメモリ部を余すことなく使用してフェイル・データを
記憶し、救済可能か否かを解析することができる。従っ
て、この発明によれば不良解析メモリの容量を小さくす
ることができ、装置全体のコスト低減が可能となる。
イル・データを記憶させる限りでは被試験メモリの数に
対応する数のビット幅を持つメモリ部を用意すれば、そ
のメモリ部を余すことなく使用してフェイル・データを
記憶し、救済可能か否かを解析することができる。従っ
て、この発明によれば不良解析メモリの容量を小さくす
ることができ、装置全体のコスト低減が可能となる。
【００２１】
【発明の実施の形態】図１にこの発明による半導体メモ
リ試験装置に用いる不良解析メモリ１６の構成を示す。
この発明では不良解析メモリ１６にフェイル・データ圧
縮ビット位置設定手段を複数設ける。図１に示す例では
２０Ａ，２０Ｂ，２０Ｃ，２０Ｄの４個のフェイル・デ
ータ圧縮部を設け、更にこれら各フェイル・データ圧縮
ビット位置設定手段２０Ａ〜２０Ｄの後段にフェイル・
データマルチプレックサ部３０を設ける。
リ試験装置に用いる不良解析メモリ１６の構成を示す。
この発明では不良解析メモリ１６にフェイル・データ圧
縮ビット位置設定手段を複数設ける。図１に示す例では
２０Ａ，２０Ｂ，２０Ｃ，２０Ｄの４個のフェイル・デ
ータ圧縮部を設け、更にこれら各フェイル・データ圧縮
ビット位置設定手段２０Ａ〜２０Ｄの後段にフェイル・
データマルチプレックサ部３０を設ける。
【００２２】フェイル・データ圧縮ビット位置設定手段
２０Ａ〜２０Ｄはそれぞれ図５に示したフェイル・デー
タ圧縮ビット位置設定手段２０の構成と同じ構成を有
し、それぞれにおいてフェイル・データの圧縮と、ビッ
ト位置を任意のビット位置ＣＦＬ０〜ＣＦＬ３に設定で
きる構成とされる。従って、図１の例ではフェイル・デ
ータ圧縮ビット位置設定手段２０Ａにおいて、フェイル
・データＦＬＡを圧縮すると共に、その圧縮したフェイ
ル・データをビット位置ＣＦＬ０に出力するように設定
した場合を示す。このビット位置の設定は図６に示した
ビット位置設定レジスタ２２Ａに“１，１，１，１”を
設定して実現される。
２０Ａ〜２０Ｄはそれぞれ図５に示したフェイル・デー
タ圧縮ビット位置設定手段２０の構成と同じ構成を有
し、それぞれにおいてフェイル・データの圧縮と、ビッ
ト位置を任意のビット位置ＣＦＬ０〜ＣＦＬ３に設定で
きる構成とされる。従って、図１の例ではフェイル・デ
ータ圧縮ビット位置設定手段２０Ａにおいて、フェイル
・データＦＬＡを圧縮すると共に、その圧縮したフェイ
ル・データをビット位置ＣＦＬ０に出力するように設定
した場合を示す。このビット位置の設定は図６に示した
ビット位置設定レジスタ２２Ａに“１，１，１，１”を
設定して実現される。
【００２３】フェイル・データ圧縮ビット位置設定手段
２０Ｂではフェイル・データＦＬＢを圧縮し、更にその
圧縮したフェイル・データをビット位置ＣＦＬ１に出力
するように設定した場合を示す。フェイル・データ圧縮
ビット位置設定手段２０Ｃではフェイル・データＦＬＣ
を圧縮すると共に、その圧縮したフェイル・データをビ
ット位置ＣＦＬ２に出力するように設定した場合を示
す。フェイル・データ圧縮ビット位置設定手段２０Ｄで
はフェイル・データＦＬＤを圧縮すると共に、その圧縮
したフェイル・データをビット位置ＣＦＬ３に出力する
ように設定した場合を示す。
２０Ｂではフェイル・データＦＬＢを圧縮し、更にその
圧縮したフェイル・データをビット位置ＣＦＬ１に出力
するように設定した場合を示す。フェイル・データ圧縮
ビット位置設定手段２０Ｃではフェイル・データＦＬＣ
を圧縮すると共に、その圧縮したフェイル・データをビ
ット位置ＣＦＬ２に出力するように設定した場合を示
す。フェイル・データ圧縮ビット位置設定手段２０Ｄで
はフェイル・データＦＬＤを圧縮すると共に、その圧縮
したフェイル・データをビット位置ＣＦＬ３に出力する
ように設定した場合を示す。
【００２４】各フェイル・データ圧縮ビット位置設定手
段２０Ａ〜２０Ｄから出力されたフェイル・データは、
フェイル・データマルチプレックサ部３０に入力され、
制御信号ＣＭＢを“１”論理とすることによりフェイル
・データ圧縮ビット位置設定手段２０Ａ〜２０Ｄで圧縮
処理した全ての出力がメモリ部１６Ｃに供給され、メモ
リ部１６Ｃの各ビット位置ＣＦＬ０，ＣＦＬ１，ＣＦＬ
２，ＣＦＬ３のそれぞれに書き込まれる。
段２０Ａ〜２０Ｄから出力されたフェイル・データは、
フェイル・データマルチプレックサ部３０に入力され、
制御信号ＣＭＢを“１”論理とすることによりフェイル
・データ圧縮ビット位置設定手段２０Ａ〜２０Ｄで圧縮
処理した全ての出力がメモリ部１６Ｃに供給され、メモ
リ部１６Ｃの各ビット位置ＣＦＬ０，ＣＦＬ１，ＣＦＬ
２，ＣＦＬ３のそれぞれに書き込まれる。
【００２５】フェイル・データマルチプレックサ部３０
に入力する制御信号ＣＭＢを“０”論理に設定すると、
フェイル・データ圧縮ビット位置設定手段２０Ｂ〜２０
Ｄの出力はメモリ部１６Ｃに供給されることが阻止され
る。従って、この場合はフェイル・データ圧縮ビット位
置設定手段２０Ａが単独でメモリ部１６Ｃを使用するこ
とができ、フェイル・データを圧縮することなく記憶さ
せることができる。
に入力する制御信号ＣＭＢを“０”論理に設定すると、
フェイル・データ圧縮ビット位置設定手段２０Ｂ〜２０
Ｄの出力はメモリ部１６Ｃに供給されることが阻止され
る。従って、この場合はフェイル・データ圧縮ビット位
置設定手段２０Ａが単独でメモリ部１６Ｃを使用するこ
とができ、フェイル・データを圧縮することなく記憶さ
せることができる。
【００２６】
【発明の効果】以上説明したように、この発明によれば
多数のメモリを試験する場合には各被試験メモリのフェ
イル・データを圧縮し、その圧縮したフェイル・データ
を不良解析メモリ１６内のメモリ部１６Ｃが持つビット
位置に割り付けて記憶することができるから、多数の被
試験メモリに対して１台の不良解析メモリ１６でフェイ
ル・データを記憶し、救済可能か否かを解析することが
できる。
多数のメモリを試験する場合には各被試験メモリのフェ
イル・データを圧縮し、その圧縮したフェイル・データ
を不良解析メモリ１６内のメモリ部１６Ｃが持つビット
位置に割り付けて記憶することができるから、多数の被
試験メモリに対して１台の不良解析メモリ１６でフェイ
ル・データを記憶し、救済可能か否かを解析することが
できる。
【００２７】また、１個のメモリを試験する場合には、
フェイル・データを圧縮することなく記憶し、不良セル
の位置等を知り、不良の発生原因を解明する等に利用で
きる。よって、１台の不良解析メモリを有効に利用する
ことができるから、装置の大型化及び高価格化を阻止で
きる利点が得られる。
フェイル・データを圧縮することなく記憶し、不良セル
の位置等を知り、不良の発生原因を解明する等に利用で
きる。よって、１台の不良解析メモリを有効に利用する
ことができるから、装置の大型化及び高価格化を阻止で
きる利点が得られる。
【図１】この発明の要部の構成を説明するためのブロッ
ク図。
ク図。
【図２】半導体メモリ試験装置の概要を説明するための
ブロック図。
ブロック図。
【図３】半導体メモリ試験装置に用いられる不良解析メ
モリの構成を説明するためのブロック図。
モリの構成を説明するためのブロック図。
【図４】半導体メモリの内部構造を説明するためのブロ
ック図。
ック図。
【図５】従来の多数同測時のフェイル・データの圧縮と
不良解析メモリへのフェイル・データの書込みの方法を
説明するためのブロック図。
不良解析メモリへのフェイル・データの書込みの方法を
説明するためのブロック図。
【図６】図５に示したフェイル・データ圧縮ビット位置
設定手段の内部構成を説明するためのブロック図。
設定手段の内部構成を説明するためのブロック図。
【図７】従来のフェイル・データ圧縮方法を説明するた
めの図。
めの図。
１１ タイミング発生器 １２ パターン発生器 １３ 波形整形器 １４ 被試験メモリ １５ 論理比較器 １６ 不良解析メモリ １６Ｃ メモリ部 ２０，２０Ａ〜２０Ｄ フェイル・データ圧縮ビット
位置設定手段 ３０ フェイル・データマルチプレックサ部
位置設定手段 ３０ フェイル・データマルチプレックサ部
Claims (1)
- 【請求項１】 複数の被試験メモリに試験パターンを与
え、この試験パターンを各被試験メモリに一時記憶させ
ると共に、その記憶を読み出し、その読み出した出力デ
ータと期待値パターンとを論理比較器にて比較し、不一
致が発生したことによって上記被試験メモリの不良メモ
リセルを検出し、その不良メモリセルの情報を各被試験
メモリに対応して設けた不良解析メモリの各不良発生ア
ドレスにそれぞれ記憶させ、被試験メモリが救済可能か
否かを判定する半導体メモリ試験装置において、 上記複数の被試験メモリの各試験結果として得られる多
ビットのフェイル・データを１ビットのフェイル・デー
タに圧縮し、その１ビットのフェイル・データを１台の
不良解析メモリのメモリ部が受け持つ各ビットの位置に
割り付けて記憶させることを特徴とする半導体メモリ試
験装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30702697A JP3558252B2 (ja) | 1997-11-10 | 1997-11-10 | 半導体メモリ試験装置 |
| TW087118281A TW434561B (en) | 1997-11-10 | 1998-11-03 | Fault analysis memory and its memorizing method for semiconductor memory testing apparatus |
| US09/185,184 US6374378B1 (en) | 1997-11-10 | 1998-11-03 | Failure analysis memory for semiconductor memory testing devices and its storage method |
| DE19851861A DE19851861B4 (de) | 1997-11-10 | 1998-11-10 | Fehleranalysespeicher für Halbleiterspeicher-Testvorrichtungen und Speicherverfahren unter Verwendung des Fehleranalysespeichers |
| KR1019980047993A KR100319512B1 (ko) | 1997-11-10 | 1998-11-10 | 반도체메모리시험장치의불량해석메모리및그기억방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30702697A JP3558252B2 (ja) | 1997-11-10 | 1997-11-10 | 半導体メモリ試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11144495A true JPH11144495A (ja) | 1999-05-28 |
| JP3558252B2 JP3558252B2 (ja) | 2004-08-25 |
Family
ID=17964147
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30702697A Expired - Fee Related JP3558252B2 (ja) | 1997-11-10 | 1997-11-10 | 半導体メモリ試験装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6374378B1 (ja) |
| JP (1) | JP3558252B2 (ja) |
| KR (1) | KR100319512B1 (ja) |
| DE (1) | DE19851861B4 (ja) |
| TW (1) | TW434561B (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007010605A (ja) * | 2005-07-04 | 2007-01-18 | Advantest Corp | 試験装置、及び試験方法 |
| JP2008021359A (ja) * | 2006-07-12 | 2008-01-31 | Renesas Technology Corp | 半導体集積回路装置 |
| JP2008071451A (ja) * | 2006-09-15 | 2008-03-27 | Yokogawa Electric Corp | 半導体試験装置 |
| KR100825790B1 (ko) | 2006-11-07 | 2008-04-29 | 삼성전자주식회사 | 데이터를 압축시키는 테스트 콘트롤러를 채용한 테스트시스템, 데이터 압축 회로 및 테스트 방법 |
| JP2008146754A (ja) * | 2006-12-11 | 2008-06-26 | Toshiba Corp | 半導体集積回路およびそのテスト方法 |
| KR20220057093A (ko) * | 2020-10-29 | 2022-05-09 | 에스케이하이닉스 주식회사 | 반도체 테스트 시스템 |
Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6536005B1 (en) | 1999-10-26 | 2003-03-18 | Teradyne, Inc. | High-speed failure capture apparatus and method for automatic test equipment |
| JP2001243795A (ja) * | 1999-12-24 | 2001-09-07 | Nec Corp | 半導体記憶装置 |
| DE10016719A1 (de) * | 2000-04-04 | 2001-10-11 | Infineon Technologies Ag | Integrierter Speicher und Verfahren zur Funktionsprüfung von Speicherzellen eines integrierten Speichers |
| JP2001312897A (ja) * | 2000-04-27 | 2001-11-09 | Nec Corp | メモリ試験装置及び試験方法 |
| JPWO2002056043A1 (ja) * | 2001-01-12 | 2004-05-20 | 株式会社アドバンテスト | 半導体デバイス試験装置及びその方法 |
| JP2002216495A (ja) * | 2001-01-18 | 2002-08-02 | Mitsubishi Electric Corp | メモリデバイス冗長救済解析方法、記録媒体および装置 |
| JP4129187B2 (ja) * | 2001-05-16 | 2008-08-06 | 株式会社アドバンテスト | 半導体メモリ試験装置及び不良解析用アドレス発生方法 |
| US6950971B2 (en) * | 2001-11-05 | 2005-09-27 | Infineon Technologies Ag | Using data compression for faster testing of embedded memory |
| JP2003228997A (ja) * | 2002-02-05 | 2003-08-15 | Mitsubishi Electric Corp | 半導体記憶装置 |
| DE10331068A1 (de) * | 2003-07-09 | 2005-02-17 | Infineon Technologies Ag | Verfahren zum Auslesen von Fehlerinformationen aus einem integrierten Baustein und integrierter Speicherbaustein |
| DE10331607B4 (de) * | 2003-07-12 | 2007-02-15 | Infineon Technologies Ag | Ausgangstreiber für eine integrierte Schaltung und Verfahren zum Ansteuern eines Ausgangstreibers |
| US7472330B2 (en) * | 2003-11-26 | 2008-12-30 | Samsung Electronics Co., Ltd. | Magnetic memory which compares compressed fault maps |
| DE102004036702A1 (de) * | 2004-07-29 | 2006-03-23 | Infineon Technologies Ag | Integrierter Halbleiterspeicher mit Testschaltung |
| DE102004042252A1 (de) * | 2004-09-01 | 2005-11-10 | Infineon Technologies Ag | Integrierte Speicherschaltung und Verfahren zum Komprimieren von Fehlerdaten |
| JP4993175B2 (ja) * | 2005-12-06 | 2012-08-08 | 横河電機株式会社 | メモリ検査装置 |
| US7596729B2 (en) * | 2006-06-30 | 2009-09-29 | Micron Technology, Inc. | Memory device testing system and method using compressed fail data |
| WO2008020555A1 (en) * | 2006-08-14 | 2008-02-21 | Advantest Corporation | Test device and test method |
| DE602007009794D1 (de) * | 2007-02-16 | 2010-11-25 | Advantest Corp | Testapparat |
| WO2009063533A1 (ja) * | 2007-11-14 | 2009-05-22 | Advantest Corporation | 試験装置 |
| JP2009181600A (ja) * | 2008-01-29 | 2009-08-13 | Renesas Technology Corp | 半導体装置 |
| TWI409820B (zh) * | 2009-02-18 | 2013-09-21 | King Yuan Electronics Co Ltd | Semiconductor Test System with Self - Test for Memory Repair Analysis |
| TWI451428B (zh) * | 2010-06-03 | 2014-09-01 | Sunplus Technology Co Ltd | 於完整記憶體系統中具有先進特徵的記憶體測試系統 |
| JP2016134188A (ja) | 2015-01-22 | 2016-07-25 | 株式会社東芝 | 半導体集積回路 |
| TWI556252B (zh) * | 2015-05-07 | 2016-11-01 | 華邦電子股份有限公司 | 記憶體測試系統及其測試方法 |
Family Cites Families (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4051354A (en) * | 1975-07-03 | 1977-09-27 | Texas Instruments Incorporated | Fault-tolerant cell addressable array |
| US4426688A (en) * | 1981-08-03 | 1984-01-17 | Ncr Corporation | Memory system having an alternate memory |
| US4527251A (en) * | 1982-12-17 | 1985-07-02 | Honeywell Information Systems Inc. | Remap method and apparatus for a memory system which uses partially good memory devices |
| JPS59180898A (ja) * | 1983-03-31 | 1984-10-15 | Hitachi Ltd | 不良ビット救済方法 |
| EP0125633B1 (en) * | 1983-05-11 | 1990-08-08 | Hitachi, Ltd. | Testing apparatus for redundant memory |
| DE3685078D1 (de) * | 1985-09-09 | 1992-06-04 | Hitachi Ltd | Speicherpruefgeraet. |
| US4876685A (en) * | 1987-06-08 | 1989-10-24 | Teradyne, Inc. | Failure information processing in automatic memory tester |
| JP2622720B2 (ja) | 1988-06-08 | 1997-06-18 | 日立電子エンジニアリング株式会社 | フェイルビット解析方式 |
| EP0424612A3 (en) * | 1989-08-30 | 1992-03-11 | International Business Machines Corporation | Apparatus and method for real time data error capture and compression for redundancy analysis of a memory |
| JPH0620494A (ja) * | 1992-06-30 | 1994-01-28 | Hitachi Ltd | 半導体記憶装置 |
| JPH06231599A (ja) | 1993-02-02 | 1994-08-19 | Hitachi Ltd | フェイルデータ圧縮方法、及びフェイル検査方法 |
| GB9305801D0 (en) * | 1993-03-19 | 1993-05-05 | Deans Alexander R | Semiconductor memory system |
| JP3552175B2 (ja) * | 1995-05-17 | 2004-08-11 | 株式会社アドバンテスト | フェイルメモリ装置 |
| US5754556A (en) * | 1996-07-18 | 1998-05-19 | Teradyne, Inc. | Semiconductor memory tester with hardware accelerators |
| JP3700797B2 (ja) * | 1996-08-09 | 2005-09-28 | 株式会社アドバンテスト | メモリ試験装置 |
| US5781717A (en) * | 1996-09-19 | 1998-07-14 | I-Cube, Inc. | Dynamic spare column replacement memory system |
| US5862314A (en) * | 1996-11-01 | 1999-01-19 | Micron Electronics, Inc. | System and method for remapping defective memory locations |
| US6032264A (en) * | 1997-04-22 | 2000-02-29 | Micron Technology, Inc. | Apparatus and method implementing repairs on a memory device |
-
1997
- 1997-11-10 JP JP30702697A patent/JP3558252B2/ja not_active Expired - Fee Related
-
1998
- 1998-11-03 TW TW087118281A patent/TW434561B/zh not_active IP Right Cessation
- 1998-11-03 US US09/185,184 patent/US6374378B1/en not_active Expired - Lifetime
- 1998-11-10 DE DE19851861A patent/DE19851861B4/de not_active Expired - Fee Related
- 1998-11-10 KR KR1019980047993A patent/KR100319512B1/ko not_active Expired - Lifetime
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007010605A (ja) * | 2005-07-04 | 2007-01-18 | Advantest Corp | 試験装置、及び試験方法 |
| JP2008021359A (ja) * | 2006-07-12 | 2008-01-31 | Renesas Technology Corp | 半導体集積回路装置 |
| JP2008071451A (ja) * | 2006-09-15 | 2008-03-27 | Yokogawa Electric Corp | 半導体試験装置 |
| KR100825790B1 (ko) | 2006-11-07 | 2008-04-29 | 삼성전자주식회사 | 데이터를 압축시키는 테스트 콘트롤러를 채용한 테스트시스템, 데이터 압축 회로 및 테스트 방법 |
| JP2008146754A (ja) * | 2006-12-11 | 2008-06-26 | Toshiba Corp | 半導体集積回路およびそのテスト方法 |
| KR20220057093A (ko) * | 2020-10-29 | 2022-05-09 | 에스케이하이닉스 주식회사 | 반도체 테스트 시스템 |
Also Published As
| Publication number | Publication date |
|---|---|
| TW434561B (en) | 2001-05-16 |
| KR19990045167A (ko) | 1999-06-25 |
| US6374378B1 (en) | 2002-04-16 |
| DE19851861B4 (de) | 2005-06-23 |
| KR100319512B1 (ko) | 2002-02-19 |
| DE19851861A1 (de) | 1999-05-20 |
| JP3558252B2 (ja) | 2004-08-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3558252B2 (ja) | 半導体メモリ試験装置 | |
| JP3608694B2 (ja) | メモリ試験装置 | |
| US4628509A (en) | Testing apparatus for redundant memory | |
| US7962809B1 (en) | Method and apparatus for improving memory operation and yield | |
| JP4308637B2 (ja) | 半導体試験装置 | |
| EP0140595A2 (en) | High speed redundancy processor | |
| JPH1074396A (ja) | 半導体記憶装置 | |
| JPH09318707A (ja) | 半導体メモリ試験方法および装置 | |
| JPH04177700A (ja) | メモリ不良解析装置 | |
| US4639915A (en) | High speed redundancy processor | |
| US6247153B1 (en) | Method and apparatus for testing semiconductor memory device having a plurality of memory banks | |
| US7441166B2 (en) | Testing apparatus and testing method | |
| JPH10144095A (ja) | 半導体メモリ試験装置用不良解析メモリ | |
| US6851078B2 (en) | Data transfer apparatus, memory device testing apparatus, data transfer method, and memory device testing method | |
| KR19980032494A (ko) | 메모리 시험장치 | |
| JP3516748B2 (ja) | 半導体メモリ試験装置 | |
| JP2000195295A (ja) | メモリデバイス試験装置 | |
| US7437627B2 (en) | Method and test device for determining a repair solution for a memory module | |
| US6158037A (en) | Memory tester | |
| JPH1153897A (ja) | 半導体集積回路 | |
| JP4183854B2 (ja) | メモリ試験装置 | |
| JPH10148658A (ja) | メモリ試験装置 | |
| JPH1186595A (ja) | 半導体メモリ試験装置 | |
| JP2002042485A (ja) | 半導体メモリ試験装置 | |
| JPH1186593A (ja) | 集積回路試験装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040420 |
|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7426 Effective date: 20040514 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040514 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090528 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090528 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100528 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110528 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110528 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120528 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130528 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130528 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130528 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140528 Year of fee payment: 10 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |