JPH11144835A - サージ吸収素子及びその製造方法 - Google Patents
サージ吸収素子及びその製造方法Info
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- JPH11144835A JPH11144835A JP9310691A JP31069197A JPH11144835A JP H11144835 A JPH11144835 A JP H11144835A JP 9310691 A JP9310691 A JP 9310691A JP 31069197 A JP31069197 A JP 31069197A JP H11144835 A JPH11144835 A JP H11144835A
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
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Abstract
(57)【要約】
【課題】 複雑な構造を必要とせずに，小型化やＳＭＤ
対応化が容易で，しかも静電容量の小さいサージ吸収素
子とその製造方法とを提供すること。 【解決手段】 サージ吸収素子は，サージ吸収素子構造
体１０を含む。このサージ吸収素子構造体１０は，面内
に少なくとも１個の貫通孔２を有する絶縁体平板１と，
２個の電極層３とを有する。電極層３は，絶縁体平板１
面の一辺から貫通孔２の外周辺にかけて，帯状に形成さ
れた導電性材料からなる。この２個の電極層３は，互い
に電気的に絶縁した状態で，前記絶縁体平板１両面に板
面垂直投影面上で重なり合わないように形成されてい
る。
対応化が容易で，しかも静電容量の小さいサージ吸収素
子とその製造方法とを提供すること。 【解決手段】 サージ吸収素子は，サージ吸収素子構造
体１０を含む。このサージ吸収素子構造体１０は，面内
に少なくとも１個の貫通孔２を有する絶縁体平板１と，
２個の電極層３とを有する。電極層３は，絶縁体平板１
面の一辺から貫通孔２の外周辺にかけて，帯状に形成さ
れた導電性材料からなる。この２個の電極層３は，互い
に電気的に絶縁した状態で，前記絶縁体平板１両面に板
面垂直投影面上で重なり合わないように形成されてい
る。
Description
【０００１】
【発明の属する技術分野】本発明は，雷サージ，静電気
などの過電圧から，電子機器の電子回路などを保護する
ためのサージ吸収素子及びその製造方法に関する。
などの過電圧から，電子機器の電子回路などを保護する
ためのサージ吸収素子及びその製造方法に関する。
【０００２】
【従来の技術】従来，電話回線などに印加される誘導雷
サージ等の過電圧から，電子機器の電子回路を保護する
ためのサージ吸収素子として，電圧非直線特性を有する
高抵抗体素子よりなるバリスタや，放電間隙を気密容器
内に封入した放電式アレスタなどが広く利用されてい
る。
サージ等の過電圧から，電子機器の電子回路を保護する
ためのサージ吸収素子として，電圧非直線特性を有する
高抵抗体素子よりなるバリスタや，放電間隙を気密容器
内に封入した放電式アレスタなどが広く利用されてい
る。
【０００３】従来のバリスタは，サージ吸収の応答性に
優れるとともに，素子の小型化や，表面実装部品（以
下，ＳＭＤと呼ぶ）に対応した構造とすることが容易で
あるという利点を有している。
優れるとともに，素子の小型化や，表面実装部品（以
下，ＳＭＤと呼ぶ）に対応した構造とすることが容易で
あるという利点を有している。
【０００４】また，従来の放電式アレスタは，静電容量
が小さいため，信号系回路にも広く利用されている。
が小さいため，信号系回路にも広く利用されている。
【０００５】
【発明が解決しようとする課題】しかしながら，従来の
バリスタは，素子の静電容量が大きく，信号系回路に使
用しにくいという欠点を有する。
バリスタは，素子の静電容量が大きく，信号系回路に使
用しにくいという欠点を有する。
【０００６】また，従来の放電式アレスタは，気密構造
としてガラス封入してリード線を引き出す必要があるな
ど，その構造が複雑になり，素子の小型化やＳＭＤ化対
応が困難であるという欠点を有している。
としてガラス封入してリード線を引き出す必要があるな
ど，その構造が複雑になり，素子の小型化やＳＭＤ化対
応が困難であるという欠点を有している。
【０００７】そこで，本発明の技術的課題は，上記従来
技術の欠点に鑑みて，複雑な構造を必要とせずに，小型
化やＳＭＤ対応化が容易で，しかも静電容量の小さいサ
ージ吸収素子とその製造方法とを提供することにある。
技術の欠点に鑑みて，複雑な構造を必要とせずに，小型
化やＳＭＤ対応化が容易で，しかも静電容量の小さいサ
ージ吸収素子とその製造方法とを提供することにある。
【０００８】
【課題を解決するための手段】上記目的を違成するため
に，本発明に係るサージ吸収素子は，面内に少なくとも
１個の貫通孔を有する絶縁体平板面上に，この平板面の
一辺から前記貫通孔の外周辺にかけて，帯状に形成され
た導電性材料からなる２個の電極層を，互いに電気的に
絶縁した状態で，前記絶縁体平板両面に板面垂直投影面
上で重なり合わないように形成したサージ吸収素子構造
体を含むことを特徴としている。
に，本発明に係るサージ吸収素子は，面内に少なくとも
１個の貫通孔を有する絶縁体平板面上に，この平板面の
一辺から前記貫通孔の外周辺にかけて，帯状に形成され
た導電性材料からなる２個の電極層を，互いに電気的に
絶縁した状態で，前記絶縁体平板両面に板面垂直投影面
上で重なり合わないように形成したサージ吸収素子構造
体を含むことを特徴としている。
【０００９】本発明では，かかる構成により，２個の電
極層間に過度の電圧が引加されると，貫通孔部を放電ギ
ャップとして放電が発生し，サージが吸収されることに
なる。このときの放電ギャップは，絶縁体板厚により制
御できるので，種々の手法によりギャップの形成と制御
が比較的容易に行え，従来のマイクロギャップ式のよう
にレーザ等によるギャップトリミングのような工程を必
要としない。
極層間に過度の電圧が引加されると，貫通孔部を放電ギ
ャップとして放電が発生し，サージが吸収されることに
なる。このときの放電ギャップは，絶縁体板厚により制
御できるので，種々の手法によりギャップの形成と制御
が比較的容易に行え，従来のマイクロギャップ式のよう
にレーザ等によるギャップトリミングのような工程を必
要としない。
【００１０】また，絶縁体板両面上の２個の電極層は，
板面垂直投影面内で重なり合わないように形成されるた
め電極層間の静電容量がさほど高くならず，信号系回路
に実用上問題なく使用し得るサージ吸収素子を得ること
ができる。
板面垂直投影面内で重なり合わないように形成されるた
め電極層間の静電容量がさほど高くならず，信号系回路
に実用上問題なく使用し得るサージ吸収素子を得ること
ができる。
【００１１】また，本発明に係るサージ吸収素子では，
前記サージ吸収素子において，前記サージ吸収素子構造
体を，絶縁体セラミックス焼結体でモールドし，端面
に，前記電極の一部分と導通した外部電極を形成したこ
とを特徴としている。
前記サージ吸収素子において，前記サージ吸収素子構造
体を，絶縁体セラミックス焼結体でモールドし，端面
に，前記電極の一部分と導通した外部電極を形成したこ
とを特徴としている。
【００１２】即ち，本発明におけるサージ吸収構造体
を，セラミックス焼結体（モールド層）でモールドし外
部電極を形成することにより，容易にＳＭＤ化が可能と
なる。
を，セラミックス焼結体（モールド層）でモールドし外
部電極を形成することにより，容易にＳＭＤ化が可能と
なる。
【００１３】さらに，本発明に係るサージ吸収素子の製
造方法では，絶縁体層として面内に少なくとも１個の貫
通孔を有する絶縁体平板面上に，この平板面の一辺から
前記貫通孔の外周辺にかけて，帯状に形成された導電性
材料からなる２個の電極層を，互いに電気的に絶縁した
状態で，前記絶縁体平板両面に板面垂直投影面上で重な
り合わないようにサージ吸収素子構造体を形成し，前記
サージ吸収素子構造体に絶縁体セラミックス焼結体から
なるモールド層を形成するサージ吸収素子の製造方法で
あって，印刷法により，前記絶縁体層のグリーンシー
ト，前記電極層用のペースト，及び前記モールド層のグ
リーンシートの積層構造を形成した後，一体焼結するこ
とを特徴としている。
造方法では，絶縁体層として面内に少なくとも１個の貫
通孔を有する絶縁体平板面上に，この平板面の一辺から
前記貫通孔の外周辺にかけて，帯状に形成された導電性
材料からなる２個の電極層を，互いに電気的に絶縁した
状態で，前記絶縁体平板両面に板面垂直投影面上で重な
り合わないようにサージ吸収素子構造体を形成し，前記
サージ吸収素子構造体に絶縁体セラミックス焼結体から
なるモールド層を形成するサージ吸収素子の製造方法で
あって，印刷法により，前記絶縁体層のグリーンシー
ト，前記電極層用のペースト，及び前記モールド層のグ
リーンシートの積層構造を形成した後，一体焼結するこ
とを特徴としている。
【００１４】ここで，本発明におけるサージ吸収素子
は，（イ）所定の厚さに加工した絶縁体板に貫通孔をレ
ーザ加工などにより形成し，その両面に導体層を，メッ
キ，印刷等の方法で形成する方法，（ロ）蒸着法によ
り，導体層と絶縁体層とを交互に形成する方法，（ハ）
印刷法により，モールド層，及び，導体層，絶縁体層の
積層構造を形成した後，一体焼結する方法，（ニ）あら
かじめ形成した，モールド層，及び，導体層，絶縁体層
の印刷シートを，重畳した後，一体焼結する方法等の方
法で作製することができる。
は，（イ）所定の厚さに加工した絶縁体板に貫通孔をレ
ーザ加工などにより形成し，その両面に導体層を，メッ
キ，印刷等の方法で形成する方法，（ロ）蒸着法によ
り，導体層と絶縁体層とを交互に形成する方法，（ハ）
印刷法により，モールド層，及び，導体層，絶縁体層の
積層構造を形成した後，一体焼結する方法，（ニ）あら
かじめ形成した，モールド層，及び，導体層，絶縁体層
の印刷シートを，重畳した後，一体焼結する方法等の方
法で作製することができる。
【００１５】特に，印刷積層法，或いは印刷シートの重
畳法を用いた場合には，印刷時に，貫通孔に当たる部分
に有機物系のバインダー層を形成する事により，焼結時
にバインダーが揮発し容易に貫通孔を形成することがで
きるため，一体焼結によりモ一ルドまで完了したサージ
吸収素子を得ることができる。
畳法を用いた場合には，印刷時に，貫通孔に当たる部分
に有機物系のバインダー層を形成する事により，焼結時
にバインダーが揮発し容易に貫通孔を形成することがで
きるため，一体焼結によりモ一ルドまで完了したサージ
吸収素子を得ることができる。
【００１６】また，本発明に係るサージ吸収素子におけ
る，絶縁体層の厚さ，および貫通孔の形状，寸法，数，
さらに，電極層の寸法，形状は，サージ吸収素子の放電
特性等の電気特性を所望の値に設定するために，適時選
択することができる。
る，絶縁体層の厚さ，および貫通孔の形状，寸法，数，
さらに，電極層の寸法，形状は，サージ吸収素子の放電
特性等の電気特性を所望の値に設定するために，適時選
択することができる。
【００１７】また，本発明によるサージ吸収素子におけ
る，絶縁体層としては，アルミナ，ムライト，チタニ
ア，ジルコニア，ステアタイト，フオルステライト，或
いは，シリカ，カルシア，硼素などからなるガラス材，
などの固有体積抵抗率の高いセラミックス材料が好まし
く，目的に応じて選択すればよい。
る，絶縁体層としては，アルミナ，ムライト，チタニ
ア，ジルコニア，ステアタイト，フオルステライト，或
いは，シリカ，カルシア，硼素などからなるガラス材，
などの固有体積抵抗率の高いセラミックス材料が好まし
く，目的に応じて選択すればよい。
【００１８】また，本発明に係るサージ吸収素子の対向
電極材料としては，銅，銀，アルミニウム，ニッケル，
金属元素や炭素，或いは，ステンレス，コパール等の合
金材料等，導電性に優れる材料を使用することができ
る。
電極材料としては，銅，銀，アルミニウム，ニッケル，
金属元素や炭素，或いは，ステンレス，コパール等の合
金材料等，導電性に優れる材料を使用することができ
る。
【００１９】また，本発明においては，上記金属，合金
材や炭素の他に，ＳｎＯ2 ，Ｎｂ2Ｏ5 ，ＭｏＯ3 ，Ｗ
Ｏ3 ，ＴｉＣ，ＳｉＣ，ＺｒＣ，ＷＣ，ＨｆＣ，ＶＣ，
ＴｉＮ，ＴａＮ，ＶＮ，ＺｒＮ，ＮｂＮ等の，酸化物，
炭化物や窒化物等の，導電性セラミックスを使用するこ
とができる。これら導電性セラミックスを使用すると，
気体放電時の溶融や酸化による電極の劣化を抑制するこ
とができる。これら電極材料は，金属系，セラミックス
系をそれぞれを単独で使用してもよいが，絶縁性セラミ
ックス表面で直接放電に曝される部分に，薄い導電性セ
ラミックス層を形成し，金属系導電材料でバックアップ
層を形成する等，それぞれを組み合わせて使用すること
もできる。
材や炭素の他に，ＳｎＯ2 ，Ｎｂ2Ｏ5 ，ＭｏＯ3 ，Ｗ
Ｏ3 ，ＴｉＣ，ＳｉＣ，ＺｒＣ，ＷＣ，ＨｆＣ，ＶＣ，
ＴｉＮ，ＴａＮ，ＶＮ，ＺｒＮ，ＮｂＮ等の，酸化物，
炭化物や窒化物等の，導電性セラミックスを使用するこ
とができる。これら導電性セラミックスを使用すると，
気体放電時の溶融や酸化による電極の劣化を抑制するこ
とができる。これら電極材料は，金属系，セラミックス
系をそれぞれを単独で使用してもよいが，絶縁性セラミ
ックス表面で直接放電に曝される部分に，薄い導電性セ
ラミックス層を形成し，金属系導電材料でバックアップ
層を形成する等，それぞれを組み合わせて使用すること
もできる。
【００２０】また，本発明に係るサージ吸収素子におけ
るモールド層は，基本的には前記絶縁体層と同じ材料，
又は，焼結温度の近い材料を選べばよい。
るモールド層は，基本的には前記絶縁体層と同じ材料，
又は，焼結温度の近い材料を選べばよい。
【００２１】
【発明の実施の形態】以下，本発明の実施の形態につい
て図面を参照しながら説明する。
て図面を参照しながら説明する。
【００２２】（第１の実施の形態）図１（ａ）及び
（ｂ）は，本発明の第１の実施の形態によるサージ吸収
素子のサージ吸収素子構造体を示す図であり，図１
（ａ）は平面図，図１（ｂ）は横断面図である。図１
（ａ）及び（ｂ）に示すように，アルミナ粉末を原料と
して，公知の方法でアルミナの焼結体を作成し，それぞ
れ約５０μｍ，１００μｍ，２００μｍ，３００μｍの
厚さになるようにラップ研磨して焼結体板１を得た。焼
結体板１の寸法は３．０ｍｍ×２．０ｍｍとした。次
に，これらの焼結体１の板面中央部に，ＹＡＧレーザを
使用して約１００μｍの貫通孔２を形成した。次に，こ
れら焼結体板１の１辺から貫通孔２の外周辺にかけて幅
約１００μｍ，厚さ約１０μｍの帯状に，板面垂直投影
面上で重なり合わないように，絶縁体板１の両面に電極
層３を形成した。電極層３は，市販の銀ペーストをスク
リーン印刷法でパターン形成し，大気中６００℃で２時
間焼結して作製した。これにより得られたサージ吸収素
子構造体１０の直流における放電開始電圧を下記表１に
示す。
（ｂ）は，本発明の第１の実施の形態によるサージ吸収
素子のサージ吸収素子構造体を示す図であり，図１
（ａ）は平面図，図１（ｂ）は横断面図である。図１
（ａ）及び（ｂ）に示すように，アルミナ粉末を原料と
して，公知の方法でアルミナの焼結体を作成し，それぞ
れ約５０μｍ，１００μｍ，２００μｍ，３００μｍの
厚さになるようにラップ研磨して焼結体板１を得た。焼
結体板１の寸法は３．０ｍｍ×２．０ｍｍとした。次
に，これらの焼結体１の板面中央部に，ＹＡＧレーザを
使用して約１００μｍの貫通孔２を形成した。次に，こ
れら焼結体板１の１辺から貫通孔２の外周辺にかけて幅
約１００μｍ，厚さ約１０μｍの帯状に，板面垂直投影
面上で重なり合わないように，絶縁体板１の両面に電極
層３を形成した。電極層３は，市販の銀ペーストをスク
リーン印刷法でパターン形成し，大気中６００℃で２時
間焼結して作製した。これにより得られたサージ吸収素
子構造体１０の直流における放電開始電圧を下記表１に
示す。
【００２３】
【表１】
【００２４】上記表１から，絶縁体板の厚さを制御する
ことで，容易に放電開始電圧を制御することが可能であ
る事がわかる。また，これらサージ吸収素子構造体１０
の静電容量は，すべて１ｐＦ以下であつた。
ことで，容易に放電開始電圧を制御することが可能であ
る事がわかる。また，これらサージ吸収素子構造体１０
の静電容量は，すべて１ｐＦ以下であつた。
【００２５】（第２の実施の形態）平均粒径約３μｍの
ステアタイト（ＭｇＯ−ＳｉＯ2 ）粉末を，下記表２に
示す比率で，バインダ，溶剤と配合し，配合物を三本ロ
ールで混練して，絶縁体層用セラミックスペ一ストを作
製した。さらに，同様に平均粒径約０．５μｍの銀−パ
ラジウム合金粉末を，下記表３に示す比率で，バイン
ダ，溶剤と配合し，配合物を三本ロールで混練して，電
極層用ペース卜を作製した。
ステアタイト（ＭｇＯ−ＳｉＯ2 ）粉末を，下記表２に
示す比率で，バインダ，溶剤と配合し，配合物を三本ロ
ールで混練して，絶縁体層用セラミックスペ一ストを作
製した。さらに，同様に平均粒径約０．５μｍの銀−パ
ラジウム合金粉末を，下記表３に示す比率で，バイン
ダ，溶剤と配合し，配合物を三本ロールで混練して，電
極層用ペース卜を作製した。
【００２６】
【表２】
【００２７】
【表３】
【００２８】次に，印刷法により，グリーンシート，図
１に示す貫通孔２を有する絶縁体板１の形状，および貫
通孔２を埋める形状，同様に図１に示す電極層３，のそ
れぞれの印刷パターンを施したスクリーン版を使用し
て，図２（ａ）乃至（ｈ）に示す以下の方法で印刷積層
を行った。
１に示す貫通孔２を有する絶縁体板１の形状，および貫
通孔２を埋める形状，同様に図１に示す電極層３，のそ
れぞれの印刷パターンを施したスクリーン版を使用し
て，図２（ａ）乃至（ｈ）に示す以下の方法で印刷積層
を行った。
【００２９】まず，図２（ａ）に示すように，絶縁体層
用ペーストでグリーンシート１１を作製（厚さ約２００
μｍ）した。次に，図２（ｂ）に示すように，電極層用
ペーストで電極層１２（厚さ約１０μｍ）を形成した。
次に，図２（ｃ）に示すように，絶縁体層ペーストで貫
通孔１３を有する絶縁体層１４を形成した。絶縁体層の
厚さは，それぞれ約５０μｍ，約１００μｍ，約２００
μｍ，約３００μｍのものを作製した。次に，図２
（ｄ）に示すように，有機物バインダーと希釈溶剤のみ
で作製したペーストで，絶縁体層１４上の貫通孔１３を
充填したバインダー充填層１５を作成した。次に，図２
（ｅ）に示すように，電極層用ペーストで電極層１６を
形成（厚さ約１０μｍ）した。続いて，図２（ｆ）に示
すように，絶縁体層用ペーストでグリーンシート１７を
作製（厚さ約２００μｍ）した。次に，作製した積層体
１８を，図２（ｇ）に示すように，面１９の部分で切断
し，図２（ｈ）に示すように，所定の大きさ（２．０ｍ
ｍ×２．５ｍｍ）に切断した。
用ペーストでグリーンシート１１を作製（厚さ約２００
μｍ）した。次に，図２（ｂ）に示すように，電極層用
ペーストで電極層１２（厚さ約１０μｍ）を形成した。
次に，図２（ｃ）に示すように，絶縁体層ペーストで貫
通孔１３を有する絶縁体層１４を形成した。絶縁体層の
厚さは，それぞれ約５０μｍ，約１００μｍ，約２００
μｍ，約３００μｍのものを作製した。次に，図２
（ｄ）に示すように，有機物バインダーと希釈溶剤のみ
で作製したペーストで，絶縁体層１４上の貫通孔１３を
充填したバインダー充填層１５を作成した。次に，図２
（ｅ）に示すように，電極層用ペーストで電極層１６を
形成（厚さ約１０μｍ）した。続いて，図２（ｆ）に示
すように，絶縁体層用ペーストでグリーンシート１７を
作製（厚さ約２００μｍ）した。次に，作製した積層体
１８を，図２（ｇ）に示すように，面１９の部分で切断
し，図２（ｈ）に示すように，所定の大きさ（２．０ｍ
ｍ×２．５ｍｍ）に切断した。
【００３０】次に，切断した積層体２０を６００℃の大
気中で脱バインダ後，大気中１０００℃〜１３００℃で
焼結を行い，焼結終了後，図３に示すように，市販の銀
ペーストで外部電極３１を形成し塗布し大気中６００℃
で２時間焼結した。次に，作製したサージ吸収素子の直
流放電電圧と周波数１ＫＨｚでの静電容量を測定した。
その結果を下記表４に示す。
気中で脱バインダ後，大気中１０００℃〜１３００℃で
焼結を行い，焼結終了後，図３に示すように，市販の銀
ペーストで外部電極３１を形成し塗布し大気中６００℃
で２時間焼結した。次に，作製したサージ吸収素子の直
流放電電圧と周波数１ＫＨｚでの静電容量を測定した。
その結果を下記表４に示す。
【００３１】
【表４】
【００３２】上記表４から，絶縁体層１４の厚さを制御
することにより，所望の放電開始電圧を有し，しかも静
電容量の低いサージ吸収素子を得ることが可能となっ
た。
することにより，所望の放電開始電圧を有し，しかも静
電容量の低いサージ吸収素子を得ることが可能となっ
た。
【００３３】なお，本発明は，上記実施の形態に限定さ
れる物ではなく，絶縁性材料，電極材料として，他の絶
縁性セラミックス材料や，導電性材料を使用することが
できることは，当該業者であれば容易に類推できること
である。同様に，印刷用ペーストの作製方法として，他
の手法を適用することや，印刷積層厚さ，積層体サイズ
などの積層体作製に係る条件，また，積層体の焼結条件
などは，本発明の実施の形態以外の条件でもよいこと
は，当業者であれば容易に類推できることである。
れる物ではなく，絶縁性材料，電極材料として，他の絶
縁性セラミックス材料や，導電性材料を使用することが
できることは，当該業者であれば容易に類推できること
である。同様に，印刷用ペーストの作製方法として，他
の手法を適用することや，印刷積層厚さ，積層体サイズ
などの積層体作製に係る条件，また，積層体の焼結条件
などは，本発明の実施の形態以外の条件でもよいこと
は，当業者であれば容易に類推できることである。
【００３４】
【発明の効果】以上説明した通り，本発明によれば，複
雑な構造を必要とせずに，小型化やＳＭＤ対応化が容易
で，しかも静電容量の小さいサージ吸収素子とその製造
方法とを提供することが可能となった。
雑な構造を必要とせずに，小型化やＳＭＤ対応化が容易
で，しかも静電容量の小さいサージ吸収素子とその製造
方法とを提供することが可能となった。
【図１】（ａ）及び（ｂ）は本発明の第１の実施の形態
によるサージ吸収素子のサージ吸収素子構造体の平面
図，および断面図を夫々示している。
によるサージ吸収素子のサージ吸収素子構造体の平面
図，および断面図を夫々示している。
【図２】本発明の第２の実施の形態によって得たサージ
吸収素子の作製手順（断面図）を示す図である。
吸収素子の作製手順（断面図）を示す図である。
【図３】図２のサージ吸収素子の断面を示す図である。
１ 焼結体板 ２ 貫通孔 ３ 電極層 ５ 基板 １１，１７ グリーンシート １２ 電極層 １３ 貫通孔 １４ 絶縁体層 １５ バインダー充填層 １６ 電極層 １８ 積層体 １９ 切断 ２０ 積層体
Claims (3)
- 【請求項１】 面内に少なくとも１個の貫通孔を有する
絶縁体平板面上に，この平板面の一辺から前記貫通孔の
外周辺にかけて，帯状に形成された導電性材料からなる
２個の電極層を，互いに電気的に絶縁した状態で，前記
絶縁体平板両面に板面垂直投影面上で重なり合わないよ
うに形成したサージ吸収素子構造体を含むことを特徴と
するサージ吸収素子。 - 【請求項２】 請求項１記載のサージ吸収素子におい
て，前記サージ吸収素子構造体を，絶縁体セラミックス
焼結体でモールドし，端面に，前記電極の一部分と導通
した外部電極を形成したことを特徴とするサージ吸収素
子。 - 【請求項３】 絶縁体層として面内に少なくとも１個の
貫通孔を有する絶縁体平板面上に，この平板面の一辺か
ら前記貫通孔の外周辺にかけて，帯状に形成された導電
性材料からなる２個の電極層を，互いに電気的に絶縁し
た状態で，前記絶縁体平板両面に板面垂直投影面上で重
なり合わないようにサージ吸収素子構造体を形成し，前
記サージ吸収素子構造体に絶縁体セラミックス焼結体か
らなるモールド層を形成するサージ吸収素子の製造方法
であって，印刷法により，前記絶縁体層のグリーンシー
ト，前記電極層用のペースト，及び前記モールド層のグ
リーンシートの積層構造を形成した後，一体焼結するこ
とを特徴とするサージ吸収素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9310691A JPH11144835A (ja) | 1997-11-12 | 1997-11-12 | サージ吸収素子及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9310691A JPH11144835A (ja) | 1997-11-12 | 1997-11-12 | サージ吸収素子及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11144835A true JPH11144835A (ja) | 1999-05-28 |
Family
ID=18008311
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9310691A Withdrawn JPH11144835A (ja) | 1997-11-12 | 1997-11-12 | サージ吸収素子及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11144835A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006041058A (ja) * | 2004-07-23 | 2006-02-09 | Tdk Corp | 積層型チップバリスタ |
| JP2008547213A (ja) * | 2005-06-20 | 2008-12-25 | エプコス アクチエンゲゼルシャフト | 低減された寄生容量を備えた電気的多層構成素子 |
| US10944243B2 (en) * | 2016-03-24 | 2021-03-09 | Epcos Ag | Method for producing an arrester, and arrester |
-
1997
- 1997-11-12 JP JP9310691A patent/JPH11144835A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006041058A (ja) * | 2004-07-23 | 2006-02-09 | Tdk Corp | 積層型チップバリスタ |
| JP2008547213A (ja) * | 2005-06-20 | 2008-12-25 | エプコス アクチエンゲゼルシャフト | 低減された寄生容量を備えた電気的多層構成素子 |
| US8058965B2 (en) | 2005-06-20 | 2011-11-15 | Epcos Ag | Electrical multilayer component with reduced parasitic capacitance |
| US10944243B2 (en) * | 2016-03-24 | 2021-03-09 | Epcos Ag | Method for producing an arrester, and arrester |
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Legal Events
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|---|---|---|---|
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