JPH11145301A - 半導体装置、その製造方法および不良ビット救済システム - Google Patents

Abstract

(57)【要約】 【課題】 高融点配線材料を用いたヒューズ素子を確実
に切断できるとともに、ヒューズ素子の微細化に対応可
能なヒューズ素子切断工程を有する半導体装置の製造方
法を提供することである。 【解決手段】 不良ビット救済の為の１または複数の冗
長回路と前記冗長回路に接続され、配線部を持つ１また
は複数のヒューズ素子とを有する半導体装置の製造方法
において、不良ビットを前記冗長回路で置換するために
電気的に断線させるべきヒューズ素子の位置を特定する
検査工程と、前記特定されたヒューズ素子を電気的に断
線させるため、ヒューズ素子の配線部を切断する工程と
を有し、前記切断する工程を、フォトリソグラフィ工程
を用いて行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、不良ビットを救済
するための冗長回路とその冗長回路に接続されたヒュー
ズ素子を有する半導体装置、その製造方法、および不良
ビット検出工程とヒューズ素子の配線部切断工程のため
の不良ビット救済システムに関する。

【０００２】

【従来の技術】一般に、半導体メモリのように、ロー電
極とカラム電極に接続された複数のセルがマトリクスに
配列されている半導体装置においては、製造工程等で発
生した欠陥による不良ビットを救済する目的で、不良ビ
ットを良品のスペアビットに置換するための複数の冗長
回路（リダンダンシー回路）が設けられている。

【０００３】通常、製造工程の最終段階で行われるプロ
ーブ検査により、不良ビットの位置が確認されるとこれ
に応じてどの冗長回路を使用すべきかが特定される。こ
れらの冗長回路は、ライン状の配線部を有する複数のヒ
ューズ素子に接続されており、プローブ検査の結果を受
けて特定のヒューズ素子を電気的に断線させることで冗
長回路の選択が行われ、不良ビットの救済が可能とな
る。

【０００４】一般に、ヒューズ素子の電気的な断線は、
ヒューズ素子の配線部にレーザビームを照射し、配線材
料を加熱し蒸散させることで配線部を切断させる「レー
ザ照射法」を用いて行われる。

【０００５】図１２は、従来のヒューズ素子構成例を示
す半導体装置の部分平面図である。これらのヒューズ素
子１００ａ〜１００ｉは、通常カラム電極やロー電極の
配列に隣接する領域に形成される。同図には、縦方向の
配線を有するヒューズ素子１００ａ〜１００ｉが９個配
列されている。各ヒューズ素子１００ａ〜１００ｉの両
端部は、層間絶縁膜中に形成されたコンタクトホール１
０２を介して、ヒューズ素子１００ａ〜１００ｉの上層
に形成されたロー電極１０１に電気的に接続されてい
る。それぞれのヒューズ素子を異なるロー電極１０１に
接続するため、各ヒューズ素子１００ａ〜１００ｉは、
上下端部の位置が階段状にずらされて配置されている。

【０００６】ロー電極は、レーザビームが照射される領
域上には形成されていない。円１０４で囲む部分がレー
ザ照射によりヒューズ素子の配線部が切断された部分で
ある。破線は切断前の配線部を示す。同図に示すよう
に、レーザ照射位置にあたるヒューズ素子の配線部は、
切断しやすいように、配線幅が狭められている。また、
このレーザ照射位置を含む周囲の領域では、やはり配線
部の切断を容易にするため、ヒューズ素子上にコーティ
ングされているパッシベーション膜等をあらかじめエッ
チング除去することにより窓溝１０３が形成されてい
る。

【０００７】図１３（ａ）、図１３（ｂ）は、レーザ照
射によるヒューズ素子１００ｅの配線部切断工程を示す
装置の部分断面図である。理解の便宜のため、膜厚を厚
く図示している。両図は、図１２中で中央のヒューズ素
子１００ｅ上に引かれた一点鎖線ＢＢ’における切断面
に相当する。

【０００８】通常ヒューズ素子は、同一基板上に形成さ
れるＭＯＳトランジスタ等の半導体素子の製造工程を用
いて同時に形成される。図１３（ａ）に示すように半導
体基板１０５上にフィールド酸化膜１０６が形成され、
さらに第１層間絶縁膜１０７がその上に形成される。同
図に示すように、例えばヒューズ素子１００ｅは、この
第１層間絶縁膜１０７上の第１配線層で形成される。

【０００９】配線層は、アルミニウム（Ａｌ）単層で形
成されることもあるが、最近では、Ａｌ単層の場合発生
しやすいストレスマイグレーションによる配線の断線を
補充する為、Ａｌ層の下に、高融点材料であるＴｉ／Ｔ
ｉＮ膜層１００ｅ１を形成することが多い。これに伴
い、ヒューズ素子も高融点金属材料Ｔｉ／ＴｉＮ層１０
０ｅ１とＡｌ層１００ｅ２の２層で形成される。

【００１０】ヒューズ素子１００ｅ上には、第２層間絶
縁膜１０８が形成される。第２層間絶縁膜１０８上にロ
ー電極である第３配線層が形成される。このロー電極１
０１とヒューズ素子１００ｅとは、同図に示すように、
第２層間絶縁膜１０８に形成されたコンタクトホール１
０２を介して電気的に接続される。

【００１１】ロー電極１０１上には、さらにパッシベー
ション膜である酸化シリコン膜（ＳｉＯ₂）１０９、窒
化シリコン膜（Ｓｉ₃Ｎ₄）１１０、さらにポリイミド樹
脂１１１が形成される。尚、レーザ照射によるヒューズ
素子の切断がし易いように、ヒューズ素子１００ｅ上の
パッシベーション膜１０９、１１０、ポリイミド樹脂１
１１および第２層間絶縁膜１０８の一部をエッチング除
去し、窓溝１１２が形成される。

【００１２】図１３（ｂ）に示すように、レーザビーム
は、窓溝１１２内のヒューズ素子１００ｅの配線部に照
射される。ヒューズ素子１００ｅ上に薄く残された第２
層間絶縁膜１０８とヒューズ素子１００ｅを構成するＡ
ｌ層１００ｅ１とＴｉ／ＴｉＮ膜層１００ｅ２の２層が
レーザビームの照射により加熱され、蒸散され、開孔部
１１３が形成される。

【００１３】

【発明が解決しようとする課題】図１４は、レーザビー
ム照射時におけるヒューズ素子の配線部の状態を模式的
に示した図である。レーザビームが照射された領域は、
瞬時に溶融し、突沸状態となり、爆発的に蒸散する。こ
の爆発的蒸散の際、周囲の材料も一部破壊され、固形状
態のまま同時に飛散する。飛散したこれらの材料ｂは、
蒸散によりできた開孔部１１３の周囲に着地し、そのま
ま残留物ａとなる。また、一旦蒸散した材料が、再び液
化、さらに固化し、開孔部１１３の周辺に付着する場合
もある。特に、高融点金属材料は、一旦蒸散してもすぐ
に液化、固化し易いため、開孔部周囲に付着残留しやす
い。

【００１４】また、熱は必ず周囲に伝熱するため、レー
ザビームの熱影響は、照射部より広い領域に広がり、周
囲の材料を溶融させることもある。

【００１５】よって、同図に示すように、レーザビーム
照射によりできる開孔部はクレータ状であり、その側壁
はテーパ状となる。また、レーザビーム照射により実際
に得られる開孔部１１３の径は、レーザビームの照射ス
ポット径よりかなり広がってしまう。

【００１６】図１２に示すように、破線の円で囲んだ領
域がほぼレーザビームの照射領域に相当し、その外側の
実線の円で示した領域が実際に得られる開孔部に相当す
る。例えば本願発明者らの経験によれば、約４μｍ径の
照射スポット径を有するレーザビームを用いた場合に実
際に得られる開孔の径は１０μｍ程度まで広がる。

【００１７】半導体装置のデザインルールは、今後ます
ます微細化される傾向にあり、ヒューズ素子形成領域の
占有面積の縮小化が必要とされている。また、同時に不
良ビットの救済率向上のため、半導体装置上に形成され
る冗長回路の数は増加の傾向にある。よって、ヒューズ
素子の配線幅および配線ピッチはより狭くなることが必
須の状況にある。

【００１８】しかし、図１５に示すように、ヒューズ素
子の配線ピッチを狭くすると、上述と同様なサイズの照
射スポット径を有するレーザビームを用いていたのでは
隣接するヒューズ素子の一部も開孔径の中に含まれてし
まう。この結果ヒューズ素子１００ｂのように、隣接す
る両側のヒューズ素子１００ａ、１００ｃにレーザビー
ムが照射されるとその影響で、その間のヒューズ素子１
００ｂの配線部が切断されてしまうことになる。

【００１９】開孔径を小さくするためには、現在のレー
ザビーム径を集光し細くすればよいと考えられる。しか
し、レーザビームのビーム径を小さくすると、レーザエ
ネルギー等の調整は格段に困難となる。通常レーザのエ
ネルギーはビーム中央にピーク値を有するガウシアン分
布を示すため、ビーム径を小さくすれば、ビーム中央の
エネルギー値が極端に高まる。よって、数μｍ以下、特
に１μｍ以下にビーム径を集光させることは実用的には
極めて困難である。

【００２０】また、上述したように、最近のヒューズ素
子はＴｉ／ＴｉＮ膜等の高融点材料の層を含むことが多
い。これらの材料は、高融点であるため完全に蒸散させ
ることが容易ではなく残膜し易く、ヒューズ素子を電気
的に断線できない場合も多い。

【００２１】本発明の目的は、より微細なヒューズ素子
の配線部の切断を、より確実に行うことができる半導体
装置の製造方法とこの製造方法を用いて作製される半導
体装置を提供することである。

【００２２】また、本発明の他の目的は、より微細なヒ
ューズ素子の配線部の切断を、より確実に、しかも簡易
に行うための不良ビット救済システムを提供することで
ある。

【００２３】

【課題を解決するための手段】請求項１にかかる本発明
の半導体装置の製造方法の特徴は、不良ビット救済の為
の１または複数の冗長回路と、前記冗長回路に接続さ
れ、配線部を持つ１または複数のヒューズ素子とを有す
る半導体装置の製造方法において、不良ビットの位置を
検出する検査工程と、前記不良ビットの位置に応じて特
定のヒューズ素子の配線部を切断する配線部切断工程と
を有し、前記配線部切断工程が、フォトリソグラフィ工
程を用いて行われることである。

【００２４】請求項２にかかる本発明の半導体装置の製
造方法の特徴は、不良ビット救済の為の１または複数の
冗長回路と、前記冗長回路に接続され、配線部を持つ１
または複数のヒューズ素子とを有する半導体装置の製造
方法において、半導体素子とともに、同一基板上に１ま
たは複数のヒューズ素子を形成するヒューズ素子形成工
程と、前記半導体素子中の不良ビットの位置を検出する
検出工程と、前記不良ビットの位置に応じて特定のヒュ
ーズ素子の配線部を切断する配線部切断工程とを有し、
前記配線部切断工程が、基板表面にレジスト膜を塗布
し、前記レジスト膜を選択的に露光し、現像することに
より、前記特定のヒューズ素子の配線部上に前記配線部
の幅と同等若しくはこれより広い径の開孔部を有するレ
ジストパターンを形成するレジストパターン形成工程
と、前記レジストパターンをエッチングマスクとして、
前記開孔部内の配線部をエッチングし、ヒューズ素子の
配線部を切断する配線部切断工程とを有することであ
る。

【００２５】上記請求項１または請求項２の特徴によれ
ば、フォトリソグラフィ工程を用いてヒューズ素子の配
線部を切断するので、ヒューズ素子の配線部を加熱する
ことなく切断できる。切断部周囲に熱的ダメージを与え
ないため、ヒューズ素子上に形成される切断部の開孔径
の精度をより高めることができる。また、エッチングに
よりヒューズ素子の配線部を切断するため、高融点配線
材料で構成されたヒューズ配線も確実に切断できる。さ
らに、露光源やレジスト膜等を選択することにより、従
来のレーザビーム照射法では困難であった微小な開孔径
を形成できる。

【００２６】請求項３にかかる本発明の半導体装置の製
造方法の特徴は、上記請求項１または請求項２にかかる
製造方法において、前記配線部切断工程が、ドライエッ
チング法を用いてヒューズ素子の配線部のエッチングを
行うことである。

【００２７】上記請求項３の特徴によれば、ドライエッ
チング法を用いてヒューズ素子の配線部を切断するた
め、切断部およびその周囲を汚染することが少ない。

【００２８】請求項４にかかる本発明の半導体装置の製
造方法の特徴は、上記請求項３にかかる製造方法におい
て、前記ドライエッチング法が、ＲＩＥ法であることで
ある。

【００２９】上記請求項４の特徴によれば、ＲＩＥ法を
用いるため、異方性ドライエッチングが可能となる。よ
って、エッチングにより得られる切断部断面の側壁を基
板面に対してほぼ垂直とすることができるため、エッチ
ングで得られる開孔部サイズの精度をより高めることが
できる。

【００３０】請求項５にかかる本発明の半導体装置の製
造方法の特徴は、上記請求項２にかかる製造方法におけ
るレジストパターン形成工程において、露光源として、
エキシマレーザ若しくは水銀ランプを用いることであ
る。

【００３１】上記請求項５の特徴によれば、エキシマレ
ーザもしくは水銀ランプを露光源として用いるので、短
波長の紫外光を露光光として用いることができる。よっ
て、数μｍ以下の微小な開孔部を有するレジストパター
ンの形成が容易となる。この微小な開孔を有するレジス
トパターンを用いれば、数μｍ以下の微小な径の開孔を
ヒューズ素子に形成できる。

【００３２】請求項６にかかる本発明の半導体装置の製
造方法の特徴は、請求項１または請求項２にかかる製造
方法において、前記配線部切断工程後、前記ヒューズ素
子の配線部の切断部分の開孔を埋めるように、基板表面
にポリイミド樹脂をコーティングする工程を有すること
である。

【００３３】上記請求項６の特徴によれば、ヒューズ素
子の配線部切断工程の後に切断部に残る開孔をポリイミ
ド樹脂で埋めることができるため、耐湿等に対する装置
の特性を向上させることができる。

【００３４】請求項７にかかる本発明の半導体装置の製
造方法の特徴は、請求項２にかかる製造方法において、
前記レジストパターン形成工程は、露光光として、ヒュ
ーズ素子の配線部の切断径と対応した照射径を有するビ
ーム状の光を用いることである。

【００３５】上記請求項７の特徴によれば、切断すべき
ヒューズ素子の位置は、個々の半導体装置ごとに異なる
ため、露光マスクパターンを固定できない。しかし、露
光源をビーム状にすれば、露光マスクを用いる必要がな
い。

【００３６】請求項８にかかる本発明の半導体装置の製
造方法の特徴は、上記請求項２にかかる製造方法におい
て、前記レジストパターン形成工程は、露光光として、
複数のヒューズ素子を一度に照射できる広域の照射面積
を有するものを用い、露光マスクとして、それぞれが前
記露光光に対し透明な一対の電極と前記一対の電極の間
に充填された液晶材料とで構成され、光の透過率を互い
に独立に制御可能な複数の微小光シャッターからなるも
のを用い、前記露光光が、前記露光マスクを介して、切
断しようとするヒューズ素子の配線部、もしくは前記配
線部を除く領域に選択的に照射されることである。

【００３７】上記請求項８の特徴によれば、露光マスク
として、液晶マスクを用いるため、露光工程の度にマス
クパターンを可変とすることが容易である。また、複数
箇所のヒューズ素子上に同時に露光が可能である。

【００３８】請求項９にかかる本発明の半導体装置の特
徴は、不良ビット救済の為の１または複数の冗長回路
と、前記冗長回路を不良ビット救済に使用するために切
断される配線部を持つ１または複数のヒューズ素子とを
有する半導体装置において、前記配線部の切断が、エッ
チングにより行われていることである。

【００３９】請求項１０にかかる本発明の半導体装置の
特徴は、不良ビット救済の為の１または複数の冗長回路
と、前記冗長回路を不良ビット救済に使用するために切
断される配線部を持つ１または複数のヒューズ素子とを
有する半導体装置において、前記配線部の切断が、基板
表面にレジスト膜を塗布し、前記レジスト膜を露光、現
像することにより、切断される配線部上に開孔を有する
レジストパターンを形成し、前記レジストパターンをエ
ッチングマスクとして、前記開孔内の配線部をエッチン
グすることである。

【００４０】上記請求項９または１０の特徴によれば、
エッチングにより切断されたヒューズ素子の切断部は、
加熱がなされていないため、配線材料等の残膜がなく、
清浄で、精度の高い切断部を有する半導体装置を提供で
きる。

【００４１】請求項１１にかかる本発明の半導体装置の
特徴は、上記請求項１０の半導体装置において、前記ヒ
ューズ素子の配線部が、Ｗ、Ｔｉ、ＴｉＮ、Ａｌ、Ｃ
ｕ、ポリＳｉ、ＷＳｉ、もしくはこれらのいずれかを含
む合金を構成材料に含むことである。

【００４２】上記請求項１１の特徴によれば、フォトリ
ソグラフィ工程を用い、エッチングによりヒューズ素子
の配線部を切断するので、切断部に配線材料が残膜する
ことなく、確実に切断がなされる。よって、配線部にお
いては、高融点金属材料によって配線を形成することに
より、ストレスマイグレーション等の少ない確実な配線
部を提供するとともに、切断すべき配線部では、確実に
配線部の電気的断線がなされる半導体装置を提供でき
る。

【００４３】請求項１２にかかる本発明の半導体装置の
特徴は、上記請求項１０または請求項１１の半導体装置
において、前記開孔内の配線部のエッチングが、ＲＩＥ
法を用いて行われることである。

【００４４】上記請求項１２の特徴によれば、反応性イ
オンエッチング法を用いると異方性が高いエッチングを
行うことができるので、開孔部側壁がほぼ半導体基板表
面に対し垂直となる。よって、より高精度な切断部を有
する半導体装置を提供できる。

【００４５】請求項１３にかかる本発明のシステムの特
徴は、半導体装置の不良ビットの位置を検出する不良ビ
ット検出手段と、前記半導体装置上に光を照射する露光
手段と、前記不良ビット検出手段と前記露光手段とに接
続されたＣＰＵと、前記ＣＰＵに接続された記憶手段と
を具備し、前記不良ビット検出手段が、半導体装置上の
特定ビットをプロービングするためのプロービング部
と、前記プロービングにより特定したビットの電気的特
性を測定するテスタ部とを有し、前記露光手段が、露光
位置と露光条件を制御する露光制御装置と、前記露光制
御装置に接続され、露光源と半導体装置を設置するウエ
ハステージとを備えた露光部とを有し、前記不良ビット
検出手段により検出された不良ビットの位置情報が前記
ＣＰＵを介して前記記憶手段に格納され、前記ＣＰＵに
より、前記記憶手段に格納された不良ビットの位置情報
を読みだし、前記不良ビットの位置情報から配線部を切
断すべきヒューズ素子の位置情報が特定され、前記ＣＰ
Ｕに接続された前記露光制御装置を介して前記露光部に
おける前記露光源と前記ウエハステージの動作が制御さ
れ、前記ヒューズ素子の位置情報に応じた露光位置が特
定されることである。請求項１４にかかる本発明のシス
テムの特徴は、上記請求項１３のシステムにおいて、前
記露光手段を構成する露光源が、前記ヒューズ素子配線
部の切断径と対応した照射スポット径を有するビーム状
の光を照射することである。

【００４６】上記請求項１４の特徴によれば、ウエハご
とに露光すべき箇所が異なるが、ビーム状の露光光を用
いるので、必要箇所のみに光を照射することが容易とな
る。

【００４７】請求項１５にかかる本発明のシステムの特
徴は、上記請求項１３のシステムにおいて、前記露光手
段を構成する露光源が、少なくとも複数のヒューズ素子
を一度に照射できる広域の照射面積を有し、前記照射さ
れる光が、それぞれが前記露光光に対し透明な一対の電
極と前記一対の電極の間に充填された液晶材料とで構成
され、光の透過率を互いに独立に制御可能な複数の微小
光シャッターからなる前記微小光シャッターが、露光マ
スクを介して、切断しようとするヒューズ素子の配線
部、もしくは前記配線部を除く領域に選択的に照射され
ることである。

【００４８】上記請求項１５の特徴によれば、不良ビッ
ト救済システムにおいては、ウエハごとに露光すべき箇
所が異なるが、複数の微小光シャッターからなる露光マ
スクを用いれば、マスクパターンを可変とできるため、
必要箇所のみに光を照射できる。

【００４９】

【発明の実施の形態】（第１の実施の形態）まず、図１
〜図７を参照して、第１の実施の形態における半導体装
置の製造工程について説明する。

【００５０】本発明の第１の実施の形態の主な特徴は、
従来レーザを用いて行っていたヒューズ素子の配線部の
切断をフォトリソグラフィ工程およびＰＥＰ（Photo E
ngraving Process）工程を用いて行おうとするもので
ある。

【００５１】図１は、ヒューズ素子の切断工程前におけ
る半導体装置の部分断面図である。同図中破断線より右
手にヒューズ素子１６の形成領域の装置断面を示し、同
図中左手に同一の基板中に形成される半導体素子の一例
としてＭＯＳＦＥＴ（MetalOxide Semiconductor Field
Effect Transistor）を含む装置断面を示している。な
お、ここで形成するヒューズ素子の平面構成は、図１１
に示した従来の構成と同様とする。

【００５２】ヒューズ素子１６とＭＯＳＦＥＴは、通常
用いられている製造工程を用いて同時に形成される。以
下、この半導体装置の製造工程例について簡単に説明す
る。

【００５３】まず、ｐ型の導電型を有するＳｉ等の半導
体基板１０の表面を酸化し、シリコン酸化（ＳｉＯ₂）
膜を形成し、その上に窒化シリコン（Ｓｉ₃Ｎ₄）膜を形
成する。Ｓｉ₃Ｎ₄膜のみを通常のフォトリソグラフィ工
程を用いてパターニングし、その後、基板表面を熱酸化
する。Ｓｉ₃Ｎ₄膜で被覆されていない基板表面に厚いフ
ィールド酸化膜１１が形成される。

【００５４】残ったＳｉ₃Ｎ₄膜を除去し、基板全面にＣ
ＶＤ（化学気相成長）法を用いて薄いＳｉＯ₂膜を形成
する。さらに、このＳｉＯ₂膜上にＣＶＤ法を用いてポ
リＳｉ膜を形成する。その後このポリＳｉ膜とその下層
のＳｉＯ₂膜をフォトリソグラフィ工程を用いてパター
ニングし、ゲート酸化膜１２とゲート電極１３を形成す
る。

【００５５】次に、ゲート電極１３とフィールド酸化膜
１１のパターンをイオン注入マスクとし、イオン注入法
により、ｎ型の導電型を有する不純物イオン、例えば砒
素（Ａｓ）イオンを基板表面領域に注入し、イオン注入
層を形成する。その後基板を熱処理し、イオン注入層を
活性化し、ＭＯＳＦＥＴにおけるソース領域１４ａ、ド
レイン領域１４ｂを形成する。

【００５６】基板表面にＣＶＤ法を用いて、ＳｉＯ₂膜
等からなる第１層間絶縁膜１５を形成する。この第１層
間絶縁膜１５に、底面にソース領域１４ａとドレイン領
域１４ｂの一部表面が露出するコンタクトホールを形成
する。第１層間絶縁膜１５上に、スパッタリング法を用
いてＴｉ／ＴｉＮ膜１７ａとＡｌ膜１７ｂとで構成され
る積層膜を形成する。コンタクトホールはこの２層の膜
によって埋められる。

【００５７】このＴｉ／ＴｉＮ膜１７ａとＡｌ膜１７ｂ
により形成される第１配線層をフォトリソグラフィ工程
を用いてパターニングを行いソースとドレインの引き出
し配線を形成する。

【００５８】また、同時にこの第１配線層によりヒュー
ズ素子１６を形成する。なお、ヒューズ素子１６形成領
域には、ＭＯＳＦＥＴの製造工程にあわせて、半導体基
板１０上にフィールド酸化膜１１と第１層間絶縁膜１５
が形成されている。

【００５９】ＣＶＤ法を用いて、基板表面上にＳｉＯ₂
膜等からなる第２層間絶縁膜１８を形成する。この後ヒ
ューズ素子１６の両端部表面をそれぞれ底面に露出させ
たコンタクトホールをこの第２層間絶縁膜１８に形成す
る。

【００６０】第２層間絶縁膜１８上にスパッタリング法
を用いて、Ａｌ膜１９からなる第２配線層を形成する。
先に形成したヒューズ素子１６の両端部に形成されてい
るコンタクトホールは、このＡｌ膜１９で埋められる。
フォトリソグラフィ工程およびＰＥＰ工程を用いてＡｌ
膜１９をパターニングし、ヒューズ素子と冗長回路を接
続する配線を形成する。

【００６１】最後に、ＣＶＤ法を用いてパッシベーショ
ン膜としてＳｉＯ₂膜２０とＳｉ₃Ｎ₄膜２１を基板表面
上に形成する。

【００６２】従来の半導体装置においては、後の工程で
レーザ照射によるヒューズ素子の切断を容易に行うため
に、図１２に示したように、Ｓｉ₃Ｎ₄膜２１の形成終了
後、レーザ照射領域のパッシベーション膜等をエッチン
グして窓溝１１２を形成していたが、第１の実施の形態
においては、このような窓溝１１２を形成する必要はな
い。また、従来ヒューズ素子の配線部切断前に行ってい
たポリイミド樹脂のコーティングは後述するようにヒュ
ーズ素子の切断後に行う。

【００６３】なお、上述するように、図１に示した半導
体装置においては、ヒューズ素子を第１配線層で形成し
ているが、これに限るものではない。例えばゲート電極
１３を構成するポリＳｉ膜１３ａとＴｉ／ＴｉＮ膜１３
ｂの２層膜でヒューズ素子を形成してもよい。図２は、
ヒューズ素子をゲート電極と同じ配線層で形成した半導
体装置の部分断面図を示す。この場合は、同図に示すよ
うにヒューズ素子の引き出し配線を第１配線層で形成す
るとよいが、第２配線層を引き出し配線に利用してもよ
い。

【００６４】このように、ヒューズ素子およびそれに接
続される配線層は、いずれの配線層を用いてもよい。ま
た、ヒューズ素子を形成する配線材料は、上述の材料に
限られない。例えばＡｌ膜の代わりに銅（Ｃｕ）、タン
グステン（Ｗ）膜やポリシリコン、タングステンシリサ
イド（ＷＳｉ）膜等のシリサイド金属等を形成してもよ
い。

【００６５】上述した一連の工程を終えた半導体装置
は、プロービング検査にかけられ、不良ビットの検出が
行われる。不良ビットの位置に応じて、使用すべき冗長
回路が特定される。同時に配線部を切断すべきヒューズ
素子が特定される。

【００６６】次に、第１の実施の形態におけるヒューズ
素子の配線部の切断工程について図３（ａ）〜図５
（ｆ）を用いて説明する。図３（ａ）〜図５（ｆ）は、
各工程におけるヒューズ素子１６を含む半導体装置の部
分断面図である。なおこれらの図面では、ヒューズ素子
の両端部と、これに接続される電極は省略されている。
ヒューズ素子のサイズは、従来と同様に、切断部の配線
幅を約２μｍ、それ以外の配線部の幅を約５μｍ、隣接
するヒューズ素子の配線ピッチを約１２〜１３μｍとす
る。

【００６７】図３（ａ）に示すように、基板表面上にポ
ジレジスト膜３０を塗布する。このポジレジスト膜３０
を必要に応じ所定時間プリベークする。この後ヒューズ
素子の配線部の切断箇所上のポジレジスト膜のみを選択
的に露光する。

【００６８】次に、図３（ｂ）に示すように、ポジレジ
スト膜３０を現像することにより切断すべきヒューズ素
子の配線上のポジレジスト膜３０を開孔する。開孔部の
径は、切断箇所の配線部の配線幅２μｍと同等かやや広
めの径、例えば約５μｍとする。

【００６９】露光源としては、通常フォトリソグラフィ
工程で用いられる光源を使用できる。なお、超高圧水銀
ランプのｉ線、もしくはキセノンクロライド（ＸｅＣ
ｌ）ガスやふっ化クリプトン（ＫｒＦ）ガス等を励起ガ
スとして用いるエキシマレーザ等の短波長紫外線を露光
源にもちいれば、レジストパターン精度を上げることが
できる。

【００７０】所定領域のみを選択的に露光するために
は、露光光を集光してビーム状とし、所定領域のみにス
ポット照射するか、もしくは所定箇所のみ露光光を透過
する露光マスク、例えば後述するような液晶マスクを用
いればよい。

【００７１】ここで使用されるレジスト膜の種類は、特
に限定されないが、使用する露光源に対し、適当な感光
性を有するポジレジストを用いることが好ましい。プリ
ベーク、露光、現像の温度や時間等の条件は、用いるポ
ジレジストの種類や膜厚に応じて選択される。

【００７２】次に、図４（ｃ）に示すように、基板表面
上に形成されたレジストパターンをエッチングマスクと
して用いて、ヒューズ素子１６上に形成されたＳｉ₃Ｎ₄
膜２１、ＳｉＯ₂膜２０および第２層間絶縁膜１８をＲ
ＩＥ（Reactive Ion Etching）法によりエッチングし、
開孔部２２を形成する。エッチングガスとしては、例え
ばＡｒとＮ₂とＣＨＦ₃とＣＦ₄との混合ガス等を用いれ
ばよい。

【００７３】さらに、図４（ｄ）に示すように、ＲＩＥ
法を用いて、レジストパターンをエッチングマスクとし
て、ヒューズ素子１６をエッチングする。この時用いる
エッチングガスとしては、例えばヒューズ素子１６の配
線材料がＴｉ／ＴｉＮ／Ａｌであれば、Ｃｌ₃とＢＣｌ₃
とＡｒとの混合ガスを選択する。なお、ヒューズ素子を
エッチングする際、確実に電気的に断線させるため、オ
ーバエッチング気味となるように長めにエッチングを行
うことが好ましい。

【００７４】通常のドライエッチング法を用いた場合に
比較し、ＲＩＥ法を用いたエッチングは異方性が強いの
で、エッチングにより得られた開孔部２２の壁面は、基
板面に対しほぼ垂直となる。よって、ヒューズ素子の配
線部にできた開孔径は、レジストの開孔パターンとほぼ
同じ径にすることができる。

【００７５】なお、ヒューズ素子の配線部のエッチング
と配線部上に形成されているパッシベーション膜のエッ
チングは、同一チャンバー内で連続に行うこともでき
る。

【００７６】次いで、図５（ｅ）に示すように、不要と
なったポジレジスト膜３０を除去し、図５（ｆ）に示す
ように、基板表面にポリイミド樹脂２３をコーティング
する。ヒューズ素子の切断部にできた開孔部２２は、こ
のポリイミド樹脂２３で埋められる。

【００７７】図６は、上述の第１の実施の形態における
方法を用いてヒューズ素子の配線部を切断した後のヒュ
ーズ素子形成領域の平面図である。ヒューズ素子の平面
構成およびサイズは従来のものと同様であり、切断箇所
の配線幅は約２μｍであり、それ以外の部分のヒューズ
素子の幅は約５μｍである。隣接するヒューズ素子の配
線部のピッチは、１２〜１３μｍである。同図に示すよ
うに、上述で説明したフォトリソグラフィ法を用いてヒ
ューズ素子１６上に約５μｍ径の開孔部２２を形成すれ
ば、隣接するヒューズ素子１６の配線部にオーバラップ
することなく、各ヒューズ素子１６の配線部を独立に切
断できる。

【００７８】図７は、図６におけるヒューズ素子のサイ
ズをそのままとして、隣接するヒューズ素子の配線部の
ピッチを１／２としたものである。同図に示すように、
この場合も、開孔部２２の径が５μｍであれば、各ヒュ
ーズ素子１６の配線部を独立に切断できる。

【００７９】このように、フォトリソグラフィ工程を用
いてヒューズ素子の配線部をエッチングにより切断する
方法によれば、従来レーザビームを用いた切断方法の場
合に困難である微小な開孔部の形成が可能である。上述
の例では、５μｍの開孔部を形成する場合について説明
しているが、開孔部の径をさらに微小化することは容易
である。上述したエキシマレーザ等の遠紫外線を発する
露光源を用い、これに適したレジストおよび露光、現像
工程の条件を選択すれば、１μｍ未満の開孔径を得るこ
とも十分に可能である。勿論５μｍより大きい開孔径を
得ることは当然に可能である。

【００８０】なお、従来は不良ビットの検査工程および
ヒューズ切断工程は、クリーンルームの外で行われてい
たため、ヒューズ素子の配線部の切断時に形成された開
孔部はそのまま半導体装置に残され、半導体装置の耐湿
性を悪化させる原因ともなっていた。しかし、第１の実
施の形態におけるフォトリソグラフィ工程を用いたヒュ
ーズ素子切断工程は、工程の性質上クリーンルーム内で
作業が行われるため、同じくクリーンルーム内で行われ
るポリイミド樹脂のコーティングをヒューズ素子の配線
部切断工程の後に続けて行うことが容易である。こうし
て切断工程によってできた開孔部を樹脂で埋めることが
できるため、半導体装置の耐湿性等の素子特性を改善で
きる。

【００８１】上述した第１の実施の形態における半導体
装置の製造方法を用いて、半導体メモリや、ロジック回
路、メモリ混載ロジック等の各種半導体装置を形成でき
る。

【００８２】図８は、第１の実施の形態における半導体
装置の製造方法を用いて作製される半導体メモリ（ＤＲ
ＡＭ）装置１００の平面構成例を示したものである。例
えば、ここの示す構成では、縦長の基板上には大まかに
４つのメモリ領域が形成されている。図中上側下側それ
ぞれに２つずつメモリ領域が設けられており、左右のメ
モリ領域間には列状の電極パッドが形成されている。ま
た、各メモリ領域には、複数のメモリブロック１１０が
規則的に並んだ２列のメモリブロック群が形成されてい
る。図中一部拡大図に示すように、この２列のメモリブ
ロック間には、各メモリブロックに１対１に対応するロ
ー配線に対応するヒューズ素子が形成されている。ま
た、基板中央に面する各メモリ領域の端部にも、カラム
配線に対応するヒューズ素子１１１が形成されている。

【００８３】（第２の実施の形態）第２の実施の形態
は、不良ビットの検査工程と第１の実施の形態で説明し
たヒューズ素子の配線部切断工程をより簡易に実現する
不良ビット救済システムに関する。

【００８４】図９は、第２の実施の形態における不良ビ
ット救済システムの概略構成図である。この不良ビット
救済システムは、不良ビット検出部５０、ウエハ露光部
６０およびこれらを制御するワークステーション等の中
央演算装置（ＣＰＵ）４０とハードディスク等のメモリ
４１で構成される。

【００８５】半導体素子が形成され、表面にパッシベー
ション膜がコーティングされ、検査に必要な電極パッド
が開孔されたウエハ５４は、プロービング部５２におけ
るプロービングステージ５５上に設置される。プローブ
カード５３を介して、テスタ５１によりウエハ上の各ビ
ットの電気的特性がチェックされ、不良ビットの位置が
検出される。この不良ビットの位置情報は、ＣＰＵ４０
を介してメモリ４１の有するハードディスク上に記憶さ
れる。

【００８６】不良ビットの検出検査を終えたウエハ６４
は、プロービング部５２の外部で基板表面にポジ型レジ
ストが塗布され、必要なプリベーク処理がなされる。こ
の後、レジストが塗布されたウエハ６４は露光部６２の
ウエハステージ６５上に設置される。

【００８７】第２の実施の形態における不良ビット救済
システムでは、露光源６３として、露光光をヒューズ素
子の配線部の幅と対応した径のビーム状に調整できる装
置を用いる。通常の拡散光をレンズ系を用いて集光しス
ポット照射できるようにしてもよいし、または紫外領域
に波長を有するレーザビームを露光源として用いてもよ
い。

【００８８】ＣＰＵ４０を介してメモリ４１に記憶され
ている不良ビットの位置データを読みだし、さらにＣＰ
Ｕ４０においてこの位置データから不良ビットを救済す
るために切断すべきヒューズ素子の位置を特定する。特
定されたヒューズ素子切断位置のデータが露光制御装置
６１を介して露光部６２に送られ、ウエハステージ６５
の位置が制御される。こうして切断すべきヒューズ素子
の配線部上に配線部の幅と同等かやや大きい照射スポッ
トを有する露光ビームが所定時間照射される。切断すべ
きヒューズ素子が複数ある場合は、これらの動作を繰り
返し行えばよい。露光が終了したウエハは、露光部６２
より外部に取り出され、現像が行われ、所望のレジスト
パターンが形成される。

【００８９】露光源として集光ビームを用いる場合は、
従来のレーザ照射によるヒューズ素子の配線部の切断方
法の場合と共通するため、露光源を取り替える他は、大
きな変更を必要としない。

【００９０】（第３の実施の形態）第３の実施の形態
は、第２の実施の形態と同様に、不良ビットの検査工程
と第１の実施の形態で説明したヒューズ素子切断工程を
より簡易に実現する不良ビット救済システムに関する。

【００９１】ここでは、フォトリソブラフィ工程で使用
する露光源として上述の第２の実施の形態とは異なり集
光されない露光源を用いる場合について説明する。露光
マスクを必要とするが、この露光マスクとして液晶マス
クを用いる点に特に特徴がある。

【００９２】図１０に、第３の実施の形態における不良
ビット救済システムの概略構成図を示す。第２の実施の
形態と同様に、不良ビット検出部５０、ウエハ露光部６
０およびこれらを制御するＣＰＵ４０とメモリ４１で構
成される。

【００９３】不良ビット検出部５０の構成は、第２の実
施の形態の場合と同様であるが、ウエハ露光部６０に
は、あらたに液晶マスク制御装置７１と液晶マスク７２
が構成要素として加えられている。

【００９４】液晶マスク７２は、リニア状もしくはマト
リクス状に配列された、独立に開閉制御可能な微小液晶
シャッターを有する。液晶シャッターの構造は、一般に
表示素子として使用されている液晶ディスプレイとほぼ
同様とすればよい。よって、種々の構造を採ることがで
きる。例えば、単純マトリクスタイプの液晶表示素子と
同様な液晶シャッターは、表面にストライプ状の透明電
極が形成された透明な一対の基板を互いに電極の方向が
直交するように一定のギャップで対向させ、基板周囲を
シールし、この基板間に液晶材料を封入したものであ
る。この場合の微小シャッターの単位は、単純マトリク
スタイプの表示板における各表示素子の単位に相当す
る。

【００９５】液晶分子は、一軸方向に長い形状を有する
ものであり、この形状に起因して分子の方向により屈折
率が異なる光学異方性を有する。液晶分子が接する基板
面には通常ラビング等の配向処理がなされており、上下
の電極間に電圧が印加されていない時は、液晶分子は基
板の配向処理に従って配向しているが、電極間に一定以
上の電圧が印加されると液晶分子の配向状態が変化す
る。この配向状態の変化に伴う屈折率の変化が、結果と
して基板に進入する光に対する透過率を変化させ、光シ
ャッターとして機能する。

【００９６】このように、液晶マスクでは各微小シャッ
ターの開閉を電気的に制御可能である。よって、露光パ
ターンを容易に可変にすることができる。

【００９７】図１１（ａ）〜図１１（ｄ）は、液晶マス
クを用いた露光、現像工程の一例を示している。なお、
同図においては、ヒューズ素子の長軸方向に垂直な装置
切断面を示す。液晶マスクは、例えばマトリクス状に配
列された微小シャッタＳ１、Ｓ２、Ｓ３・・・で構成さ
れており、個々の微小シャッタごとに開閉の制御がなさ
れる。例えば、図１１（ａ）において、シャッタＳ１は
閉じられ、シャッタＳ２は開けられている。露光光は、
この液晶マスク７２を介して基板表面にコーティングさ
れたポジレジストに照射される。その後、現像すれば、
図１１（ｂ）に示すレジストパターンを得ることができ
る。図１１（ｃ）は、図１１（ａ）とは異なるマスクパ
ターンを用いている。例えば図１１（ａ）においては開
けられていたシャッタＳ２が、ここでは閉じられてい
る。図１１（ｄ）は、図１１（ｃ）に示す液晶マスク７
２を用いて露光した後に現像工程を経て得られた基板上
のレジストパターンを示す。

【００９８】ヒューズ素子の切断工程のように、切断す
べきヒューズ素子の位置が個々のウエハで異なり、必要
な露光マスクパターンが露光の度に変化する場合には、
液晶マスクは極めて有効な露光マスクとなる。又、露光
マスクを用いた場合には、複数箇所を同時に露光でき
る。また、照射部と非照射部を反転させることもできる
ので、ポジレジストのみならず、ネガレジストを用いる
ことも可能である。

【００９９】再度、図１０を参照し、不良ビット救済シ
ステムの説明を続ける。不良ビットの検出検査を終えた
ウエハ６４には、基板表面にポジ型レジストが塗布さ
れ、必要なプリベーク処理がなされた後、露光部６２の
ウエハステージ６５上に配置される。

【０１００】ＣＰＵ４０を介してメモリ４１に記憶され
ている不良ビットの位置情報を読みだし、さらにＣＰＵ
４０においてこの位置情報から不良ビットを救済するた
めに切断すべきヒューズ素子の位置が特定される。こう
して特定された切断位置の情報は液晶マスク制御装置７
１に送られる。液晶マスク制御装置７１は、このデータ
を基に、液晶マスク７２の微小シャッターの開閉の制御
を行う。

【０１０１】ＣＰＵ４０を介して露光制御装置６１によ
り露光源６３の動作が制御され、所定量の光が所定時
間、液晶マスク７２を介して切断すべきヒューズ素子の
配線上に露光光が照射される。この後、露光部６２より
ウエハを取り出し現像を行う。

【０１０２】図１０においては、１個の微小シャッター
のサイズと切断すべき配線の幅をほぼ同等にしている
が、図１０に示すように、液晶マスクを透過した光を縮
小し、ウエハ面に照射するようにすれば、個々の微小シ
ャッターのサイズを切断に際して形成する開孔部のサイ
ズより大きくすることができる。

【０１０３】以上、実施の形態に沿って本発明を説明し
たが、本発明は、これらに制限されるものではない。例
えば、種々の変更、改良、組み合わせ等が可能なことは
当業者に自明であろう。

【０１０４】

【発明の効果】以上に説明するように、本発明の半導体
装置の製造方法は、不良ビット救済の為の冗長回路とこ
れに接続された複数のヒューズ素子とを有する半導体装
置の製造方法において、不良ビット救済のために特定の
ヒューズ素子の配線部を切断する工程として、フォトリ
ソグラフィ工程を用いて行う。

【０１０５】フォトリソグラフィ工程を用いる方法で
は、エッチングによりヒューズ素子の配線部を切断する
ため、高融点配線材料で構成されたヒューズ配線も比較
的容易にしかも確実に切断できる。

【０１０６】ヒューズ素子の配線部を加熱することなく
切断できるため、従来のレーザビーム照射法を用いて切
断した場合のように、切断部周囲に配線部材料が飛散し
残査として残ることがないので、開孔径の精度をより高
めることができる。

【０１０７】さらに、エッチング方法としてＲＩＥ法を
用いれば、異方性エッチングが可能であり、さらに開孔
径の精度を高めることができる。

【０１０８】また、フォトリソグラフィ工程において、
露光光源としてエキシマレーザ等の遠紫外線を用いれ
ば、従来のレーザ照射方法では困難であったより微小な
開孔径を得ることができる。よって、半導体装置の微細
化に伴う、ヒューズ素子の配線径および配線ピッチの微
細化に対応できる。

【０１０９】一方、本発明の不良ビット救済のためのシ
ステムは、不良ビット検出手段と、ウエハ露光手段とこ
れらの手段を制御するＣＰＵおよびメモリ記憶手段を有
している。露光源としてスポット照射が可能なビーム状
の光を有するものを選択すれば、従来のレーザ照射方法
を用いるシステムを一部変更するのみでフォトリソグラ
フィ法を用いるヒューズ素子切断方法に対応できるシス
テムを提供できる。また、露光源として広域の照射部を
有するものを選択する場合は、液晶マスクを露光マスク
として用いれば、一回ごとに露光マスクパターンを可変
とすることができるとともに、複数箇所に同時に露光で
きるため、製造工程が短縮化できる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態におけるヒューズ素
子切断工程前の半導体装置の断面図の一例である。

【図２】本発明の第１の実施の形態におけるヒューズ素
子切断工程前の半導体装置の断面図の他の例である。

【図３】本発明の第１の実施の形態におけるヒューズ素
子切断工程を説明するための各工程における半導体装置
の一部断面図である。

【図４】本発明の第１の実施の形態におけるヒューズ素
子切断工程を説明するための各工程における半導体装置
の一部断面図である。

【図５】本発明の第１の実施の形態におけるヒューズ素
子切断工程を説明するための各工程における半導体装置
の一部断面図である。

【図６】本発明の第１の実施の形態におけるヒューズ素
子切断工程後のヒューズ素子の状態を示す半導体装置の
一部平面図である。

【図７】本発明の第１の実施の形態におけるヒューズ素
子切断工程後のヒューズ素子の状態を示す半導体装置の
一部平面図である。

【図８】本発明の第１の実施の形態における半導体装置
の平面図である。

【図９】本発明の第２の実施の形態における不良ビット
救済システムの概略構成図である。

【図１０】本発明の第３の実施の形態における不良ビッ
ト救済システムの概略構成図である。

【図１１】本発明の第３の実施の形態において、液晶マ
スクを用いた露光工程を示す半導体装置の一部断面図で
ある。

【図１２】従来のレーザ照射法によるヒューズ素子切断
工程後の半導体装置の一部平面図である。

【図１３】従来のレーザ照射法によるヒューズ素子切断
工程を説明するための半導体装置の一部断面図である。

【図１４】従来のレーザ照射法によるヒューズ素子切断
工程を説明するための半導体装置の一部断面図である。

【図１５】ヒューズ素子の配線ピッチを狭くした場合に
おいて、従来のレーザ照射法によるヒューズ素子切断工
程後の半導体装置の一部平面図である。

【符号の説明】 １０・・・半導体基板 １１・・・フィールド酸化膜 １２・・・ゲート酸化膜 １３・・・ゲート電極 １４ａ・・・ソース領域 １４ｂ・・・ドレイン領域 １５・・・第１層間絶縁膜 １６・・・ヒューズ素子 １７ａ・・・Ｔｉ／ＴｉＮ膜 １７ｂ・・・Ａｌ膜 １８・・・第２層間絶縁膜 １９・・・第２配線層 ２０、２１・・・パッシベーション膜 ２３・・・ポリイミド膜 ３０・・・レジスト膜 ４０・・・ＣＰＵ ４１・・・記憶手段 ５０・・・不良ビット検出部 ５１・・・テスタ ５２・・・プロービング部 ５３・・・プローブカード ５４、６４・・・ウエハ ５５・・・プロービングステージ ６０・・・露光手段 ６１・・・露光制御装置 ６２・・・露光部 ６３・・・露光源 ６５・・・ウエハステージ ７１・・・液晶マスク制御装置 ７２・・・液晶マスク

Claims (15)

【特許請求の範囲】
1. 【請求項１】 不良ビット救済の為の１または複数の冗
   長回路と、前記冗長回路に接続され、配線部を持つ１ま
   たは複数のヒューズ素子とを有する半導体装置の製造方
   法において、 不良ビットの位置を検出する検査工程と、 前記不良ビットの位置に応じて特定のヒューズ素子の配
   線部を切断する配線部切断工程とを有し、 前記配線部切断工程が、 フォトリソグラフィ工程を用いて行われることを特徴と
   する半導体装置の製造方法。
2. 【請求項２】 不良ビット救済の為の１または複数の冗
   長回路と、前記冗長回路に接続され、配線部を持つ１ま
   たは複数のヒューズ素子とを有する半導体装置の製造方
   法において、 半導体素子とともに、同一基板上に１または複数のヒュ
   ーズ素子を形成するヒューズ素子形成工程と、 前記半導体素子中の不良ビットの位置を検出する検出工
   程と、 前記不良ビットの位置に応じて特定のヒューズ素子の配
   線部を切断する配線部切断工程とを有し、 前記配線部切断工程が、 基板表面にレジスト膜を塗布し、前記レジスト膜を選択
   的に露光し、現像することにより、前記特定のヒューズ
   素子の配線部上に前記配線部の幅と同等若しくはこれよ
   り広い径の開孔部を有するレジストパターンを形成する
   レジストパターン形成工程と、 前記レジストパターンをエッチングマスクとして、前記
   開孔部内の配線部をエッチングし、ヒューズ素子の配線
   部を切断する配線部切断工程とを有する半導体装置の製
   造方法。
3. 【請求項３】 前記配線部切断工程が、 ドライエッチング法を用いてヒューズ素子の配線部のエ
   ッチングを行うことを特徴とする請求項１もしくは請求
   項２に記載の半導体装置の製造方法。
4. 【請求項４】 前記ドライエッチング法が、 ＲＩＥ法であることを特徴とする請求項３に記載の半導
   体装置の製造方法。
5. 【請求項５】 前記レジストパターン形成工程は、 露光源として、エキシマレーザ若しくは水銀ランプを用
   いることを特徴とする請求項２に記載の半導体装置の製
   造方法。
6. 【請求項６】 前記配線部切断工程後、 前記ヒューズ素子の配線部の切断部分の開孔を埋めるよ
   うに、基板表面にポリイミド樹脂をコーティングする工
   程を有することを特徴とする請求項１または請求項２に
   記載の半導体装置の製造方法。
7. 【請求項７】 前記レジストパターン形成工程は、 露光光として、ヒューズ素子の配線部の切断径と対応し
   た照射径を有するビーム状の光を用いることを特徴とす
   る請求項２に記載の半導体装置の製造方法。
8. 【請求項８】 前記レジストパターン形成工程は、 露光光として、複数のヒューズ素子を一度に照射できる
   広域の照射面積を有するものを用い、 露光マスクとして、それぞれが前記露光光に対し透明な
   一対の電極と前記一対の電極の間に充填された液晶材料
   とで構成され、光の透過率を互いに独立に制御可能な複
   数の微小光シャッターからなるものを用い、 前記露光光が、 前記露光マスクを介して、切断しようとするヒューズ素
   子の配線部、もしくは前記配線部を除く領域に選択的に
   照射されることを特徴とする請求項２に記載の半導体装
   置の製造方法。
9. 【請求項９】 不良ビット救済の為の１または複数の冗
   長回路と、前記冗長回路を不良ビット救済に使用するた
   めに切断される配線部を持つ１または複数のヒューズ素
   子とを有する半導体装置において、 前記配線部の切断が、 エッチングにより行われていることを特徴とする半導体
   装置。
10. 【請求項１０】 不良ビット救済の為の１または複数の
    冗長回路と、前記冗長回路を不良ビット救済に使用する
    ために切断される配線部を持つ１または複数のヒューズ
    素子とを有する半導体装置において、 前記配線部の切断が、 基板表面にレジスト膜を塗布し、前記レジスト膜を露
    光、現像することにより、切断される配線部上に開孔を
    有するレジストパターンを形成し、前記レジストパター
    ンをエッチングマスクとして、前記開孔内の配線部をエ
    ッチングすることで行われていることを特徴とする半導
    体装置。
11. 【請求項１１】 前記ヒューズ素子の配線部が、 Ｗ、Ｔｉ、ＴｉＮ、Ａｌ、Ｃｕ、ポリＳｉ、ＷＳｉ、も
    しくはこれらのいずれかを含む合金を構成材料に含むこ
    とを特徴とする請求項１０に記載の半導体装置。
12. 【請求項１２】 前記開孔内の配線部のエッチングが、 ＲＩＥ法を用いて行われることを特徴とする請求項１０
    もしくは１１に記載の半導体装置。
13. 【請求項１３】 半導体装置の不良ビットの位置を検出
    する不良ビット検出手段と、前記半導体装置上に光を照
    射する露光手段と、前記不良ビット検出手段と前記露光
    手段とに接続されたＣＰＵと、前記ＣＰＵに接続された
    記憶手段とを具備し、 前記不良ビット検出手段が、 半導体装置上の特定ビットをプロービングするためのプ
    ロービング部と、前記プロービングにより特定したビッ
    トの電気的特性を測定するテスタ部とを有し、 前記露光手段が、 露光位置と露光条件を制御する露光制御装置と、前記露
    光制御装置に接続され、露光源と半導体装置を設置する
    ウエハステージとを備えた露光部とを有し、 前記不良ビット検出手段により検出された不良ビットの
    位置情報が前記ＣＰＵを介して前記記憶手段に格納さ
    れ、 前記ＣＰＵにより、前記記憶手段に格納された不良ビッ
    トの位置情報を読みだし、前記不良ビットの位置情報か
    ら配線部を切断すべきヒューズ素子の位置情報が特定さ
    れ、 前記ＣＰＵに接続された前記露光制御装置を介して前記
    露光部における前記露光源と前記ウエハステージの動作
    が制御され、前記ヒューズ素子の位置情報に応じた露光
    位置が特定されることを特徴とする不良ビット救済シス
    テム。
14. 【請求項１４】 前記露光手段を構成する露光源が、 前記ヒューズ素子の配線部の切断径と対応した照射スポ
    ット径を有するビーム状の光を照射することを特徴とす
    る請求項１３に記載の不良ビット救済システム。
15. 【請求項１５】 前記露光手段を構成する露光源が、 少なくとも複数のヒューズ素子を一度に照射できる広域
    の照射面積を有し、 前記照射される光が、 それぞれが前記露光光に対し透明な一対の電極と前記一
    対の電極の間に充填された液晶材料とで構成され、 光の透過率を互いに独立に制御可能な複数の微小光シャ
    ッターからなる前記微小光シャッターが、 露光マスクを介して、切断しようとするヒューズ素子の
    配線部、もしくは前記配線部を除く領域に選択的に照射
    されることを特徴とする請求項１３に記載の不良ビット
    救済システム。