JPH11145309A - 少なくとも４つのトランジスタを有する回路装置及びその製造方法 - Google Patents

少なくとも４つのトランジスタを有する回路装置及びその製造方法

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JPH11145309A
JPH11145309A JP23314198A JP23314198A JPH11145309A JP H11145309 A JPH11145309 A JP H11145309A JP 23314198 A JP23314198 A JP 23314198A JP 23314198 A JP23314198 A JP 23314198A JP H11145309 A JPH11145309 A JP H11145309A
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Lothar Dr Risch
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Abstract

(57)【要約】 【課題】 回路特性を改善して製造することのできる少
なくとも４つのトランジスタを有する回路装置及びその
製造方法を提供する。 【解決手段】 ４つのトランジスタのうち２つは残りの
２つのトランジスタに対し相補性とする。それぞれ２つ
のトランジスタを同じ高さに配置する。更にトランジス
タの１つの少なくともチャネル層及びソース／ドレイン
領域を含む層構造（Ｓｔ１、Ｓｔ２、Ｓｔ３、Ｓｔ４）
を形成する。寄生バイポーラトランジスタによる漏れ電
流を回避するためスペーサ形のマスクを使用して極めて
薄く形成する。４つのトランジスタの部分間の電気的接
続は積層を介して行う。出力電圧端子の接続は積層の２
層により形成される段を介して行う。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は少なくとも４つのト
ランジスタを有する回路装置に関する。４つのトランジ
スタのうち２つは残りの２つのトランジスタに対し相補
性である。これらの４つのトランジスタは特にＮＡＮＤ
ゲートとして適している。
【０００２】
【従来の技術】新規の集積回路装置を開発する場合実装
密度を高めることが求められる。その実現には今日多く
の場合プレーナシリコン技術で行われる。
【０００３】ＮＡＮＤゲートは回路装置にしばしば使用
される論理素子である。ＮＡＮＤゲートの２つの入力電
圧端子の少なくとも１つに電圧の形の信号が送られる
と、同様にＮＡＮＤゲートの出力電圧端子に信号が得ら
れる。ホフマン（Ｋ．Ｈｏｆｆｍａｎｎ）による［ＶＬ
ＳＩ設計、モデル及び回路（ＶＬＳＩ Ｅｎｔｗｕｒ
ｆ、Ｍｏｄｅｌｌｅ ｕｎｄ Ｓｃｈａｌｔｕｎｇｅ
ｎ）」オルデンブルグ、１９９０年、第３６５頁にはＮ
ＡＮＤゲートの典型的なレイアウトが示されている。
【０００４】プレーナ技術においてより小さい構造寸法
は、その解像能が極めて優れている電子線リソグラフィ
を光学リソグラフィの代わりに使用した場合に達成され
る（これに関しては例えばミズノ（Ｔ．Ｍｉｚｕｎ
ｏ）、オハバ（Ｒ．Ｏｈａｂａ）による「ＩＥＤＭ Ｔ
ｅｃｈｎ．Ｄｉｇ．」第１０９頁、１９９６年参照）。
しかし電子線リソグラフィは遅速であり、半導体製造に
使用するには経済的理由から不適当と思われる。
【０００５】ＭＯＳトランジスタの面積を小さくするた
めに縦型のトランジスタが研究されている。チャネル長
が基板の表面に対して垂直方向に推移するため、縦型ト
ランジスタの面積は従来のプレーナ型トランジスタのそ
れよりも小さくすることができる。面積を更に小さくす
ることは、チャネル長を短縮することにより一定の電流
強度に必要なチャネル幅を縮小することにより達成され
る。リッシ（Ｌ．Ｒｉｓｃｈ）、クラウトシュナイダ
（Ｗ．Ｈ．Ｋｒａｕｔｓｃｈｎｅｉｄｅｒ）、ホフマン
（Ｆ．Ｈｏｆｆｍａｎｎ）による「チャネル長７０ｎｍ
の縦型ＭＯＳトランジスタ（Ｖｅｒｔｉｃａｌ ＭＯＳ
Ｔｒａｎｓｉｓｔｏｒ ｗｉｔｈ ７０ｎｍ Ｃｈａ
ｎｎｅｌ Ｌｅｎｇｔｈ）」、エスデルク（ＥＳＳＤＥ
ＲＣ）、１９９５年、第１０１〜１０４頁には縦型ＭＯ
Ｓトランジスタについて記載されている。それらの製造
にはゲート誘電体及びゲート電極により環状に囲まれ交
互する導電形によりドープされたソース、チャネル及び
ドレインに相当する積層の形の層が形成される。
【０００６】ドイツ連邦共和国特許第４３４１６６７号
明細書には、２つの並列に接続された縦型ＭＯＳトラン
ジスタが１つの共通の積層内に形成され、また２つの直
列に接続された縦型ＭＯＳトランジスタの積層が上下に
配設されているＮＡＮＤゲートが記載されている。
【０００７】
【発明が解決しようとする課題】本発明の課題は、回路
特性を改善して製造することのできる少なくとも４つの
トランジスタを有する回路装置を提供することにある。
更にこのような回路装置の製造方法を提供することにあ
る。
【０００８】
【課題を解決するための手段】この課題は、請求項１に
記載の回路装置並びに請求項６に記載のその製造方法に
より解決される。本発明の実施態様は従属請求項から明
らかである。
【０００９】本発明による回路装置においては４つのト
ランジスタは縦型ＭＯＳトランジスタである。それらの
うちの第１のトランジスタと第４のトランジスタは第２
のトランジスタと第３のトランジスタに対し相補性であ
る。第１のトランジスタと第４のトランジスタは直列に
接続され、第１の電圧端子と出力電圧端子との間に接続
されている。第２のトランジスタと第３のトランジスタ
は並列に接続され、出力電圧端子と第２の電圧端子との
間に接続されている。第３のトランジスタのゲート電極
と第４のトランジスタのゲート電極は第１の入力電圧端
子と接続されている。第１のトランジスタのゲート電極
と第２のトランジスタのゲート電極は第２の入力電圧端
子と接続されている。回路装置にはトランジスタのチャ
ネル層及び各トランジスタの少なくとも１つのソース／
ドレイン領域を含んでいる層構造が設けられている。層
構造は、チャネル層に隣接し少なくともチャネル層の範
囲に、トランジスタのゲート電極が隣接しているゲート
誘電体が設けられている側面を有している。第１のトラ
ンジスタのチャネル層と第４のトランジスタのチャネル
層は同じ高さにある。第２のトランジスタのチャネル層
と第３のトランジスタのチャネル層は同じ高さにある。
第１のトランジスタのチャネル層と第２のトランジスタ
のチャネル層は異なる高さにある。
【００１０】この回路装置は４層だけを有する単一の積
層から形成することができる。その場合第１と第４のト
ランジスタのチャネル層を含む層の１つと、第２と第３
のトランジスタのチャネル層を含む層の１つは互いに隣
り合っている。層の数が少ないことは層のドーピング・
プロファイルの溶解が僅かになる利点を有する。
【００１１】層構造が両側に、即ち層構造の少なくとも
２つの対向する側面にゲート誘電体とゲート電極を設け
ると有利である。片側の配列に比べて両側の配列の場合
縦型ＭＯＳトランジスタの面積がそのために拡大される
ことなく、そのチャネル幅が倍加され、従って電流が高
められ、空間電荷帯域の形成はチャネル層内の２つの側
面間で拡大される。これは空間電荷帯域内に寄生バイポ
ーラトランジスタによる漏れ電流が生じないため有利で
ある。この理由からチャネル層内全体に空間電荷帯域が
形成されることも有利である。
【００１２】実装密度を高めるためにトランジスタのチ
ャネル長を短縮することにより一定の電流強度に必要な
トランジスタのチャネル幅を狭くすることは有利であ
る。チャネル長がチャネル層の厚さにより決められ、従
ってその時の技術で製造可能の最小の構造寸法により制
限されないため、縦型ＭＯＳトランジスタには短いチャ
ネル長を容易に実現することができる。短いチャネル長
でパンチ・スルーによる漏れ電流を回避するため、チャ
ネル層は強くドープされるべきである。
【００１３】チャネル層のドーピング濃度が高くなれば
なるほど益々空間電荷帯域が小さくなるので、短いチャ
ネル長の場合チャネル層内全体に空間電荷帯域を得るた
めには層構造の２つの対向する側面間の寸法は特に小さ
くしなければならない。それには層構造をマスクの作用
をするスペーサを使用して形成する。層構造の２つの対
向する側面間の寸法は、ゲート電極を相応して制御した
場合縦型ＭＯＳトランジスタが完全に空乏化される程小
さい。従って０Ｖ〜２Ｖの通常の電圧の場合寸法は約３
０ｎｍ〜９０ｎｍとなる。
【００１４】積層は基板の一表面上にイン・サイチュー
でドープされた半導体材料のエピタキシャル成長により
全面的に形成することができる。また基板内にくぼみを
形成し、そこに積層をエピタキシャル成長により形成し
てもよい。また表面上に材料を析出し、そこに表面にま
で達するくぼみを形成し、この中に積層をエピタキシャ
ル成長により形成することもできる。くぼみ内に積層を
エピタキシャルに成長させる際、選択エピタキシーでは
くぼみの縁部の成長率が僅かであることからくぼみの縁
部にファセットが形成される。そのため層は極めて薄く
なり、これが特に短いチャネル長を生じることになる。
積層はまたそれぞれ種々に帯電されたイオン及び種々の
到達範囲の注入によっても形成可能である。これらの層
にはエピタキシャル成長は必要ではなく、層構造のため
基板は構造化される。積層はシリコン層及び／又はＳｉ
(1-x) Ｇｅx 層を含んでいてもよい。
【００１５】第１のトランジスタと第４のトランジスタ
が互いに相補性でないため、第１のトランジスタと第４
のトランジスタは同じ処理工程で製造することができ、
このことはプロセスの簡素化を意味する。同じことは第
２のトランジスタと第３のトランジスタにも該当する。
【００１６】積層の形成には例えば交互する導電形でド
ープされた少なくとも４層を形成する。積層が５つ以上
の層から成る場合、隣接する層の導電形を反対にする必
要はない。互いに相補性のトランジスタは基板の表面に
垂直に推移する軸に関して異なる高さに形成される。こ
れは４層中少なくとも２層からチャネル層もソース／ド
レイン領域も形成されることを意味する。
【００１７】４つよりも多い層を形成することも可能で
ある。
【００１８】マスクとしてスペーサを使用して層構造を
形成する場合、エッジが形成され、そのエッジに沿って
材料の析出及びエッチバックによりスペーサが形成され
る。エッジは第１の補助層の析出及び構造化により積層
の上方に形成される。エッジは積層のマスクによるエッ
チングでも形成することができる。
【００１９】互いに相補性の縦型ＭＯＳトランジスタの
層構造は、第１のマスクを積層上に施し、引続き少なく
とも２つの層厚を深くエッチングするようにして形成さ
れる。その結果１つの層構造及び暫定層構造が形成され
る。次いで第１のマスクを除去する。この層構造を引続
き第２のマスクで覆う。更に１つの層厚を深くエッチン
グし、それにより覆われた層構造よりも１つの層厚分だ
け深いところにある層構造が形成される。
【００２０】或いはまず１つの層構造を形成すべき範囲
を第２のマスクにより覆い、引続き１つの層厚に深くシ
リコンをエッチングする。第２のマスクを除去する。引
続き第１のマスクを層構造を形成するために施す。引続
き第１のマスクで少なくとも２つの層厚を深くエッチン
グし、それにより先に覆われた範囲に、覆われていない
範囲に形成される層構造よりも１つの層厚分だけ高い層
構造が形成される。
【００２１】或いはまたまず第１の層構造を形成するた
め第１のマスクの第１の部分を形成する。この第１のマ
スクの第１の部分は第２のマスクにより覆われる。引続
き１つの層厚を深くエッチングする。第２のマスクによ
り覆われていない範囲内に引続き第１のマスクの第２の
部分を第２の層構造のために形成する。第２のマスクは
第１のマスクとは異なる材料から形成され、第１のマス
クの第２の部分の形成後除去される。引続き少なくとも
２つの層厚を深くエッチングし、それにより層構造が形
成される。
【００２２】これらの方法にはほぼ同じ厚さの層が有利
である。
【００２３】第１のマスクは例えば４つの互いに分離さ
れた部分から成る。実装密度を高め並びにプロセスを簡
素化するために４つの層構造を部分的に又は全体として
連っているようにして電気的接続を実現してもよい。層
構造が完全に連っている場合第１のマスクは３つ以上に
分けられている。もし層構造の連結が望ましくない場
合、層構造は第１のマスクが３つ以下に分けられている
場合には後の時点で互いに分離してもよい。
【００２４】第２の電圧端子と接続されている第２のト
ランジスタの第１のソース／ドレイン領域と第３のトラ
ンジスタの第１のソース／ドレイン領域が付随するチャ
ネル層の上方に配設されていると有利である。それによ
り第２のトランジスタの第２のソース／ドレイン領域と
第３のトランジスタの第２のソース／ドレイン領域が形
成される層をこれらのソース／ドレイン領域間の電気的
接続に使用することができる。第２のトランジスタと第
３のトランジスタの第１のソース／ドレイン領域同士を
接続するために導電構造を形成する。その代わりに第２
のトランジスタの第１のソース／ドレイン領域と第３の
トランジスタの第１のソース／ドレイン領域をそれらの
チャネル層の下方に配設してもよい。
【００２５】出力電圧端子と接続されている第３のトラ
ンジスタの第２のソース／ドレイン領域と第４のトラン
ジスタの第２のソース／ドレイン領域をこれらのトラン
ジスタ以上に延ばし、段を形成すると有利である。その
ため第４のトランジスタの第２のソース／ドレイン領域
が形成される層が、第３のトランジスタの第２のソース
／ドレイン領域が形成される層に隣接する。この段に出
力電圧端子の接点が配設される。プロセス経費は第２の
トランジスタ、第３のトランジスタ及び第４のトランジ
スタの第２のソース／ドレイン領域同士の接続に付加的
導線を必要としないことから節約される。この場合第４
のトランジスタの第１のソース／ドレイン領域を第１の
トランジスタの第２のソース／ドレイン領域と同じ深さ
に接点を有する導電構造を介して接続するために、第１
のトランジスタの第２のソース／ドレイン領域を第１の
トランジスタのチャネル層の上方に形成する。第１の電
圧端子の接点は第１のトランジスタの第１のソース／ド
レイン領域が形成される層上に形成される。
【００２６】第２のトランジスタ、第３のトランジスタ
及び第４のトランジスタの第２のソース／ドレイン領域
同士を例えば導電構造を介して互いに接続する場合に
は、第４のトランジスタの第１のソース／ドレイン領域
を第４のトランジスタのチャネル層の下方に配置し、第
１のトランジスタの第２のソース／ドレイン領域を第１
のトランジスタのチャネル層の下方に配設してもよい。
更に第４のトランジスタの第１のソース／ドレイン領域
と第１のトランジスタの第２のソース／ドレイン領域と
の間の接続はそれらが形成されている層を介して行われ
る。
【００２７】導電構造を唯１つの平面内に表面に対して
並列に実現するには、第１のトランジスタを第２のトラ
ンジスタと、第２のトランジスタを第３のトランジスタ
と、第３のトランジスタを第４のトランジスタと、また
第４のトランジスタを第１のトランジスタと接続する接
続線がほぼ四角形になるように４つのトランジスタを配
置すると有利である。この場合第１の入力電圧端子の接
点を第３のトランジスタと第４のトランジスタとの間
に、また第２の入力電圧端子の接点を第１のトランジス
タと第２のトランジスタとの間に配設してもよい。例え
ば１つの線に沿う他の配列も同様に考えられる。
【００２８】ゲート電極をスペーサとして形成すると、
ゲート電極が小さくなり、自己整合的に形成できるので
有利である。それには導電材料を析出し、引続きゲート
電極がスペーサとして形成されるまでエッチングする。
第１の入力電圧端子の接点用及び第２の入力電圧端子の
接点用接触面を形成するために、第１のトランジスタの
層構造と第２のトランジスタの層構造もしくは第３のト
ランジスタの層構造と第４のトランジスタの層構造を互
いに間隔を小さくして形成すると有利である。導電材料
のエッチングの際に第１の層構造及び第２の層構造もし
くは第３の層構造及び第４の層構造に若干重複するマス
クを使用する。このマスクの下の導電材料が接触面を形
成する。更に導電材料は第３のトランジスタと第４のト
ランジスタのゲート電極もしくは第１のトランジスタと
第２のトランジスタのゲート電極を互いに接続する。
【００２９】本発明の回路装置の４つのトランジスタは
特にＮＡＮＤゲートとして適している。回路装置の別の
素子に別の接続が可能であるので、４つのトランジスタ
は必ずしもＮＡＮＤゲートである必要はない。
【００３０】
【発明の実施の形態】本発明を図示の実施例に基づき以
下に詳述する。図面は実物大ではない。
【００３１】第１の実施例では、付加的な支線を有する
エル（ｌ）字形の範囲は覆わないで第１のフォトレジス
トマスク（図示せず）を使用して注入により厚さ約３０
０ｎｍのｐドープされた第１の層Ｓ１をシリコンから成
る基板１内に形成する。第１の層のドーパント濃度は約
１０21ｃｍ-3である。引続き基板の表面Ｏにエピタキシ
ャル成長によりｎドープされた第２の層Ｓ２、ｐドープ
された第３の層Ｓ３及びｎドープされた第４の層Ｓ４を
形成する。第２の層Ｓ２、第３の層Ｓ３及び第４の層Ｓ
４のドーパント濃度はそれぞれ約１０18ｃｍ-3である。
第２の層Ｓ２、第３の層Ｓ３及び第４の層Ｓ４はそれぞ
れ約２００ｎｍの厚さである。引続き第４の層Ｓ４のド
ーパント濃度を注入により１０21ｃｍ-3に高める。Ｓｉ
Ｏ2 の析出により厚さ約２００ｎｍの第１の補助層Ｈ１
を形成する。長めの長方形の第１の範囲Ｂ１及びそれに
並列して延びている長めの長方形の第２の範囲Ｂ２（図
８参照）は覆わないで第２のフォトレジストマスク（図
示せず）を使用して第４の層Ｓ４まで部分的に露出され
るまでＳｉＯ2 をエッチングする。その結果第１の範囲
Ｂ１の縁部に第１のエッジＫｎ１が、第２の範囲Ｂ２の
縁部に第２のエッジＫｎ２が形成される。第１の範囲Ｂ
１及び第２の範囲Ｂ２はそれぞれ表面Ｏに関して並列し
て延びるｘ軸に対して約４００ｎｍの幅となり、表面Ｏ
に対し並列して延びｘ軸に対して垂直なｙ軸に対し２４
００ｎｍの長さとなる。第１の範囲Ｂ１の中心点と第２
の範囲Ｂ２の中心点との間の接続線はｘ軸に対して並列
して延びている（図８参照）。窒化シリコンの析出及び
エッチバックにより第１のエッジＫｎ１に第１のスペー
サＳｐ１を、また第２のエッジＫｎ２に第２のスペーサ
Ｓｐ２を形成する。
【００３２】引続き例えばＮＨ4 Ｆ／ＨＦでのエッチン
グにより構造化された第１の補助層Ｈ１を除去する。４
つの互いに分割された層構造を得るために、第１のスペ
ーサＳｐ１と第２のスペーサＳｐ２を第１の範囲Ｂ１に
直交して重なる長方形の第３の範囲Ｂ３及び第２の範囲
Ｂ２に直交して重なる長方形の第４の範囲Ｂ４は覆わな
い第３のフォトレジストマスク（図示せず）を使用して
部分的に除去する。構造化された第１のスペーサＳｐ１
と構造化された第２のスペーサＳｐ２は共に第１のマス
クを形成する。引続き窒化シリコンに対し選択的にシリ
コンを例えばＨＢｒ／ＮＦ3 ／Ｈｅ／Ｏ2 でのエッチン
グにより第４の層Ｓ４及び第３の層Ｓ３の部分を除去す
る。それにより第１の層構造Ｓｔ１、暫定的な第２の層
構造、暫定的な第３の層構造及び第４の層構造Ｓｔ４が
形成される（図８参照）。引続き第１の範囲Ｂ１の半分
と第２の範囲Ｂ２の半分に重なる第２のマスクＭ２を、
ＳｉＯ2 を析出し、フォトリソグラフィ法により構造化
して形成する。エッチング剤としての例えばＣｌ2 ／Ｃ
ＨＦ3 を使用してＳｉＯ2 に対しシリコンを選択的にエ
ッチングし、第２の層Ｓ２を遮蔽されていない個所まで
除去する。それにより暫定的な第２の層構造及び暫定的
な第３の層構造から第２の層構造Ｓｔ２及び第３の層構
造Ｓｔ３（図２、図３及び図９参照）が形成される。第
２のマスクＭ２は第１の範囲Ｂ１から部分的に横方向に
第１の層Ｓ１に隣接して延び、従って第１の層Ｓ１及び
第２の層Ｓ２から段Ｓｔｕが形成される（図９参照）。
第２のマスクＭ２は第２の範囲Ｂ２を越えて延びてい
る。第２のマスクＭ２により第１の範囲Ｂ１及び第２の
範囲Ｂ２の外側に有る第２の層Ｓ２の遮蔽された部分は
電気的接続の作用する。
【００３３】注入により第２の層構造Ｓｔ２及び第３の
層構造Ｓｔ３内の第３の層Ｓ３のドーパント濃度は約１
０21ｃｍ-3に高められる。そのため第２のマスクＭ２を
維持する。引続き例えばＨＦでのエッチングよっり第２
のマスクＭ２を除去する。
【００３４】引続き窒化シリコンを約８０ｎｍの厚さに
析出する（図４参照）。ＳｉＯ2 の析出及び構造化によ
り第３のマスク（図示せず）を形成するが、このマスク
は第１のトランジスタ、第２のトランジスタ、第３のト
ランジスタ及び第４のトランジスタを形成する第５の範
囲Ｂ５は覆わない（図１０参照）。引続き例えばＣＦ 4
／ＣＨＦ3 ／Ｈｅで窒化シリコンをＳｉＯ2 及びシリコ
ンに対し選択的にエッチングし、それにより第１の絶縁
構造Ｉ１を第５の範囲Ｂ５内ではスペーサ形にまた第５
の範囲の外側には同形に形成する（図４及び図５参
照）。引続き約６００℃の温度及び約１０6 Ｐａの圧力
の僅かな熱勘定での熱酸化により第２の絶縁構造Ｉ２を
形成する（図５参照）。引続き窒化シリコンを例えばＨ
3 ＰＯで湿式にエッチングし、第３のマスクを例えばＨ
Ｆでの湿式エッチングにより除去する。熱酸化によりゲ
ート誘電体Ｇｄを成長させる。ゲート誘電体Ｇｄは第５
の範囲Ｂ５内の第１の絶縁構造Ｉ１の部分があった個所
に形成される。
【００３５】引続きイン・サイチューでドープされたポ
リシリコンを析出する。第３の範囲Ｂ３及び第４の範囲
Ｂ４をほぼ覆う第４のフォトレジストマスクＭＦ４を使
用して（図１０参照）、ポリシリコンを例えばＣｌ2 ／
ＣＨＦ3 でエッチングし、それにより第１の層構造Ｓｔ
１の対向する側面にスペーサ形の第１のゲート電極Ｇａ
１を、第２の層構造Ｓｔ２の対向する側面にスペーサ形
の第２のゲート電極Ｇａ２を、第３の層構造Ｓｔ３の対
向する側面にスペーサ形の第３のゲート電極Ｇａ３を、
及び第４の層構造Ｓｔ４の対向する側面にすぺーサ形の
第４のゲート電極Ｇａ４を形成する。第４のフォトレジ
ストマスクＭＦ４の下のポリシリコンは第３のゲート電
極Ｇａ３を第４のゲート電極Ｇａ４と接続する第１の接
触面の作用を、また第１のゲート電極Ｇａ１を第２のゲ
ート電極Ｇａ２と接続する第２の接触面の作用をする。
第１の接触面上に後に第１の接点Ｋ１が、第２の接触面
上に第２の接点Ｋ２が形成される。
【００３６】第２の絶縁構造Ｉ２は第１のゲート電極Ｇ
ａ１と第２の層Ｓ２により、第２のゲート電極Ｇａ２と
第１の層Ｓ１により、第３のゲート電極Ｇａ３と第１の
層Ｓ１により、また第４のゲート電極Ｇａ４と第２の層
Ｓ２により形成されるキャパシタンスを低下させる。
【００３７】第１の範囲Ｂ１と第２の範囲Ｂ２の寸法は
エッチング後ポリシリコンがこれらの範囲をほぼ覆うよ
うに選択されている（図６参照）。
【００３８】引続きＳｉＯ2 を約３００ｎｍの厚さに析
出し、例えばＣｌ2 ／ＣＨＦ3 でエッチバックし、それ
により第１のゲート電極Ｇａ１、第２のゲート電極Ｇａ
２、第３のゲート電極Ｇａ３及び第４のゲート電極Ｇａ
４を覆う第３の絶縁構造Ｉ３を形成する。引続き窒化シ
リコンを約２００ｎｍの厚さに析出する。第５のフォト
レジストマスク（図示せず）を使用して接点用のくぼみ
を形成する。その際例えばＣＦ4 ／ＣＨＦ3 ／Ｈ2 で窒
化シリコンをＳｉＯ2 に対し選択的にエッチングする。
ＳｉＯ2 から成る第３の絶縁構造Ｉ３はエッチングスト
ップの作用をする。第１の接点Ｋ１用にくぼみを第１の
接触面まで形成する。第２の接点Ｋ２用にくぼみを第２
の接触面まで形成する。第３の接点Ｋ３用に段Ｓｔｕに
重複するくぼみを形成する。第４の接点Ｋ４用に第２の
マスクＭ２によりもともと覆われている個所に第１のト
ランジスタの第１のソース／ドレイン領域の電気的接続
の役目をする第２の層Ｓ２の部分までくぼみを形成す
る。第５の接点Ｋ５用に第３のトランジスタの第１のソ
ース／ドレイン領域までくぼみを形成する。第６の接点
Ｋ６用に第２のトランジスタの第１のソース／ドレイン
領域までくぼを形成する。第７の接点Ｋ７用に第４のト
ランジスタの第１のソース／ドレイン領域までくぼみを
形成する。第８の接点Ｋ８用に第１のトランジスタの第
２のソース／ドレイン領域までくぼみを形成する。
【００３９】約１００ｎｍの厚さにチタンを析出し、選
択的にケイ化し、それにより接触構造Ｋｓが形成され
る。残っているチタンを例えばＣＣｌ2 Ｆ2 ／ＮＦ2 で
除去する。
【００４０】約４００ｎｍの厚さにアルミニウムを析出
し、それにより接点Ｋ１、Ｋ２、Ｋ３、Ｋ４、Ｋ５、Ｋ
６、Ｋ７、Ｋ８が形成される。引続きアルミニウムを構
造化し、第７の接点Ｋ７と第８の接点Ｋ８を相互に接続
する第１の電構造Ｌ１を形成し、第５の接点Ｋ５と第６
の接点Ｋ６を相互に接続する第２の導電構造Ｌ２を形成
する（図６参照）。接触構造Ｋｓは接点Ｋ１、Ｋ２、Ｋ
３、Ｋ４、Ｋ５、Ｋ６、Ｋ７、Ｋ８の電気抵抗を低下さ
せる。
【００４１】４つのトランジスタはＮＡＮＤゲートを形
成する（図１２参照）。第１の接点Ｋ１は第１の入力電
圧端子ＵIN1 と接続される。第２の接点Ｋ２は第２の入
力電圧端子ＵIN2 と接続される。第３の接点Ｋ３は出力
電圧端子ＵOUT と接続される。第４の接点Ｋ４は第１の
電圧端子ＵSSと接続される。第２の導電構造Ｌ２は第２
の電圧端子ＵDDと接続される。
【００４２】同様に本発明の枠内で多くの変形例が考え
られる。特に上記の層、領域、範囲及び構造はその時の
条件に適合させることができる。同じことは提案された
ドーパント濃度についても該当する。第２の絶縁構造も
析出法により形成可能である。絶縁構造は別の絶縁材料
からも形成することができる。ドープされたポリシリコ
ンの代わりに例えば金属ケイ化物及び／又は金属も使用
可能である。
【図面の簡単な説明】
【図１】マスクを使用した注入により第１のドープ層を
形成し、第２、第３及び第４の層をエピタキシャル成長
させ、第１の補助層を施し、構造化し、並びに補助層の
第１のエッジ及び第２のエッジに第１のスペーサ及び第
１のスペーサを形成した後の本発明による回路装置の基
板の断面図。
【図２】第１の補助層を除去し、第１の層構造、第２の
層構造（この図には図示せず）、第３の層構造（この図
には図示せず）及び第４の層構造を形成後の図１の基板
の断面に並列する断面図。
【図３】図２の処理工程後の図１の断面図。
【図４】第１及び第２の絶縁構造を形成後の図２及び図
３の基板の断面に並列する断面図。
【図５】図４の処理工程後の図２からの断面図。
【図６】第１の絶縁構造を部分的に除去し、ゲート誘電
体、第１のゲート電極、第２のゲート電極（図示されて
いない）、第３のゲート電極（図示されていない）、第
４のゲート電極、第３の絶縁構造、第１〜第８の各接点
（全ては図示されていない）、第１の導電構造及び第２
の導電構造（図示されていない）形成後の図５からの断
面図。
【図７】図６の処理工程後の図４からの断面図。
【図８】第１〜第４の層構造、第１〜第４の範囲、第１
〜第８の接点，ｘ軸及びｙ軸が示されている基板の平面
からの切断面図。
【図９】層構造、接点、及び第２のマスクが示されてい
る基板の平面図。
【図１０】層構造、接点、第５の範囲及び第４のフォト
レジストマスクが示されている基板の平面からの切断面
図。
【図１１】層構造、接点、第１及び第２の導電構造が示
されている基板の平面からの切断面図。
【図１２】ＮＡＮＤゲートの結線図。
【符号の説明】
１ 第１の基板 Ｏ 基板の表面 Ｓｐ１ 第１のスペーサ Ｓｐ２ 第２のスペーサ Ｋｎ１ 第１のエッジ Ｋｎ２ 第２のエッジ １Ｓ／Ｄ１ 第１のトランジスタの第１のソース／ドレ
イン領域 １Ｓ／Ｄ２ 第１のトランジスタの第２のソース／ドレ
イン領域 ２Ｓ／Ｄ１ 第２のトランジスタの第１のソース／ドレ
イン領域 ２Ｓ／Ｄ２ 第２のトランジスタの第２のソース／ドレ
イン領域 ３Ｓ／Ｄ１ 第３のトランジスタの第１のソース／ドレ
イン領域 ３Ｓ／Ｄ２ 第３のトランジスタの第２のソース／ドレ
イン領域 ４Ｓ／Ｄ１ 第４のトランジスタの第１のソース／ドレ
イン領域 ４Ｓ／Ｄ２ 第４のトランジスタの第２のソース／ドレ
イン領域 Ｇｄ ゲート誘電体 Ｇａ１〜Ｇａ４ 第１〜第４のトランジスタのゲート電
極 Ｓ１〜Ｓ４ 第１〜第４の層 Ｋａ１〜Ｋａ４ 第１〜第４のトランジスタのチャネル
層 Ｓｔ１〜Ｓｔ４ 第１〜第４の層構造 Ｓｔｕ 段 Ｋ１〜Ｋ８ 第１〜第８の接点 Ｂ１〜Ｂ５ 第１〜第５の範囲 ｋｓ 接触構造 Ｍ２ 第２のマスク Ｈ１ 第１の補助層 ＭＦ４ 第４のフォトレジストマスク Ｉ１〜Ｉ３ 第１〜第３の絶縁構造 Ｌ１ 第１の導電構造 Ｌ２ 第２の導電構造 ＵSS 電圧端子 ＵDD 第２の電圧端子 ＵOUT 出力電圧端子 ＵIN1 第１の入力電圧端子 ＵIN2 第２の入力電圧端子
───────────────────────────────────────────────────── フロントページの続き (72)発明者 トーマス オイグレ ドイツ連邦共和国 81735 ミュンヘン アルベルト−シュバイツァー−シュトラー セ 38 (72)発明者 ウォルフガング レースナー ドイツ連邦共和国 81739 ミュンヘン ハインツェルメンヒェンシュトラーセ ２ (72)発明者 ロタール リッシュ ドイツ連邦共和国 85579 ノイビベルク ティチアンシュトラーセ 27

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 トランジスタが縦型ＭＯＳトランジスタ
    であり、 第１のトランジスタと第４のトランジスタが第２のトラ
    ンジスタと第３のトランジスタに対し相補性であり、 第１のトランジスタと第４のトランジスタが直列に接続
    され、第１の電圧端子（ＵSS）と出力電圧端子
    （ＵOUT ）との間に接続されており、 第２のトランジスタと第３のトランジスタが並列に接続
    され、出力電圧端子（ＵOUT ）と第２の電圧端子
    （ＵDD）との間に接続されており、 第３のトランジスタのゲート電極（Ｇａ３）と第４のト
    ランジスタのゲート電極（Ｇａ４）が第１の入力電圧端
    子（ＵIN1 ）と接続されており、 第１のトランジスタのゲート電極（Ｇａ１）と第２のト
    ランジスタのゲート電極（Ｇａ２）が第２の入力電圧端
    子（ＵIN2 ）と接続されており、 トランジスタのチャネル層（Ｋａ１、Ｋａ２、Ｋａ３、
    Ｋａ４）及び各トランジスタの少なくとも１つのソース
    ／ドレイン領域（３Ｓ／Ｄ１、２Ｓ／Ｄ１、４Ｓ／Ｄ
    １、１Ｓ／Ｄ１）を含む層構造（Ｓｔ１、Ｓｔ２、Ｓｔ
    ３、Ｓｔ４）が設けられており、 層構造（Ｓｔ１、Ｓｔ２、Ｓｔ３、Ｓｔ４）が、チャネ
    ル層（Ｋａ１、Ｋａ２、Ｋａ３、Ｋａ４）に隣接し少な
    くともチャネル層（Ｋａ１、Ｋａ２、Ｋａ３、Ｋａ４）
    の範囲にトランジスタのゲート電極（Ｇａ１、Ｇａ２、
    Ｇａ３、Ｇａ４）に隣接するゲート誘電体（Ｇｄ）を設
    けられた側面を有しており、 第１のトランジスタのチャネル層（Ｋａ１）と第４のト
    ランジスタのチャネル層（Ｋａ４）が同じ高さにあり、 第２のトランジスタのチャネル層（Ｋａ２）と第３のト
    ランジスタのチャネル層（Ｋａ３）が同じ高さにあり、 第１のトランジスタのチャネル層（Ｋａ１）と第２のト
    ランジスタのチャネル層（Ｋａ２）が異なる高さにある
    ことを特徴とする少なくとも４つのトランジスタを有す
    る回路装置。
  2. 【請求項２】 第２のトランジスタの第１のソース／ド
    レイン領域（２Ｓ／Ｄ１）が第２のトランジスタのチャ
    ネル層（Ｋａ２）の上方に配設されており、 第３のトランジスタの第１のソース／ドレイン領域（３
    Ｓ／Ｄ１）が第３のトランジスタのチャネル層（Ｋａ
    ３）の上方に配設されており、 第４のトランジスタの第１のソース／ドレイン領域（４
    Ｓ／Ｄ１）が第４のトランジスタのチャネル層（Ｋａ
    ４）の上方に配設されており、 第１のトランジスタの第２のソース／ドレイン領域（１
    Ｓ／Ｄ２）が第１のトランジスタのチャネル層（Ｋａ
    １）の上方に配設されており、 第１のトランジスタの第２のソース／ドレイン領域（１
    Ｓ／Ｄ２）が第１の導電構造（Ｌ１）を介して第４のト
    ランジスタの第１のソース／ドレイン領域（４Ｓ／Ｄ
    １）と接続されており、 第２のトランジスタの第１のソース／ドレイン領域（２
    Ｓ／Ｄ１）が第２の導電構造（Ｌ２）を介して第３のト
    ランジスタの第１のソース／ドレイン領域（３Ｓ／Ｄ
    １）及び第２の電圧端子（ＵDD）と接続されており、 第２のトランジスタの第２のソース／ドレイン領域（２
    Ｓ／Ｄ２）と第３のトランジスタの第２のソース／ドレ
    イン領域（３Ｓ／Ｄ２）が相互にその範囲を越えて延び
    ていることを特徴とする請求項１記載の回路装置。
  3. 【請求項３】 第１のトランジスタを第２のトランジス
    タと、第２のトランジスタを第３のトランジスタと、第
    ３のトランジスタを第４のトランジスタと、また第４の
    トランジスタを第１のトランジスタと接続する接続線が
    ほぼ四角形又は直線をなしていることを特徴とする請求
    項１又は２記載の回路装置。
  4. 【請求項４】 第３のトランジスタの第２のソース／ド
    レイン領域（３Ｓ／Ｄ２）と第４のトランジスタの第２
    のソース／ドレイン領域（４Ｓ／Ｄ２）が第３のトラン
    ジスタ及び第４のトランジスタを越えて延長されて１つ
    の段（Ｓｔｕ）を形成し、 出力電圧端子（ＵOUT ）の接点（Ｋ３）がこの段（Ｓｔ
    ｕ）に配置されていることを特徴とする請求項２又は３
    記載の回路装置。
  5. 【請求項５】 第１の入力電圧端子（ＵIN1 ）の接点
    （Ｋ１）が第１と第４のトランジスタとの間に配設され
    ており、 第２の入力電圧端子（ＵIN2 ）の接点（Ｋ２）が第１の
    トランジスタと第２のトランジスタとの間に配設されて
    いることを特徴とする請求項１乃至４のいずれか１つに
    記載の回路装置。
  6. 【請求項６】 第１の導電形によりドープされている少
    なくとも１つの第１の層（Ｓ１）と、その上に配設され
    ている第１の導電形と反対の第２の導電形によりドープ
    されている第２の層（Ｓ２）と、更にその上に配設され
    ている第１の導電形によりドープされている第３の層
    （Ｓ３）と、更にその上に配設されている第２の導電形
    によりドープされている第４の層（Ｓ４）とを含む積層
    を形成し、 ２つの層構造（Ｓｔ１、Ｓｔ４）を形成するために積層
    を構造化し、その際少なくとも第３の層（Ｓ３）までエ
    ッチングし、 第２の別の層構造（Ｓｔ２、Ｓｔ３）を形成するために
    積層を構造化し、その際少なくとも第２の層（Ｓ２）ま
    でエッチングし、 ２つの層構造（Ｓｔ１、Ｓｔ４）の側面の少なくとも第
    ３の層（Ｓ３）の範囲にゲート誘電体（Ｇｄ）を設け、
    それに隣接してゲート電極（Ｇａ１、Ｇａ４）を形成
    し、 別の２つの層構造（Ｓｔ２、Ｓｔ３）の側面の少なくと
    も第２の層（Ｓ２）の範囲にゲート誘電体（Ｇｄ）を設
    け、それに隣接してゲート電極（Ｇａ２、Ｇａ３）を形
    成し、 層（Ｓ１、Ｓ２、Ｓ３、Ｓ４）の一部とゲート電極（Ｇ
    ａ１、Ｇａ２、Ｇａ３、Ｇａ４）を回路装置が形成され
    るように接続し、その際層構造（Ｓｔ１、Ｓｔ２、Ｓｔ
    ３、Ｓｔ４）が縦型トランジスタの一部であり、第１の
    トランジスタと第４のトランジスタが直列に及び第１の
    電圧端子（ＵSS）と出力電圧端子（ＵOU T ）との間に接
    続され、第２のトランジスタと第３のトランジスタが並
    列に及び出力電圧端子（ＵOUT ）と第２の電圧端子（Ｕ
    DD）との間に接続され、また１つは第３のトランジスタ
    にもう１つは第４のトランジスタに対応付けられている
    ２つのゲート電極（Ｇａ３、Ｇａ４）が第１の入力電圧
    端子（ＵIN1 ）と接続され、１つは第１のトランジスタ
    にもう１つは第２のトランジスタに対応付けられている
    別の２つのゲート電極（Ｇａ１、Ｇａ２）が第２の入力
    電圧端子（ＵIN2 ）と接続されるように形成することを
    特徴とする少なくとも４つのトランジスタを有する回路
    装置の製造方法。
  7. 【請求項７】 スペーサ（Ｓｐ１、Ｓｐ２）を第１のマ
    スクとして使用するエッチングプロセスにより層構造
    （Ｓｔ１、Ｓｔ２、Ｓｔ３、Ｓｔ４）を形成することを
    特徴とする請求項６記載の方法。
  8. 【請求項８】 スペーサ（Ｓｐ１、Ｓｐ２）を形成する
    ためにエッジ（Ｋｎ１、Ｋｎ２）を形成するように構造
    化される第１の補助層（Ｈ１）を形成し、 構造化された第１の補助層（Ｈ１）を形成した後第２の
    補助層を形成してエッチバックし、第１の補助層（Ｈ
    １）のエッジ（Ｋｎ１、Ｋｎ２）に隣接して第２の補助
    層からスペーサ（Ｓｐ１、Ｓｐ２）を形成することを特
    徴とする請求項７記載の方法。
  9. 【請求項９】 第１のスペーサ（Ｓｐ１）を直方形の第
    １の範囲（Ｂ１）の縁に沿って形成し、 第２のスペーサ（Ｓｐ２）を直方形の第２の範囲（Ｂ
    ２）の縁に沿って形成し、 引続き第１の範囲（Ｂ１）に直交して重なる第３の範囲
    （Ｂ３）において第１のスペーサ（Ｓｐ１）の一部を除
    去し、 第２の範囲（Ｂ２）に直交して重なる第４の範囲（Ｂ
    ４）において第２のスペーサ（Ｓｐ２）の一部を除去
    し、 引続き構造化された補助層（Ｈ１）を除去し、 引続きエッチングにより積層の少なくとも２つの層（Ｓ
    ３、Ｓ４）を除去し、その際第１のスペーサ（Ｓｐ１）
    と第２のスペーサ（Ｓｐ２）が第１のマスクの作用を
    し、 引続き第１のスペーサ（Ｓｐ１）と第２のスペーサ（Ｓ
    ｐ２）を除去し、 引続き第１の範囲（Ｂ１）の最初の半分に重なり第２の
    範囲（Ｂ２）の最初の半分を覆う第２のマスク（Ｍ２）
    を使用して積層の層（Ｓ２）の一部を除去し、それによ
    り第１の範囲及び第２の範囲の外側の第１の層及び第２
    の層が段（Ｓｔｕ）を形成し、 少なくとも第１の範囲（Ｂ１）が第３の範囲（Ｂ３）と
    交差する範囲を覆う第１の絶縁層（Ｉ１）を形成し、ま
    た第２の範囲（Ｂ２）及び第４の範囲（Ｂ４）が交差す
    る範囲を形成し、 材料を析出し、少なくとも第１の範囲（Ｂ１）と第３の
    範囲（Ｂ３）が交差する範囲及び第２の範囲（Ｂ２）と
    第４の範囲（Ｂ４）が交差する範囲を覆う第４のマスク
    （ＭＦ４）を使用してエッチングし、それによりゲート
    電極（Ｇａ１、Ｇａ２、Ｇａ３、Ｇａ４）及び２つの接
    触面を形成し、 出力電圧端子（ＵOUT ）の接点（Ｋ３）を段（Ｓｔｕ）
    を覆うように形成することを特徴とする請求項７又は８
    記載の方法。
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