JPH11145313A - 半導体装置 - Google Patents
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- JPH11145313A JPH11145313A JP9302705A JP30270597A JPH11145313A JP H11145313 A JPH11145313 A JP H11145313A JP 9302705 A JP9302705 A JP 9302705A JP 30270597 A JP30270597 A JP 30270597A JP H11145313 A JPH11145313 A JP H11145313A
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- H10D84/85—Complementary IGFETs, e.g. CMOS
- H10D84/856—Complementary IGFETs, e.g. CMOS the complementary IGFETs having different architectures than each other, e.g. high-voltage and low-voltage CMOS
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】
【課題】 各種インバータ回路に使用される高耐圧ＩＣ
において製造工程の削減および高耐圧化および回路の集
積化を図る。 【解決手段】 Ｐ型半導体基板５上にＮ- 型領域６が拡
散により形成され、Ｎ-型領域６の表面部にＰ型領域７
が拡散により形成される。Ｎ- 型領域６の外周部には高
電圧が印加されたときのＰ型半導体基板５の空乏層の広
がりを抑えるためにＰ+ 領域８が形成されている。半導
体基板５上にはゲート酸化膜１０が形成され、前記ゲー
ト酸化膜１０上、特に半導体基板５により形成されるチ
ャネル領域およびＰ+ 領域８上に多結晶シリコンによる
ゲート電極１１が形成され、全体として、横型のＮチャ
ネルＭＯＳＦＥＴと同一の構造を形成する。Ｎ- 型領域
６内に回路素子が形成され、高電圧が印加される。ゲー
ト電極１１およびソース領域を接地することで回路部の
分離を行う。
において製造工程の削減および高耐圧化および回路の集
積化を図る。 【解決手段】 Ｐ型半導体基板５上にＮ- 型領域６が拡
散により形成され、Ｎ-型領域６の表面部にＰ型領域７
が拡散により形成される。Ｎ- 型領域６の外周部には高
電圧が印加されたときのＰ型半導体基板５の空乏層の広
がりを抑えるためにＰ+ 領域８が形成されている。半導
体基板５上にはゲート酸化膜１０が形成され、前記ゲー
ト酸化膜１０上、特に半導体基板５により形成されるチ
ャネル領域およびＰ+ 領域８上に多結晶シリコンによる
ゲート電極１１が形成され、全体として、横型のＮチャ
ネルＭＯＳＦＥＴと同一の構造を形成する。Ｎ- 型領域
６内に回路素子が形成され、高電圧が印加される。ゲー
ト電極１１およびソース領域を接地することで回路部の
分離を行う。
Description
【０００１】
【発明の属する技術分野】本発明は蛍光灯、モータなど
の各種負荷装置の制御を行う高耐圧半導体集積回路装置
（ＩＣ）の構造に関するものである。
の各種負荷装置の制御を行う高耐圧半導体集積回路装置
（ＩＣ）の構造に関するものである。
【０００２】
【従来の技術】従来、蛍光灯やモータ等の負荷を駆動す
る回路としてインバータ回路が使用されている。図１２
はインバータ回路の概略的な構成を示す回路図である。
このインバータ回路では、高電位（例えば１００〜７０
０Ｖ）の電源ラインに高耐圧ＭＯＳＦＥＴ２３，２４な
どのスイッチングデバイスが接続されている。負荷２５
への出力は、この２つの高耐圧ＭＯＳＦＥＴ２３，２４
の接続点２６から与えられる。
る回路としてインバータ回路が使用されている。図１２
はインバータ回路の概略的な構成を示す回路図である。
このインバータ回路では、高電位（例えば１００〜７０
０Ｖ）の電源ラインに高耐圧ＭＯＳＦＥＴ２３，２４な
どのスイッチングデバイスが接続されている。負荷２５
への出力は、この２つの高耐圧ＭＯＳＦＥＴ２３，２４
の接続点２６から与えられる。
【０００３】２つの高耐圧ＭＯＳＦＥＴ２３，２４を駆
動する駆動ドライバ２７は、外部からの入力信号（図１
２では、外部信号と記す）を高電圧回路部２８（例え
ば、通常基準電位が１００〜７００Ｖに対し電源電位が
１２０Ｖ〜７２０Ｖで動作する）と低電圧回路部２９
（例えば電源電位が２０Ｖ以下で動作する）に分割し、
それぞれの高耐圧ＭＯＳＦＥＴ２３，２４のゲートに信
号を与える。この駆動ドライバ２７は、高電圧回路部２
８と低電圧回路部２９が同一の半導体チップ上に構成さ
れている集積回路を使用している場合が多い。
動する駆動ドライバ２７は、外部からの入力信号（図１
２では、外部信号と記す）を高電圧回路部２８（例え
ば、通常基準電位が１００〜７００Ｖに対し電源電位が
１２０Ｖ〜７２０Ｖで動作する）と低電圧回路部２９
（例えば電源電位が２０Ｖ以下で動作する）に分割し、
それぞれの高耐圧ＭＯＳＦＥＴ２３，２４のゲートに信
号を与える。この駆動ドライバ２７は、高電圧回路部２
８と低電圧回路部２９が同一の半導体チップ上に構成さ
れている集積回路を使用している場合が多い。
【０００４】図１３は従来より用いられている集積回路
の断面構造を示す概略断面図であり、内部に形成される
回路素子は省略してある。従来の構造の大きな特徴とし
て、Ｐ- 型半導体基板３０上にＮ- 型エピタキシャル層
３１を形成し、高電圧回路と低電圧回路の分離を行うた
めに、Ｎ- 型エピタキシャル層３１を分断する濃度の高
いＰ+ 型領域３２を拡散工程により形成する（ＰＮ分
離）。そして、Ｐ- 型半導体基板３０およびＰ+ 型領域
３２を接地することによりＮ- 型エピタキシャル層３１
の分離が行われ、それぞれの中に高電圧回路部Ａ（図示
を省略）および低電圧回路部Ｂ（図示を省略）が構成さ
れる。３３はＰ- 型半導体基板３０の表面に形成した保
護膜である。なお、省略した高電圧回路部Ａおよび低電
圧回路部Ｂを構成する素子は、バイポーラトランジスタ
あるいはＭＯＳＦＥＴからなる。
の断面構造を示す概略断面図であり、内部に形成される
回路素子は省略してある。従来の構造の大きな特徴とし
て、Ｐ- 型半導体基板３０上にＮ- 型エピタキシャル層
３１を形成し、高電圧回路と低電圧回路の分離を行うた
めに、Ｎ- 型エピタキシャル層３１を分断する濃度の高
いＰ+ 型領域３２を拡散工程により形成する（ＰＮ分
離）。そして、Ｐ- 型半導体基板３０およびＰ+ 型領域
３２を接地することによりＮ- 型エピタキシャル層３１
の分離が行われ、それぞれの中に高電圧回路部Ａ（図示
を省略）および低電圧回路部Ｂ（図示を省略）が構成さ
れる。３３はＰ- 型半導体基板３０の表面に形成した保
護膜である。なお、省略した高電圧回路部Ａおよび低電
圧回路部Ｂを構成する素子は、バイポーラトランジスタ
あるいはＭＯＳＦＥＴからなる。
【０００５】このようなＰ- 型半導体基板３０を用いた
集積回路では、使用する際の電圧が高くなるほどＮ- 型
エピタキシャル層３１を厚くする必要がある。例えば特
開平４−１８０４２９号公報（出願人 三菱電機
（株））に開示された集積回路の断面構造を図１４に示
す。この集積回路では、Ｐ- 型半導体基板３０にＮ- 型
エピタキシャル層３１を形成し、このＮ- 型エピタキシ
ャル層３１にバイポーラトランジスタのコレクタ用のＮ
型埋め込み層３５を形成した後、第２のＮ- 型エピタキ
シャル層３４を重ね、分離領域のＰ+ 層３２を形成し、
回路素子を厚いＮ- 型エピタキシャル層３１，３４内に
形成する。３６はベース領域、３７はエミッタ領域、３
８はコレクタウォール領域、３９は電極である。
集積回路では、使用する際の電圧が高くなるほどＮ- 型
エピタキシャル層３１を厚くする必要がある。例えば特
開平４−１８０４２９号公報（出願人 三菱電機
（株））に開示された集積回路の断面構造を図１４に示
す。この集積回路では、Ｐ- 型半導体基板３０にＮ- 型
エピタキシャル層３１を形成し、このＮ- 型エピタキシ
ャル層３１にバイポーラトランジスタのコレクタ用のＮ
型埋め込み層３５を形成した後、第２のＮ- 型エピタキ
シャル層３４を重ね、分離領域のＰ+ 層３２を形成し、
回路素子を厚いＮ- 型エピタキシャル層３１，３４内に
形成する。３６はベース領域、３７はエミッタ領域、３
８はコレクタウォール領域、３９は電極である。
【０００６】
【発明が解決しようとする課題】図１３，図１４の例で
示したように、従来の高電圧回路部を持つ高耐圧集積回
路の製造は厚いＮ- 型エピタキシャル層３１，３４を持
つＰ- 型半導体基板３０にて行われるのが一般的な方法
である。この場合、基板作製のために多くの製造プロセ
スおよび加工時間が必要となり、製造コストの面で不利
となる。
示したように、従来の高電圧回路部を持つ高耐圧集積回
路の製造は厚いＮ- 型エピタキシャル層３１，３４を持
つＰ- 型半導体基板３０にて行われるのが一般的な方法
である。この場合、基板作製のために多くの製造プロセ
スおよび加工時間が必要となり、製造コストの面で不利
となる。
【０００７】また、Ｎ- 型エピタキシャル層３１，３４
を厚くしても、分離の耐圧は、２００Ｖ程度が限界であ
り、それよりも高い電圧、例えば数百Ｖあるいはそれ以
上の電圧が加えられる高耐圧トランジスタの駆動用には
用いることができない。また、Ｎ- 型エピタキシャル層
３１，３４が厚くなると、素子分離のためのＰ + 層３２
も、より深く拡散させるためにＰ+ 層３２の濃度を高く
する必要がある。しかしＰ+ 層３２の濃度を高くすると
Ｐ+ 層３２とＮ- 型エピタキシャル層３１，３４との間
の絶縁耐圧が低下する。
を厚くしても、分離の耐圧は、２００Ｖ程度が限界であ
り、それよりも高い電圧、例えば数百Ｖあるいはそれ以
上の電圧が加えられる高耐圧トランジスタの駆動用には
用いることができない。また、Ｎ- 型エピタキシャル層
３１，３４が厚くなると、素子分離のためのＰ + 層３２
も、より深く拡散させるためにＰ+ 層３２の濃度を高く
する必要がある。しかしＰ+ 層３２の濃度を高くすると
Ｐ+ 層３２とＮ- 型エピタキシャル層３１，３４との間
の絶縁耐圧が低下する。
【０００８】さらに、Ｐ+ 層３２は深さ方向のみならず
横方向にも大きく拡散するためにチップ全体の面積に対
し分離領域の面積の割合が大きくなり、集積化に不利で
ある。以上のことから、製造コストおよび製品の高耐圧
化および回路部の集積化のためにはＮ- 型エピタキシャ
ル層３１，３４およびＰＮ分離を用いない装置の方が望
ましい。
横方向にも大きく拡散するためにチップ全体の面積に対
し分離領域の面積の割合が大きくなり、集積化に不利で
ある。以上のことから、製造コストおよび製品の高耐圧
化および回路部の集積化のためにはＮ- 型エピタキシャ
ル層３１，３４およびＰＮ分離を用いない装置の方が望
ましい。
【０００９】したがって、本発明の目的は、低電圧回路
部との高耐圧分離を可能にしながら、製造において工程
数を減らして低コスト化を図り、かつ高電圧回路部にお
いては高機能化、集積化を可能とする半導体装置を提供
することである。
部との高耐圧分離を可能にしながら、製造において工程
数を減らして低コスト化を図り、かつ高電圧回路部にお
いては高機能化、集積化を可能とする半導体装置を提供
することである。
【００１０】
【課題を解決するための手段】本発明の半導体装置は、
第１導電型半導体基板内に第２導電型領域を設け、第２
導電型領域内の一部の領域を囲むように第２導電型領域
内に第１導電型領域を設け、第１導電型半導体基板内に
第２導電型領域を囲むように第１導電型高濃度領域を設
け、第２導電型領域と第１導電型高濃度領域に挟まれた
チャネル領域上にゲート絶縁膜を介してゲート電極を設
け、第２導電型領域内の一部の領域に第１の回路素子を
設け、第１導電型領域と第１導電型高濃度領域とゲート
電極とを電気的に接続している。この場合、第１導電型
高濃度領域の外側の第１導電型半導体基板には、第２の
回路素子を設けることが可能である。なお、第１の回路
素子としては、低耐圧回路素子が使用可能である。
第１導電型半導体基板内に第２導電型領域を設け、第２
導電型領域内の一部の領域を囲むように第２導電型領域
内に第１導電型領域を設け、第１導電型半導体基板内に
第２導電型領域を囲むように第１導電型高濃度領域を設
け、第２導電型領域と第１導電型高濃度領域に挟まれた
チャネル領域上にゲート絶縁膜を介してゲート電極を設
け、第２導電型領域内の一部の領域に第１の回路素子を
設け、第１導電型領域と第１導電型高濃度領域とゲート
電極とを電気的に接続している。この場合、第１導電型
高濃度領域の外側の第１導電型半導体基板には、第２の
回路素子を設けることが可能である。なお、第１の回路
素子としては、低耐圧回路素子が使用可能である。
【００１１】また、低耐圧回路素子が第１導電型領域、
チャネル領域および第１導電型高濃度領域にて取り囲ま
れ、第１導電型領域、ソース電極およびゲート電極を低
電圧回路側基準電位となっており、低電圧回路側基準電
位を基板電位に設定し、第２導電型領域に高電圧を印加
することにより、低耐圧回路素子を取り囲むチャネル領
域および第２導電型領域と第２導電型領域内に設けられ
る第１導電型領域とに延びる空乏層を形成し、高電圧回
路部と低電圧回路部との絶縁分離が１０００Ｖ程度の高
耐圧になるようにする。
チャネル領域および第１導電型高濃度領域にて取り囲ま
れ、第１導電型領域、ソース電極およびゲート電極を低
電圧回路側基準電位となっており、低電圧回路側基準電
位を基板電位に設定し、第２導電型領域に高電圧を印加
することにより、低耐圧回路素子を取り囲むチャネル領
域および第２導電型領域と第２導電型領域内に設けられ
る第１導電型領域とに延びる空乏層を形成し、高電圧回
路部と低電圧回路部との絶縁分離が１０００Ｖ程度の高
耐圧になるようにする。
【００１２】以上のように、従来の高耐圧ＩＣのような
エピタキシャル層やＰＮ分離が存在しない構造とするこ
とで、低電圧回路部と高電圧回路部との高耐圧分離を可
能にしながら製造において工程数を減らして低コスト化
を図り、かつ高電圧回路部の高機能化、集積化を図る半
導体装置を提供するものである。
エピタキシャル層やＰＮ分離が存在しない構造とするこ
とで、低電圧回路部と高電圧回路部との高耐圧分離を可
能にしながら製造において工程数を減らして低コスト化
を図り、かつ高電圧回路部の高機能化、集積化を図る半
導体装置を提供するものである。
【００１３】
【発明の実施の形態】請求項１記載の発明の半導体装置
は、第１導電型半導体基板と、第１導電型半導体基板内
に設けた第２導電型領域と、第２導電型領域内の一部の
領域を囲むように第２導電型領域内に設けた第１導電型
領域と、第１導電型半導体基板内に第２導電型領域を囲
むように設けた第１導電型高濃度領域と、第２導電型領
域と第１導電型高濃度領域に挟まれたチャネル領域上に
ゲート絶縁膜を介して設けたゲート電極と、第２導電型
領域内の一部の領域に設けた第１の回路素子とを備え、
第１導電型領域と第１導電型高濃度領域とゲート電極と
を電気的に接続している。
は、第１導電型半導体基板と、第１導電型半導体基板内
に設けた第２導電型領域と、第２導電型領域内の一部の
領域を囲むように第２導電型領域内に設けた第１導電型
領域と、第１導電型半導体基板内に第２導電型領域を囲
むように設けた第１導電型高濃度領域と、第２導電型領
域と第１導電型高濃度領域に挟まれたチャネル領域上に
ゲート絶縁膜を介して設けたゲート電極と、第２導電型
領域内の一部の領域に設けた第１の回路素子とを備え、
第１導電型領域と第１導電型高濃度領域とゲート電極と
を電気的に接続している。
【００１４】この構成によると、延長ドレイン領域内に
逆導電型拡散層を有する高耐圧横型ＭＯＳＦＥＴの耐圧
特性（ソース領域およびゲート電極が接地されたときの
ドレインとソース間の耐圧）を利用して、ソース領域お
よびゲート電極に相当する領域を低電圧側の基準電位
（すなわち、基板電位）に設定することにより、第１導
電型半導体基板と第２導電型領域との接合部付近で空乏
層が深さ方向に広がり、また低電圧側の基準電位に設定
する第２導電型領域と第１導電型領域の接合部を長くす
ることでチャネル領域で空乏層が横方向に広がることに
なり、第２導電型領域内の一部の領域と第１導電型高濃
度領域の外側の第１導電型半導体基板との絶縁分離を１
０００Ｖ程度の高耐圧で可能にし、かつ従来の半導体装
置の特徴であるエピタキシャル層や素子分離のための第
１導電型領域が存在しない構造とすることで工程数を減
らし耐圧特性を向上させる。
逆導電型拡散層を有する高耐圧横型ＭＯＳＦＥＴの耐圧
特性（ソース領域およびゲート電極が接地されたときの
ドレインとソース間の耐圧）を利用して、ソース領域お
よびゲート電極に相当する領域を低電圧側の基準電位
（すなわち、基板電位）に設定することにより、第１導
電型半導体基板と第２導電型領域との接合部付近で空乏
層が深さ方向に広がり、また低電圧側の基準電位に設定
する第２導電型領域と第１導電型領域の接合部を長くす
ることでチャネル領域で空乏層が横方向に広がることに
なり、第２導電型領域内の一部の領域と第１導電型高濃
度領域の外側の第１導電型半導体基板との絶縁分離を１
０００Ｖ程度の高耐圧で可能にし、かつ従来の半導体装
置の特徴であるエピタキシャル層や素子分離のための第
１導電型領域が存在しない構造とすることで工程数を減
らし耐圧特性を向上させる。
【００１５】請求項２記載の発明の半導体装置は、請求
項１記載の半導体装置において、第１導電型高濃度領域
の外側の第１導電型半導体基板に第２の回路素子を設け
ている。この構成によると、第２導電型領域内の一部の
領域に設けた第１の回路素子（高電圧回路）と第１導電
型高濃度領域の外側の第１導電型半導体基板に設けた第
２の回路素子（低電圧回路）とを高耐圧で分離すること
ができる。
項１記載の半導体装置において、第１導電型高濃度領域
の外側の第１導電型半導体基板に第２の回路素子を設け
ている。この構成によると、第２導電型領域内の一部の
領域に設けた第１の回路素子（高電圧回路）と第１導電
型高濃度領域の外側の第１導電型半導体基板に設けた第
２の回路素子（低電圧回路）とを高耐圧で分離すること
ができる。
【００１６】請求項３記載の発明の半導体装置は、請求
項１または２記載の半導体装置において、第１の回路素
子が低耐圧回路素子である。この構成によると、第２導
電型領域内の一部の領域に設ける第１の回路素子を低耐
圧回路素子としているので、第２導電型領域内の一部の
領域内の回路形成が容易である。
項１または２記載の半導体装置において、第１の回路素
子が低耐圧回路素子である。この構成によると、第２導
電型領域内の一部の領域に設ける第１の回路素子を低耐
圧回路素子としているので、第２導電型領域内の一部の
領域内の回路形成が容易である。
【００１７】請求項４記載の発明の半導体装置は、請求
項１または２記載の半導体装置において、第１導電型領
域と第１導電型高濃度領域とゲート電極とを第１導電型
高濃度領域の外側の第１導電型半導体基板に設けられる
回路の基準電位に設定している。この構成によると、第
２導電型領域内の一部の領域に設けた第１の回路素子
（高電圧回路）と第１導電型高濃度領域の外側の第１導
電型半導体基板に設けた第２の回路素子（低電圧回路）
とを高耐圧で分離することができる。
項１または２記載の半導体装置において、第１導電型領
域と第１導電型高濃度領域とゲート電極とを第１導電型
高濃度領域の外側の第１導電型半導体基板に設けられる
回路の基準電位に設定している。この構成によると、第
２導電型領域内の一部の領域に設けた第１の回路素子
（高電圧回路）と第１導電型高濃度領域の外側の第１導
電型半導体基板に設けた第２の回路素子（低電圧回路）
とを高耐圧で分離することができる。
【００１８】請求項５記載の発明の半導体装置は、請求
項１または２記載の半導体装置において、第１導電型領
域の少なくとも一部を第２導電型領域と第１導電型半導
体基板との表面側の境界にまたがって形成している。こ
の構成によると、第１導電型領域にコンタクトを設ける
ことなく、第１導電型領域の電位を基板電位（基準電
位）に設定することができ、第１導電型領域の電位を基
板電位（基準電位）に設定することによる耐圧の低下を
回避することができる。
項１または２記載の半導体装置において、第１導電型領
域の少なくとも一部を第２導電型領域と第１導電型半導
体基板との表面側の境界にまたがって形成している。こ
の構成によると、第１導電型領域にコンタクトを設ける
ことなく、第１導電型領域の電位を基板電位（基準電
位）に設定することができ、第１導電型領域の電位を基
板電位（基準電位）に設定することによる耐圧の低下を
回避することができる。
【００１９】請求項６記載の発明の半導体装置は、請求
項１または２記載の半導体装置において、第１導電型領
域の拡散深さを第２導電型領域の拡散深さよりも浅くし
ている。この構成によると、第１導電型領域の底部から
第２導電型領域および第１導電型領域に空乏層が形成さ
れることになり、耐圧特性を向上させることができる。
項１または２記載の半導体装置において、第１導電型領
域の拡散深さを第２導電型領域の拡散深さよりも浅くし
ている。この構成によると、第１導電型領域の底部から
第２導電型領域および第１導電型領域に空乏層が形成さ
れることになり、耐圧特性を向上させることができる。
【００２０】請求項７記載の発明の半導体装置は、請求
項１または２記載の半導体装置において、第１導電型領
域上に形成した厚い絶縁膜の上までゲート電極を延長形
成している。この構成によると、ゲート電極を第１導電
型領域上に形成した厚い絶縁膜の上まで延長したことに
より、ゲート酸化膜下での電界集中を緩和して絶縁破壊
を防止することができ、耐圧特性をいっそう向上させる
ことができる。
項１または２記載の半導体装置において、第１導電型領
域上に形成した厚い絶縁膜の上までゲート電極を延長形
成している。この構成によると、ゲート電極を第１導電
型領域上に形成した厚い絶縁膜の上まで延長したことに
より、ゲート酸化膜下での電界集中を緩和して絶縁破壊
を防止することができ、耐圧特性をいっそう向上させる
ことができる。
【００２１】請求項８記載の発明の半導体装置は、請求
項１または２記載の半導体装置において、第２導電型領
域の平面形状がコーナー部に曲率を持つ長方形もしくは
正方形または円形である。この構成によると、第２導電
型領域に高電圧が印加される際に領域のコーナー部にお
いて電界集中を防ぎ、耐圧特性を向上させることができ
る。
項１または２記載の半導体装置において、第２導電型領
域の平面形状がコーナー部に曲率を持つ長方形もしくは
正方形または円形である。この構成によると、第２導電
型領域に高電圧が印加される際に領域のコーナー部にお
いて電界集中を防ぎ、耐圧特性を向上させることができ
る。
【００２２】請求項９記載の発明の半導体装置は、請求
項１または２記載の半導体装置において、第１の回路素
子の動作基準電位を第１導電型高濃度領域の外側の第１
導電型半導体基板に設けられる回路の基準電位よりも高
くしている。この構成によると、請求項１または２記載
の半導体装置の構造により、インバータ回路での動作が
可能になる。
項１または２記載の半導体装置において、第１の回路素
子の動作基準電位を第１導電型高濃度領域の外側の第１
導電型半導体基板に設けられる回路の基準電位よりも高
くしている。この構成によると、請求項１または２記載
の半導体装置の構造により、インバータ回路での動作が
可能になる。
【００２３】請求項１０記載の発明の半導体装置は、請
求項１または２記載の半導体装置において、第１の回路
素子が複数あり、複数の第１の回路素子を第２導電型領
域上に形成した厚い絶縁膜によって分離している。この
構成によると、従来のＣＭＯＳプロセスを利用すること
により回路素子の分離のために第１導電型半導体基板ま
で届くＰＮ分離を使用する必要がなくなり、高耐圧の分
離を確保しながら回路構成が可能となる。
求項１または２記載の半導体装置において、第１の回路
素子が複数あり、複数の第１の回路素子を第２導電型領
域上に形成した厚い絶縁膜によって分離している。この
構成によると、従来のＣＭＯＳプロセスを利用すること
により回路素子の分離のために第１導電型半導体基板ま
で届くＰＮ分離を使用する必要がなくなり、高耐圧の分
離を確保しながら回路構成が可能となる。
【００２４】請求項１１記載の発明の半導体装置は、第
１導電型半導体基板と、第１導電型半導体基板内にその
中央領域を残して設けた第２導電型領域と、第１導電型
半導体基板の中央領域を囲むように第２導電型領域内に
設けた第１導電型領域と、第１導電型半導体基板の中央
領域内の一部の領域を囲むように第１導電型半導体基板
の中央領域内に設けた第１導電型高濃度領域と、第２導
電型領域と第１導電型高濃度領域に挟まれたチャネル領
域上にゲート絶縁膜を介して設けたゲート電極と、第１
導電型領域の外側の第２導電型領域に設けた第１の回路
素子とを備え、第１導電型領域と第１導電型高濃度領域
とゲート電極とを電気的に接続している。
１導電型半導体基板と、第１導電型半導体基板内にその
中央領域を残して設けた第２導電型領域と、第１導電型
半導体基板の中央領域を囲むように第２導電型領域内に
設けた第１導電型領域と、第１導電型半導体基板の中央
領域内の一部の領域を囲むように第１導電型半導体基板
の中央領域内に設けた第１導電型高濃度領域と、第２導
電型領域と第１導電型高濃度領域に挟まれたチャネル領
域上にゲート絶縁膜を介して設けたゲート電極と、第１
導電型領域の外側の第２導電型領域に設けた第１の回路
素子とを備え、第１導電型領域と第１導電型高濃度領域
とゲート電極とを電気的に接続している。
【００２５】この構成によると、延長ドレイン領域内に
逆導電型拡散層を有する高耐圧横型ＭＯＳＦＥＴの耐圧
特性（ソース領域およびゲート電極が接地されたときの
ドレインとソース間の耐圧）を利用して、ソース領域お
よびゲート電極に相当する領域を低電圧側の基準電位
（すなわち、基板電位）に設定することにより、第１導
電型半導体基板と第２導電型領域との接合部付近で空乏
層が深さ方向に広がり、また低電圧側の基準電位に設定
する第２導電型領域と第１導電型領域の接合部を長くす
ることでチャネル領域で空乏層が横方向に広がることに
なり、第１導電型半導体基板の中央領域内の一部の領域
と第１導電型領域の外側の第２導電型領域との絶縁分離
を１０００Ｖ程度の高耐圧で可能にし、かつ従来の半導
体装置の特徴であるエピタキシャル層や素子分離のため
の第１導電型領域が存在しない構造とすることで工程数
を減らし耐圧特性を向上させる。
逆導電型拡散層を有する高耐圧横型ＭＯＳＦＥＴの耐圧
特性（ソース領域およびゲート電極が接地されたときの
ドレインとソース間の耐圧）を利用して、ソース領域お
よびゲート電極に相当する領域を低電圧側の基準電位
（すなわち、基板電位）に設定することにより、第１導
電型半導体基板と第２導電型領域との接合部付近で空乏
層が深さ方向に広がり、また低電圧側の基準電位に設定
する第２導電型領域と第１導電型領域の接合部を長くす
ることでチャネル領域で空乏層が横方向に広がることに
なり、第１導電型半導体基板の中央領域内の一部の領域
と第１導電型領域の外側の第２導電型領域との絶縁分離
を１０００Ｖ程度の高耐圧で可能にし、かつ従来の半導
体装置の特徴であるエピタキシャル層や素子分離のため
の第１導電型領域が存在しない構造とすることで工程数
を減らし耐圧特性を向上させる。
【００２６】請求項１２記載の発明の半導体装置は、請
求項１１記載の半導体装置において、第１導電型半導体
基板の中央領域内の一部の領域に第２の回路素子を設け
ている。この構成によると、第１導電型領域の外側の第
２導電型領域に設けた第１の回路素子（高電圧回路）と
第１導電型半導体基板の中央領域内の一部の領域に設け
た第２の回路素子（低電圧回路）とを高耐圧で分離する
ことができる。
求項１１記載の半導体装置において、第１導電型半導体
基板の中央領域内の一部の領域に第２の回路素子を設け
ている。この構成によると、第１導電型領域の外側の第
２導電型領域に設けた第１の回路素子（高電圧回路）と
第１導電型半導体基板の中央領域内の一部の領域に設け
た第２の回路素子（低電圧回路）とを高耐圧で分離する
ことができる。
【００２７】請求項１３記載の発明の半導体装置は、請
求項１１または１２記載の半導体装置において、第１の
回路素子が低耐圧回路素子である。この構成によると、
第１導電型領域の外側の第２導電型領域に設ける第１の
回路素子を低耐圧回路素子としているので、第１導電型
領域の外側の第２導電型領域内の回路形成が容易であ
る。
求項１１または１２記載の半導体装置において、第１の
回路素子が低耐圧回路素子である。この構成によると、
第１導電型領域の外側の第２導電型領域に設ける第１の
回路素子を低耐圧回路素子としているので、第１導電型
領域の外側の第２導電型領域内の回路形成が容易であ
る。
【００２８】請求項１４記載の発明の半導体装置は、請
求項１１または１２記載の半導体装置において、第１導
電型領域と第１導電型高濃度領域とゲート電極とを第１
導電型半導体基板の中央領域内の一部の領域に設けられ
る回路の基準電位に設定している。この構成によると、
第１導電型領域の外側の第２導電型領域に設けた第１の
回路素子（高電圧回路）と第１導電型半導体基板の中央
領域内の一部の領域に設けた第２の回路素子（低電圧回
路）とを高耐圧で分離することができる。
求項１１または１２記載の半導体装置において、第１導
電型領域と第１導電型高濃度領域とゲート電極とを第１
導電型半導体基板の中央領域内の一部の領域に設けられ
る回路の基準電位に設定している。この構成によると、
第１導電型領域の外側の第２導電型領域に設けた第１の
回路素子（高電圧回路）と第１導電型半導体基板の中央
領域内の一部の領域に設けた第２の回路素子（低電圧回
路）とを高耐圧で分離することができる。
【００２９】以下、本発明の実施の形態の半導体装置に
ついて、図１を用いて説明する。図１は本発明の半導体
装置の概略構成を示し、高電圧回路部の分離構造は高耐
圧横型ＭＯＳＦＥＴと同様の構造にて構成されるため、
ＭＯＳＦＥＴを用いて示した。図１において、ソースお
よびゲートを接地することにより、高耐圧ＭＯＳＦＥＴ
１の延長ドレイン領域に相当する領域に形成された高電
圧回路部２の電気的な分離が行われる。高電圧回路部２
（例えば基準電位が１００〜７００Ｖで、制御電圧が１
２０〜７２０Ｖで動作する）は、例えば外付けのＭＯＳ
ＦＥＴのゲートに制御信号を出力するという作用を行
い、単独のＰ型あるいはＮ型のウェル、ないしはＰＮ接
合によって形成されたバイポーラトランジスタあるいは
ＭＯＳＦＥＴにより構成されている。低電圧回路部３は
適当な低電圧制御回路電圧（例えば２０Ｖ以下）により
動作するものであり、回路素子はバイポーラトランジス
タないしはＭＯＳＦＥＴにて構成され、高電圧回路部２
および低電圧回路部３が単一の半導体チップ４に形成さ
れている。
ついて、図１を用いて説明する。図１は本発明の半導体
装置の概略構成を示し、高電圧回路部の分離構造は高耐
圧横型ＭＯＳＦＥＴと同様の構造にて構成されるため、
ＭＯＳＦＥＴを用いて示した。図１において、ソースお
よびゲートを接地することにより、高耐圧ＭＯＳＦＥＴ
１の延長ドレイン領域に相当する領域に形成された高電
圧回路部２の電気的な分離が行われる。高電圧回路部２
（例えば基準電位が１００〜７００Ｖで、制御電圧が１
２０〜７２０Ｖで動作する）は、例えば外付けのＭＯＳ
ＦＥＴのゲートに制御信号を出力するという作用を行
い、単独のＰ型あるいはＮ型のウェル、ないしはＰＮ接
合によって形成されたバイポーラトランジスタあるいは
ＭＯＳＦＥＴにより構成されている。低電圧回路部３は
適当な低電圧制御回路電圧（例えば２０Ｖ以下）により
動作するものであり、回路素子はバイポーラトランジス
タないしはＭＯＳＦＥＴにて構成され、高電圧回路部２
および低電圧回路部３が単一の半導体チップ４に形成さ
れている。
【００３０】なお、以上の例では、本発明の半導体装置
における高電圧回路部の基準電位が１００Ｖ〜１０００
Ｖに達するような、高い電圧で動作する例について説明
したが、本発明はこのような使用状態に限定されるもの
でなく、例えば、通常のＩＣと同様に単一の電源（例え
ば２０Ｖ以下）にても動作が可能である。以下、本発明
の半導体装置の具体例を説明する。
における高電圧回路部の基準電位が１００Ｖ〜１０００
Ｖに達するような、高い電圧で動作する例について説明
したが、本発明はこのような使用状態に限定されるもの
でなく、例えば、通常のＩＣと同様に単一の電源（例え
ば２０Ｖ以下）にても動作が可能である。以下、本発明
の半導体装置の具体例を説明する。
【００３１】図２に本発明の実施の形態における半導体
装置の平面図を示す。本発明の実施の形態においては、
ＭＯＳＦＥＴと共通の構造が多いため、各部分の説明に
は、以下ＭＯＳＦＥＴの名称と同じ名称を用いて行う。
Ｐ- 型半導体基板５に高電圧回路部２を形成するための
Ｎ- 型領域６が形成される。Ｎ- 型領域６の形状につい
ては、高電圧が印加される際に領域のコーナー部で発生
する電界集中による耐圧低下を防ぐには円形が最も理想
的な形状であるが、チップ面積および配置上の制約の点
から円形が不可能な場合、例えばこの図２で示されるよ
うにコーナー部に丸みを持つ長方形もしくは正方形でも
よい。その場合、コーナー部の曲率はできるだけ大きい
方が望ましい。
装置の平面図を示す。本発明の実施の形態においては、
ＭＯＳＦＥＴと共通の構造が多いため、各部分の説明に
は、以下ＭＯＳＦＥＴの名称と同じ名称を用いて行う。
Ｐ- 型半導体基板５に高電圧回路部２を形成するための
Ｎ- 型領域６が形成される。Ｎ- 型領域６の形状につい
ては、高電圧が印加される際に領域のコーナー部で発生
する電界集中による耐圧低下を防ぐには円形が最も理想
的な形状であるが、チップ面積および配置上の制約の点
から円形が不可能な場合、例えばこの図２で示されるよ
うにコーナー部に丸みを持つ長方形もしくは正方形でも
よい。その場合、コーナー部の曲率はできるだけ大きい
方が望ましい。
【００３２】さらに、Ｎ- 型領域６内に方形環状のＰ型
領域７が拡散により形成される。このＰ型領域７のＮ-
型領域６内における配置は一部をＮ- 型領域６をまた
ぎ、Ｐ - 型半導体基板５に達するようにする。このよう
な方法により、Ｐ型領域７の電位が基板電位（最低電
位）に設定される。この図では、長方形の一辺をＰ- 型
半導体基板５に重ねるという形状で示したが、特にこの
方法に限るものではなく、例えばＮ- 型領域６が円形で
あれば図３または図４に示すような１または複数本の舌
状の突出領域７ａがＮ- 型領域６をまたいでＰ- 型半導
体基板５に達するような形状でもよく、このＰ型領域７
のＰ- 型半導体基板５に張り出した部分の本数も任意に
設定可能である。また、図５に示すように、Ｐ型領域７
の外周縁部が全周にわたってＮ- 型領域６をまたいでＰ
- 型半導体基板５に達するようにしてもよい。
領域７が拡散により形成される。このＰ型領域７のＮ-
型領域６内における配置は一部をＮ- 型領域６をまた
ぎ、Ｐ - 型半導体基板５に達するようにする。このよう
な方法により、Ｐ型領域７の電位が基板電位（最低電
位）に設定される。この図では、長方形の一辺をＰ- 型
半導体基板５に重ねるという形状で示したが、特にこの
方法に限るものではなく、例えばＮ- 型領域６が円形で
あれば図３または図４に示すような１または複数本の舌
状の突出領域７ａがＮ- 型領域６をまたいでＰ- 型半導
体基板５に達するような形状でもよく、このＰ型領域７
のＰ- 型半導体基板５に張り出した部分の本数も任意に
設定可能である。また、図５に示すように、Ｐ型領域７
の外周縁部が全周にわたってＮ- 型領域６をまたいでＰ
- 型半導体基板５に達するようにしてもよい。
【００３３】Ｎ- 型領域６の外周部には、高電圧が印加
されたときに、チャネル領域となるＰ- 型半導体基板５
の空乏層の広がりを抑え、低電圧回路部３への空乏層に
よる影響を防ぐために、Ｐ- 型半導体基板５よりも濃度
の高いＰ+ 領域８を形成する。半導体装置の高耐圧特性
には、Ｐ- 型半導体基板５の空乏層の広がりがある程度
必要なため、Ｎ- 型領域６とＰ+ 領域８とはある程度離
す必要がある。この距離については必要とする高耐圧特
性に応じて任意に設定できるが、距離を広げるほど高耐
圧特性が向上する。なお、空乏層を横に広げるためには
チャネル領域における、Ｐ型領域７とＮ- 型領域６の接
合部を横方向に長くすることが必要である。
されたときに、チャネル領域となるＰ- 型半導体基板５
の空乏層の広がりを抑え、低電圧回路部３への空乏層に
よる影響を防ぐために、Ｐ- 型半導体基板５よりも濃度
の高いＰ+ 領域８を形成する。半導体装置の高耐圧特性
には、Ｐ- 型半導体基板５の空乏層の広がりがある程度
必要なため、Ｎ- 型領域６とＰ+ 領域８とはある程度離
す必要がある。この距離については必要とする高耐圧特
性に応じて任意に設定できるが、距離を広げるほど高耐
圧特性が向上する。なお、空乏層を横に広げるためには
チャネル領域における、Ｐ型領域７とＮ- 型領域６の接
合部を横方向に長くすることが必要である。
【００３４】なお、Ｐ- 型半導体基板５およびコンタク
トとして機能するＰ+ 領域８の濃度の関係であるが、Ｐ
- 型半導体基板５は１．０×１０13〜１．０×１０15／
ｃｍ 2 、Ｐ+ 領域８についてはＰ- 型半導体基板５より
不純物濃度が高ければよく、なお言えば１．０×１０16
〜１．０×１０17／ｃｍ2 の表面濃度に設定するのが好
ましい。また、Ｐ型領域７は不純物濃度が５．０×１０
15〜５．０×１０16程度に設定される。
トとして機能するＰ+ 領域８の濃度の関係であるが、Ｐ
- 型半導体基板５は１．０×１０13〜１．０×１０15／
ｃｍ 2 、Ｐ+ 領域８についてはＰ- 型半導体基板５より
不純物濃度が高ければよく、なお言えば１．０×１０16
〜１．０×１０17／ｃｍ2 の表面濃度に設定するのが好
ましい。また、Ｐ型領域７は不純物濃度が５．０×１０
15〜５．０×１０16程度に設定される。
【００３５】さらに、Ｎ- 型領域６とＰ- 型半導体基板
５とＰ+ 領域８上には、ゲート酸化膜１０を介してゲー
ト電極１１が形成される。ゲート電極１１は、Ｐ型領域
７に一部重ねられているが、この重なりの距離について
は高耐圧特性と関係し、高耐圧特性を向上させる場合に
は、Ｐ型領域７をゲート電極１１から離せばよい。Ｎ-
型領域６とＰ- 型半導体基板５とＰ+ 領域８はコンタク
ト窓９およびドレイン電極１５およびソース電極１６に
より、各々電位が与えられる。Ｎ- 型領域６内には高電
圧回路部２が形成される。
５とＰ+ 領域８上には、ゲート酸化膜１０を介してゲー
ト電極１１が形成される。ゲート電極１１は、Ｐ型領域
７に一部重ねられているが、この重なりの距離について
は高耐圧特性と関係し、高耐圧特性を向上させる場合に
は、Ｐ型領域７をゲート電極１１から離せばよい。Ｎ-
型領域６とＰ- 型半導体基板５とＰ+ 領域８はコンタク
ト窓９およびドレイン電極１５およびソース電極１６に
より、各々電位が与えられる。Ｎ- 型領域６内には高電
圧回路部２が形成される。
【００３６】図６および図７は本発明の実施の形態にお
ける半導体装置の断面図であり、特に図２のＸ―Ｘ’方
向およびＹ―Ｙ’方向での高電圧回路部２と低電圧回路
部３の分離に関する部分を示したものである。図６およ
び図７において、Ｐ- 型半導体基板５にＮ- 型領域６が
拡散により形成され、Ｎ- 型領域６内に方形環状のＰ型
領域７が拡散により形成される。この場合、Ｐ型領域７
はＮ- 型領域６の表面部に形成される場合を示したが、
内部に形成されていても、機能的には同じである。
ける半導体装置の断面図であり、特に図２のＸ―Ｘ’方
向およびＹ―Ｙ’方向での高電圧回路部２と低電圧回路
部３の分離に関する部分を示したものである。図６およ
び図７において、Ｐ- 型半導体基板５にＮ- 型領域６が
拡散により形成され、Ｎ- 型領域６内に方形環状のＰ型
領域７が拡散により形成される。この場合、Ｐ型領域７
はＮ- 型領域６の表面部に形成される場合を示したが、
内部に形成されていても、機能的には同じである。
【００３７】なお、Ｐ型領域７の拡散深さはＮ- 型領域
６よりも浅い必要があり、例えば０．３〜２μｍ程度に
設定される。なぜなら深い場合にはＮ- 型領域６がＰ型
領域７により寸断されることになり、本発明で示す高耐
圧分離の形態をなさなくなるためである。また、Ｐ型領
域７は、図２のＹ―Ｙ’線にて示されるように、領域の
一部がＮ - 型領域６をまたがり、Ｐ- 型半導体基板５に
達することにより、基板電位と同電位が与えられる。
６よりも浅い必要があり、例えば０．３〜２μｍ程度に
設定される。なぜなら深い場合にはＮ- 型領域６がＰ型
領域７により寸断されることになり、本発明で示す高耐
圧分離の形態をなさなくなるためである。また、Ｐ型領
域７は、図２のＹ―Ｙ’線にて示されるように、領域の
一部がＮ - 型領域６をまたがり、Ｐ- 型半導体基板５に
達することにより、基板電位と同電位が与えられる。
【００３８】Ｎ- 型領域６の外周部にＰ- 型半導体基板
５よりも濃度の高い方形環状のＰ+領域８を形成する。
Ｐ- 型半導体基板５上にはゲート酸化膜（厚さ０．０２
〜０．１μｍ程度）１０が形成され、ゲート酸化膜１０
上に多結晶シリコンによる方形環状のゲート電極１１が
チャネル領域およびＮ- 型領域６上のフィールド酸化膜
１３にまたがって形成され、全体として、横型のＮチャ
ネルＭＯＳＦＥＴと同一の構造を形成している。また、
ゲート電極とＰ型領域７は図２で示したように一部重な
っている。
５よりも濃度の高い方形環状のＰ+領域８を形成する。
Ｐ- 型半導体基板５上にはゲート酸化膜（厚さ０．０２
〜０．１μｍ程度）１０が形成され、ゲート酸化膜１０
上に多結晶シリコンによる方形環状のゲート電極１１が
チャネル領域およびＮ- 型領域６上のフィールド酸化膜
１３にまたがって形成され、全体として、横型のＮチャ
ネルＭＯＳＦＥＴと同一の構造を形成している。また、
ゲート電極とＰ型領域７は図２で示したように一部重な
っている。
【００３９】ドレイン部はＮ+ 型領域１２および延長ド
レイン領域に相当するＮ- 型領域６により構成され、ソ
ース領域はＰ- 型半導体基板５よりも濃度の高いＰ+ 領
域８により構成される。ドレイン部では、Ｎ+ 型領域１
２とＰ型領域７はそれぞれの設定される電位が異なるた
め、お互いに離す必要がある。また、Ｎ- 型領域６上に
は厚い（０．６〜１．０μｍ程度）フィールド酸化膜１
３が形成され、ゲート電極１１はフィールド酸化膜１３
上に一部重ねられる。フィールド酸化膜１３およびゲー
ト酸化膜１０上には層間絶縁膜１４が形成される。ドレ
イン部およびソース部の電位はドレイン電極１５および
ソース電極１６により与えられる。
レイン領域に相当するＮ- 型領域６により構成され、ソ
ース領域はＰ- 型半導体基板５よりも濃度の高いＰ+ 領
域８により構成される。ドレイン部では、Ｎ+ 型領域１
２とＰ型領域７はそれぞれの設定される電位が異なるた
め、お互いに離す必要がある。また、Ｎ- 型領域６上に
は厚い（０．６〜１．０μｍ程度）フィールド酸化膜１
３が形成され、ゲート電極１１はフィールド酸化膜１３
上に一部重ねられる。フィールド酸化膜１３およびゲー
ト酸化膜１０上には層間絶縁膜１４が形成される。ドレ
イン部およびソース部の電位はドレイン電極１５および
ソース電極１６により与えられる。
【００４０】この半導体装置においては、Ｐ+ 領域８か
らなるソース領域およびゲート電極１１が接地されてい
る点が大きな特徴である。延長ドレイン領域に相当する
Ｎ-型領域６に形成されている低耐圧の回路素子による
高電圧回路部が動作する際、ドレイン電極１５よりＮ+
型領域１２を介し、Ｎ- 型領域６に高電圧が印加され
る。そのときの状態を図６に示す。図６において、斜線
部で示す領域は、Ｐ型領域７とＮ- 型領域６の接合部、
およびＰ- 型半導体基板５とＮ- 型領域６の接合部から
広がる空乏層であり、この空乏層はＰ- 型半導体基板５
の深さ方向に大きく広がり、かつチャネル領域で横方向
に大きく広がる。このように広がる空乏層を利用するこ
とにより、高電圧回路部２と低電圧回路部３との絶縁分
離が１０００Ｖ程度の高耐圧にて可能となる。
らなるソース領域およびゲート電極１１が接地されてい
る点が大きな特徴である。延長ドレイン領域に相当する
Ｎ-型領域６に形成されている低耐圧の回路素子による
高電圧回路部が動作する際、ドレイン電極１５よりＮ+
型領域１２を介し、Ｎ- 型領域６に高電圧が印加され
る。そのときの状態を図６に示す。図６において、斜線
部で示す領域は、Ｐ型領域７とＮ- 型領域６の接合部、
およびＰ- 型半導体基板５とＮ- 型領域６の接合部から
広がる空乏層であり、この空乏層はＰ- 型半導体基板５
の深さ方向に大きく広がり、かつチャネル領域で横方向
に大きく広がる。このように広がる空乏層を利用するこ
とにより、高電圧回路部２と低電圧回路部３との絶縁分
離が１０００Ｖ程度の高耐圧にて可能となる。
【００４１】なお、空乏層内の電位分布はゲート電極１
１およびＰ型領域７との重なりと関係し、重なり部分が
少なくなるほど高電圧が印加されても空乏層内の電位分
布は安定する。また、ゲート電極１１をＮ- 型領域６上
のフィールド酸化膜１３上に形成することで、ゲート酸
化膜１０下での電界集中を緩和し絶縁破壊を防止する。
１およびＰ型領域７との重なりと関係し、重なり部分が
少なくなるほど高電圧が印加されても空乏層内の電位分
布は安定する。また、ゲート電極１１をＮ- 型領域６上
のフィールド酸化膜１３上に形成することで、ゲート酸
化膜１０下での電界集中を緩和し絶縁破壊を防止する。
【００４２】さらに、空乏層が基板表面を横方向に広が
る際、空乏層がＰ+ 型領域８に接触すると、この高濃度
領域（Ｐ+ 型領域８）のために空乏層はそこから基板方
向に広がりにくくなるため、低電圧回路部３をこの高濃
度領域（Ｐ+ 型領域８）の近くに配置しても空乏層によ
る影響が発生しない。図７は図２のＹ―Ｙ’線の断面を
示し、図６と比較するとＰ型領域７の電位を設定するた
めにＮ- 型領域６をまたがり、Ｐ- 型半導体基板５に達
して、Ｐ型領域７とＰ- 型半導体基板５とが、直接接続
されている点が大きな特徴である。このようにすると、
Ｐ型領域７を基板電位にするために、Ｐ型領域７の上の
フィールド酸化膜１３に孔を開けてコンタクトを形成す
ることが不要となり、コンタクト形成による耐圧低下を
回避できる。
る際、空乏層がＰ+ 型領域８に接触すると、この高濃度
領域（Ｐ+ 型領域８）のために空乏層はそこから基板方
向に広がりにくくなるため、低電圧回路部３をこの高濃
度領域（Ｐ+ 型領域８）の近くに配置しても空乏層によ
る影響が発生しない。図７は図２のＹ―Ｙ’線の断面を
示し、図６と比較するとＰ型領域７の電位を設定するた
めにＮ- 型領域６をまたがり、Ｐ- 型半導体基板５に達
して、Ｐ型領域７とＰ- 型半導体基板５とが、直接接続
されている点が大きな特徴である。このようにすると、
Ｐ型領域７を基板電位にするために、Ｐ型領域７の上の
フィールド酸化膜１３に孔を開けてコンタクトを形成す
ることが不要となり、コンタクト形成による耐圧低下を
回避できる。
【００４３】なお、Ｐ型領域７は、図８に示すように、
Ｐ+ 型領域８を越えて低電圧回路部３まで延びていても
よい。つまり、Ｐ型領域７内にＰ+ 型領域８が設けられ
るような状態であってもよい。以上説明した半導体装置
の構成では、横型ＭＯＳＦＥＴと同様の構造であるた
め、従来のエピタキシャル層を持つ半導体基板による半
導体装置と比較すると、同様の高耐圧特性を有する半導
体装置を製造するためには、従来例では厚いＮ-型エピ
タキシャル層（通常２０〜５０μｍ）の形成、続いて素
子分離用のＰ+ 型領域形成のためにマスク工程、不純物
ドープ工程、拡散工程が必要となる。一方、本発明では
これらの工程は必要ないため製造工程が少なくなるとい
う点で優れている。
Ｐ+ 型領域８を越えて低電圧回路部３まで延びていても
よい。つまり、Ｐ型領域７内にＰ+ 型領域８が設けられ
るような状態であってもよい。以上説明した半導体装置
の構成では、横型ＭＯＳＦＥＴと同様の構造であるた
め、従来のエピタキシャル層を持つ半導体基板による半
導体装置と比較すると、同様の高耐圧特性を有する半導
体装置を製造するためには、従来例では厚いＮ-型エピ
タキシャル層（通常２０〜５０μｍ）の形成、続いて素
子分離用のＰ+ 型領域形成のためにマスク工程、不純物
ドープ工程、拡散工程が必要となる。一方、本発明では
これらの工程は必要ないため製造工程が少なくなるとい
う点で優れている。
【００４４】つぎに、図９に本発明の実施の形態の半導
体装置における、高電圧回路部３内の低耐圧回路素子を
示す。図９はＣＭＯＳ回路として必要なＰチャネルＭＯ
ＳＦＥＴ２００とＮチャネルＭＯＳＦＥＴ１００、およ
びアナログ動作に用いられるバイポーラトランジスタ３
００の構造を示すものである。それぞれの素子は図６お
よび図７のＮ- 型領域６に形成されている。なお、Ｎチ
ャネルＭＯＳＦＥＴ１００については、チャネルを形成
するためにドレイン部およびソース部はＰ- 型領域内に
形成する必要がある。このため、ＮチャネルＭＯＳＦＥ
Ｔ１００は、Ｎ - 型領域６内にＰ- 型拡散層５０を形成
し、ドレインおよびソースのためのＮ+型領域５１Ａ，
５１ＢがＰ- 型拡散層５０内に形成される。Ｐチャネル
ＭＯＳＦＥＴ２００は、Ｎ- 型領域６内にドレインおよ
びソースのＰ+ 型領域５２Ａ，５２Ｂが形成される。そ
れぞれのＭＯＳＦＥＴ１００，２００は、Ｎ- 型領域６
の上部にゲート酸化膜５３が形成され、さらにゲート酸
化膜５３上にゲート電極５５，５６が形成されており、
ＮチャネルＭＯＳＦＥＴ１００のドレインおよびソース
のＰ+ 型領域５１Ａ，５１Ｂはドレイン電極５７および
ソース電極５８により電位が与えられ、ＰチャネルＭＯ
ＳＦＥＴ２００のドレインおよびソースのＰ + 型領域５
２Ａ，５２Ｂはドレイン電極５９およびソース電極６０
により電位が与えられる。
体装置における、高電圧回路部３内の低耐圧回路素子を
示す。図９はＣＭＯＳ回路として必要なＰチャネルＭＯ
ＳＦＥＴ２００とＮチャネルＭＯＳＦＥＴ１００、およ
びアナログ動作に用いられるバイポーラトランジスタ３
００の構造を示すものである。それぞれの素子は図６お
よび図７のＮ- 型領域６に形成されている。なお、Ｎチ
ャネルＭＯＳＦＥＴ１００については、チャネルを形成
するためにドレイン部およびソース部はＰ- 型領域内に
形成する必要がある。このため、ＮチャネルＭＯＳＦＥ
Ｔ１００は、Ｎ - 型領域６内にＰ- 型拡散層５０を形成
し、ドレインおよびソースのためのＮ+型領域５１Ａ，
５１ＢがＰ- 型拡散層５０内に形成される。Ｐチャネル
ＭＯＳＦＥＴ２００は、Ｎ- 型領域６内にドレインおよ
びソースのＰ+ 型領域５２Ａ，５２Ｂが形成される。そ
れぞれのＭＯＳＦＥＴ１００，２００は、Ｎ- 型領域６
の上部にゲート酸化膜５３が形成され、さらにゲート酸
化膜５３上にゲート電極５５，５６が形成されており、
ＮチャネルＭＯＳＦＥＴ１００のドレインおよびソース
のＰ+ 型領域５１Ａ，５１Ｂはドレイン電極５７および
ソース電極５８により電位が与えられ、ＰチャネルＭＯ
ＳＦＥＴ２００のドレインおよびソースのＰ + 型領域５
２Ａ，５２Ｂはドレイン電極５９およびソース電極６０
により電位が与えられる。
【００４５】バイポーラトランジスタ３００について
は、Ｎ- 型領域６をコレクタとし、Ｐ - 型拡散層６１を
ベースとし、Ｎ+ 型領域６２をエミッタとするＮＰＮ型
トランジスタが形成可能である。コレクタ電位はコレク
タ電極６３によりＮ+ 型領域６４を介してＮ- 型領域６
に与えられ、ベース電位はベース電極６５によりＰ+ 型
領域６６を介してＰ- 型拡散層６１に与えられ、エミッ
タ電位はエミッタ電極６７によりＮ+ 型領域６２に与え
られる。
は、Ｎ- 型領域６をコレクタとし、Ｐ - 型拡散層６１を
ベースとし、Ｎ+ 型領域６２をエミッタとするＮＰＮ型
トランジスタが形成可能である。コレクタ電位はコレク
タ電極６３によりＮ+ 型領域６４を介してＮ- 型領域６
に与えられ、ベース電位はベース電極６５によりＰ+ 型
領域６６を介してＰ- 型拡散層６１に与えられ、エミッ
タ電位はエミッタ電極６７によりＮ+ 型領域６２に与え
られる。
【００４６】また、本発明の実施の形態の半導体装置
は、分離のためのＰ+ 型領域を全く用いようにするため
に、回路部内の各素子の分離は厚いフィールド酸化膜１
３を用い、通常のＣＭＯＳプロセスと同じ自己分離によ
る方法で行っている。したがって、従来の半導体装置と
比較して回路の集積化に有利となる。なお、以上の説明
は本発明の主要な利用方法である、インバータ回路部に
おける駆動ドライバのような基準電位が数百Ｖに達する
状態で使用する回路を含む半導体装置の場合で行った
が、本発明は上記の使用方法に限定されるものでなく、
例えば図９においてＰ型領域７を接地し、Ｎ- 型領域６
の電位を低電位（例えば２０Ｖ以下）に設定することに
より、一般的なＩＣにも広く適用可能である。
は、分離のためのＰ+ 型領域を全く用いようにするため
に、回路部内の各素子の分離は厚いフィールド酸化膜１
３を用い、通常のＣＭＯＳプロセスと同じ自己分離によ
る方法で行っている。したがって、従来の半導体装置と
比較して回路の集積化に有利となる。なお、以上の説明
は本発明の主要な利用方法である、インバータ回路部に
おける駆動ドライバのような基準電位が数百Ｖに達する
状態で使用する回路を含む半導体装置の場合で行った
が、本発明は上記の使用方法に限定されるものでなく、
例えば図９においてＰ型領域７を接地し、Ｎ- 型領域６
の電位を低電位（例えば２０Ｖ以下）に設定することに
より、一般的なＩＣにも広く適用可能である。
【００４７】また、上記の実施の形態では、高電圧回路
部が内側で、低電圧回路部が外側であったが、Ｎ- 型領
域６をＰ- 型半導体基板５の中央部を除く領域に形成す
ることで、高電圧回路部が外側で、低電圧回路部が内側
とすることも可能である。また、上記の実施の形態で
は、第１導電型がＰ型で、第２導電型がＮ型であった
が、逆に第１導電型がＮ型で、第２導電型Ｐ型の構造、
つまり上記実施の形態の導電形式を逆にしたものも、実
施の形態として考えることができる。
部が内側で、低電圧回路部が外側であったが、Ｎ- 型領
域６をＰ- 型半導体基板５の中央部を除く領域に形成す
ることで、高電圧回路部が外側で、低電圧回路部が内側
とすることも可能である。また、上記の実施の形態で
は、第１導電型がＰ型で、第２導電型がＮ型であった
が、逆に第１導電型がＮ型で、第２導電型Ｐ型の構造、
つまり上記実施の形態の導電形式を逆にしたものも、実
施の形態として考えることができる。
【００４８】また、上記実施の形態では、Ｐ型領域７は
連続した環状に形成していたが、特に連続的に配置させ
る必要はなく、空乏層がＮ- 型領域６の周囲を連続して
囲むことができれば、例えば図１０に示すように、断続
的に配置されていてもよい。また、舌状の突出領域７ａ
は、図１１に示すように、分離されたＰ型領域７の全て
に設ける必要はなく、何れか１つのＰ型領域７に設ける
だけでもよい。その理由は、分離された複数のＰ型領域
７が図示しない配線等によって相互に接続されているか
らである。また、ゲート電極１１についても、同様に断
続的に配置されていてもよい。さらに、Ｐ+ 領域８につ
いても、同様に断続的な配置であってもよい。当然、ゲ
ート電極１１、ドレイン電極１５およびソース電極１６
についても、連続した環状である必要はなく、部分的に
設ければ十分である。
連続した環状に形成していたが、特に連続的に配置させ
る必要はなく、空乏層がＮ- 型領域６の周囲を連続して
囲むことができれば、例えば図１０に示すように、断続
的に配置されていてもよい。また、舌状の突出領域７ａ
は、図１１に示すように、分離されたＰ型領域７の全て
に設ける必要はなく、何れか１つのＰ型領域７に設ける
だけでもよい。その理由は、分離された複数のＰ型領域
７が図示しない配線等によって相互に接続されているか
らである。また、ゲート電極１１についても、同様に断
続的に配置されていてもよい。さらに、Ｐ+ 領域８につ
いても、同様に断続的な配置であってもよい。当然、ゲ
ート電極１１、ドレイン電極１５およびソース電極１６
についても、連続した環状である必要はなく、部分的に
設ければ十分である。
【００４９】
【発明の効果】本発明の請求項１記載の半導体装置によ
れば、延長ドレイン領域内に逆導電型拡散層を有する高
耐圧横型ＭＯＳＦＥＴの耐圧特性（ソース領域およびゲ
ート電極が接地されたときのドレインとソース間の耐
圧）を利用して、ソース領域およびゲート電極に相当す
る領域を低電圧側の基準電位（すなわち、基板電位）に
設定することにより、第１導電型半導体基板と第２導電
型領域との接合部付近で空乏層が深さ方向に広がり、ま
た低電圧側の基準電位に設定する第２導電型領域と第１
導電型領域の接合部を長くすることでチャネル領域で空
乏層が横方向に広がることになり、第２導電型領域内の
一部の領域と第１導電型高濃度領域の外側の第１導電型
半導体基板との絶縁分離を１０００Ｖ程度の高耐圧で可
能にし、かつ従来の半導体装置の特徴であるエピタキシ
ャル層や素子分離のための第１導電型領域が存在しない
構造とすることで工程数を減らし耐圧特性を向上させる
ことができ、さらに高電圧側回路においては高機能化、
集積化が可能という効果が得られる。
れば、延長ドレイン領域内に逆導電型拡散層を有する高
耐圧横型ＭＯＳＦＥＴの耐圧特性（ソース領域およびゲ
ート電極が接地されたときのドレインとソース間の耐
圧）を利用して、ソース領域およびゲート電極に相当す
る領域を低電圧側の基準電位（すなわち、基板電位）に
設定することにより、第１導電型半導体基板と第２導電
型領域との接合部付近で空乏層が深さ方向に広がり、ま
た低電圧側の基準電位に設定する第２導電型領域と第１
導電型領域の接合部を長くすることでチャネル領域で空
乏層が横方向に広がることになり、第２導電型領域内の
一部の領域と第１導電型高濃度領域の外側の第１導電型
半導体基板との絶縁分離を１０００Ｖ程度の高耐圧で可
能にし、かつ従来の半導体装置の特徴であるエピタキシ
ャル層や素子分離のための第１導電型領域が存在しない
構造とすることで工程数を減らし耐圧特性を向上させる
ことができ、さらに高電圧側回路においては高機能化、
集積化が可能という効果が得られる。
【００５０】本発明の請求項２記載の半導体装置によれ
ば、第２導電型領域内の一部の領域に設けた第１の回路
素子（高電圧回路）と第１導電型高濃度領域の外側の第
１導電型半導体基板に設けた第２の回路素子（低電圧回
路）とを高耐圧で分離することができる。本発明の請求
項３記載の半導体装置によれば、第２導電型領域内の一
部の領域に設ける第１の回路素子を低耐圧回路素子とし
ているので、第２導電型領域内の一部の領域内の回路形
成が容易である。
ば、第２導電型領域内の一部の領域に設けた第１の回路
素子（高電圧回路）と第１導電型高濃度領域の外側の第
１導電型半導体基板に設けた第２の回路素子（低電圧回
路）とを高耐圧で分離することができる。本発明の請求
項３記載の半導体装置によれば、第２導電型領域内の一
部の領域に設ける第１の回路素子を低耐圧回路素子とし
ているので、第２導電型領域内の一部の領域内の回路形
成が容易である。
【００５１】本発明の請求項４記載の半導体装置によれ
ば、第２導電型領域内の一部の領域に設けた第１の回路
素子（高電圧回路）と第１導電型高濃度領域の外側の第
１導電型半導体基板に設けた第２の回路素子（低電圧回
路）とを高耐圧で分離することができる。本発明の請求
項５記載の半導体装置によれば、第１導電型領域にコン
タクトを設けることなく、第１導電型領域の電位を基板
電位（基準電位）に設定することができ、第１導電型領
域の電位を基板電位（基準電位）に設定することによる
耐圧の低下を回避することができる。つまり、第１導電
型領域の電位を基板電位に設定して第２導電型領域と第
１導電型領域の間に逆バイアスを与えるために、第１導
電型領域上のフィールド酸化膜に孔を開けることなく第
１導電型領域を第１導電型半導体基板に電気的に接続す
ることが可能であり、高耐圧特性を劣化させることがな
い。
ば、第２導電型領域内の一部の領域に設けた第１の回路
素子（高電圧回路）と第１導電型高濃度領域の外側の第
１導電型半導体基板に設けた第２の回路素子（低電圧回
路）とを高耐圧で分離することができる。本発明の請求
項５記載の半導体装置によれば、第１導電型領域にコン
タクトを設けることなく、第１導電型領域の電位を基板
電位（基準電位）に設定することができ、第１導電型領
域の電位を基板電位（基準電位）に設定することによる
耐圧の低下を回避することができる。つまり、第１導電
型領域の電位を基板電位に設定して第２導電型領域と第
１導電型領域の間に逆バイアスを与えるために、第１導
電型領域上のフィールド酸化膜に孔を開けることなく第
１導電型領域を第１導電型半導体基板に電気的に接続す
ることが可能であり、高耐圧特性を劣化させることがな
い。
【００５２】本発明の請求項６記載の半導体装置によれ
ば、第１導電型領域の底部から第２導電型領域および第
１導電型領域に空乏層が形成されることになり、耐圧特
性を向上させることができる。本発明の請求項７記載の
半導体装置によれば、ゲート電極を第１導電型領域上に
形成した厚い絶縁膜の上まで延長したことにより、ゲー
ト酸化膜下での電界集中を緩和して絶縁破壊を防止する
ことができ、耐圧特性をいっそう向上させることができ
る。
ば、第１導電型領域の底部から第２導電型領域および第
１導電型領域に空乏層が形成されることになり、耐圧特
性を向上させることができる。本発明の請求項７記載の
半導体装置によれば、ゲート電極を第１導電型領域上に
形成した厚い絶縁膜の上まで延長したことにより、ゲー
ト酸化膜下での電界集中を緩和して絶縁破壊を防止する
ことができ、耐圧特性をいっそう向上させることができ
る。
【００５３】本発明の請求項８記載の半導体装置によれ
ば、第２導電型領域に高電圧が印加される際に領域のコ
ーナー部において電界集中を防ぎ、耐圧特性を向上させ
ることができる。本発明の請求項９記載の半導体装置に
よれば、請求項１または２記載の半導体装置の構造によ
り、インバータ回路での動作が可能になる。
ば、第２導電型領域に高電圧が印加される際に領域のコ
ーナー部において電界集中を防ぎ、耐圧特性を向上させ
ることができる。本発明の請求項９記載の半導体装置に
よれば、請求項１または２記載の半導体装置の構造によ
り、インバータ回路での動作が可能になる。
【００５４】本発明の請求項１０記載の半導体装置によ
れば、従来のＣＭＯＳプロセスを利用することにより回
路素子の分離のために第１導電型半導体基板まで届くＰ
Ｎ分離を使用する必要がなくなり、高耐圧の分離を確保
しながら回路構成が可能となる。本発明の請求項１１記
載の半導体装置によれば、延長ドレイン領域内に逆導電
型拡散層を有する高耐圧横型ＭＯＳＦＥＴの耐圧特性
（ソース領域およびゲート電極が接地されたときのドレ
インとソース間の耐圧）を利用して、ソース領域および
ゲート電極に相当する領域を低電圧側の基準電位（すな
わち、基板電位）に設定することにより、第１導電型半
導体基板と第２導電型領域との接合部付近で空乏層が深
さ方向に広がり、また低電圧側の基準電位に設定する第
２導電型領域と第１導電型領域の接合部を長くすること
でチャネル領域で空乏層が横方向に広がることになり、
第１導電型半導体基板の中央領域内の一部の領域と第１
導電型領域の外側の第２導電型領域との絶縁分離を１０
００Ｖ程度の高耐圧で可能にし、かつ従来の半導体装置
の特徴であるエピタキシャル層や素子分離のための第１
導電型領域が存在しない構造とすることで工程数を減ら
し耐圧特性を向上させることができ、さらに高電圧側回
路においては高機能化、集積化が可能という効果が得ら
れる。
れば、従来のＣＭＯＳプロセスを利用することにより回
路素子の分離のために第１導電型半導体基板まで届くＰ
Ｎ分離を使用する必要がなくなり、高耐圧の分離を確保
しながら回路構成が可能となる。本発明の請求項１１記
載の半導体装置によれば、延長ドレイン領域内に逆導電
型拡散層を有する高耐圧横型ＭＯＳＦＥＴの耐圧特性
（ソース領域およびゲート電極が接地されたときのドレ
インとソース間の耐圧）を利用して、ソース領域および
ゲート電極に相当する領域を低電圧側の基準電位（すな
わち、基板電位）に設定することにより、第１導電型半
導体基板と第２導電型領域との接合部付近で空乏層が深
さ方向に広がり、また低電圧側の基準電位に設定する第
２導電型領域と第１導電型領域の接合部を長くすること
でチャネル領域で空乏層が横方向に広がることになり、
第１導電型半導体基板の中央領域内の一部の領域と第１
導電型領域の外側の第２導電型領域との絶縁分離を１０
００Ｖ程度の高耐圧で可能にし、かつ従来の半導体装置
の特徴であるエピタキシャル層や素子分離のための第１
導電型領域が存在しない構造とすることで工程数を減ら
し耐圧特性を向上させることができ、さらに高電圧側回
路においては高機能化、集積化が可能という効果が得ら
れる。
【００５５】本発明の請求項１２記載の半導体装置によ
れば、第１導電型領域の外側の第２導電型領域に設けた
第１の回路素子（高電圧回路）と第１導電型基板の中央
領域内の一部の領域に設けた第２の回路素子（低電圧回
路）とを高耐圧で分離することができる。本発明の請求
項１３記載の半導体装置によれば、第１導電型領域の外
側の第２導電型領域に設ける第１の回路素子を低耐圧回
路素子としているので、第１導電型領域の外側の第２導
電型領域内の回路形成が容易である。本発明の請求項１
４記載の半導体装置によれば、第１導電型領域の外側の
第２導電型領域に設けた第１の回路素子（高電圧回路）
と第１導電型基板の中央領域内の一部の領域に設けた第
２の回路素子（低電圧回路）とを高耐圧で分離すること
ができる。
れば、第１導電型領域の外側の第２導電型領域に設けた
第１の回路素子（高電圧回路）と第１導電型基板の中央
領域内の一部の領域に設けた第２の回路素子（低電圧回
路）とを高耐圧で分離することができる。本発明の請求
項１３記載の半導体装置によれば、第１導電型領域の外
側の第２導電型領域に設ける第１の回路素子を低耐圧回
路素子としているので、第１導電型領域の外側の第２導
電型領域内の回路形成が容易である。本発明の請求項１
４記載の半導体装置によれば、第１導電型領域の外側の
第２導電型領域に設けた第１の回路素子（高電圧回路）
と第１導電型基板の中央領域内の一部の領域に設けた第
２の回路素子（低電圧回路）とを高耐圧で分離すること
ができる。
【図１】本発明の実施の形態の半導体装置を構成を示す
概略図である。
概略図である。
【図２】本発明の実施の形態の半導体装置を構成を示す
平面図である。
平面図である。
【図３】本発明の実施の形態の半導体装置の他の例の構
成を示す概略平面図である。
成を示す概略平面図である。
【図４】本発明の実施の形態の半導体装置の他の例の構
成を示す概略平面図である。
成を示す概略平面図である。
【図５】本発明の実施の形態の半導体装置の他の例の構
成を示す概略平面図である。
成を示す概略平面図である。
【図６】図２のＸ−Ｘ’線の断面図である。
【図７】図２のＹ−Ｙ’線の断面図である。
【図８】本発明の実施の形態の半導体装置の他の例の構
成を示す断面図である。
成を示す断面図である。
【図９】本発明の実施の形態の半導体装置における高電
圧回路部における素子の構造を示す断面図である。
圧回路部における素子の構造を示す断面図である。
【図１０】本発明の実施の形態の半導体装置の他の例の
構成を示す概略平面図である。
構成を示す概略平面図である。
【図１１】本発明の実施の形態の半導体装置の他の例の
構成を示す概略平面図である。
構成を示す概略平面図である。
【図１２】従来のインバータ回路の概略的な構成を示す
回路図である。
回路図である。
【図１３】従来の半導体装置の概略的な構造を示す断面
図である。
図である。
【図１４】従来の高耐圧半導体装置の概略的な構造を示
す断面図である。
す断面図である。
１ 高耐圧ＭＯＳＦＥＴ ２ 高電圧回路部 ３ 低電圧回路部 ４ 半導体チップ ５ Ｐ- 型半導体基板（第１導電型半導体基板） ６ Ｎ- 型領域（第２導電型領域） ７ Ｐ型領域（第１導電型領域） ８ Ｐ+ 型領域（第１導電型高濃度領域） ９ コンタクト窓 １０ ゲート酸化膜 １１ ゲート電極 １２ Ｎ+ 型領域 １３ フィールド酸化膜（厚い絶縁膜） １４ 層間絶縁膜 １５ ドレイン電極 １６ ソース電極 ２３ 高耐圧ＭＯＳＦＥＴ ２４ 高耐圧ＭＯＳＦＥＴ ２５ 負荷 ２６ 接続点 ２７ 駆動ドライバ ２８ 高電圧回路部 ２９ 低電圧回路部 ３０ Ｐ- 型半導体基板 ３１ 第１のＮ- 型エピタキシャル層 ３２ Ｐ+ 型領域 ３３ 保護膜 ３４ 第２のＮ- 型エピタキシャル層 ３５ Ｎ型埋め込み層 ３６ ベース領域 ３７ エミッタ領域 ３８ コレクタウォール領域 ３９ 電極 ５０ Ｐ- 型拡散層 ５１Ａ，５１Ｂ Ｎ+ 型領域 ５２Ａ，５２Ｂ Ｐ+ 型領域 ５３ ゲート酸化膜 ５５，５６ ゲート電極 ５７ ドレイン電極 ５８ ソース電極 ５９ ドレイン電極 ６０ ソース電極 ６１ Ｐ- 型拡散層 ６２ Ｎ+ 型領域 ６３ コレクタ電極 ６４ Ｎ+ 型領域 ６５ ベース電極 ６６ Ｐ+ 型領域 ６７ エミッタ電極 １００ ＮチャネルＭＯＳＦＥＴ ２００ ＰチャネルＭＯＳＦＥＴ ３００ バイポーラトランジスタ
【手続補正書】
【提出日】平成１１年１月１９日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正内容】
【０００５】このようなＰ- 型半導体基板３０を用いた
集積回路では、使用する際の電圧が高くなるほどＮ- 型
エピタキシャル層３１を厚くする必要がある。例えば特
開平４−１８０２４９号公報（出願人 三菱電機
（株））に開示された集積回路の断面構造を図１４に示
す。この集積回路では、Ｐ- 型半導体基板３０にＮ- 型
エピタキシャル層３１を形成し、このＮ- 型エピタキシ
ャル層３１にバイポーラトランジスタのコレクタ用のＮ
型埋め込み層３５を形成した後、第２のＮ- 型エピタキ
シャル層３４を重ね、分離領域のＰ+ 層３２を形成し、
回路素子を厚いＮ- 型エピタキシャル層３１，３４内に
形成する。３６はベース領域、３７はエミッタ領域、３
８はコレクタウォール領域、３９は電極である。
集積回路では、使用する際の電圧が高くなるほどＮ- 型
エピタキシャル層３１を厚くする必要がある。例えば特
開平４−１８０２４９号公報（出願人 三菱電機
（株））に開示された集積回路の断面構造を図１４に示
す。この集積回路では、Ｐ- 型半導体基板３０にＮ- 型
エピタキシャル層３１を形成し、このＮ- 型エピタキシ
ャル層３１にバイポーラトランジスタのコレクタ用のＮ
型埋め込み層３５を形成した後、第２のＮ- 型エピタキ
シャル層３４を重ね、分離領域のＰ+ 層３２を形成し、
回路素子を厚いＮ- 型エピタキシャル層３１，３４内に
形成する。３６はベース領域、３７はエミッタ領域、３
８はコレクタウォール領域、３９は電極である。
Claims (14)
- 【請求項１】 第１導電型半導体基板（５）と、前記第
１導電型半導体基板（５）内に設けた第２導電型領域
（６）と、前記第２導電型領域（６）内の一部の領域を
囲むように前記第２導電型領域（６）内に設けた第１導
電型領域（７）と、前記第１導電型半導体基板（５）内
に前記第２導電型領域（６）を囲むように設けた第１導
電型高濃度領域（８）と、前記第２導電型領域（６）と
前記第１導電型高濃度領域（８）に挟まれたチャネル領
域上にゲート絶縁膜（１０）を介して設けたゲート電極
（１１）と、前記第２導電型領域（６）内の前記一部の
領域に設けた第１の回路素子とを備え、前記第１導電型
領域（７）と前記第１導電型高濃度領域（８）と前記ゲ
ート電極（１０）とを電気的に接続したことを特徴とす
る半導体装置。 - 【請求項２】 第１導電型高濃度領域（８）の外側の前
記第１導電型半導体基板（５）に第２の回路素子を設け
たことを特徴とする請求項１記載の半導体装置。 - 【請求項３】 第１の回路素子が低耐圧回路素子である
請求項１または２記載の半導体装置。 - 【請求項４】 第１導電型領域（７）と第１導電型高濃
度領域（８）とゲート電極（１０）とを第１導電型高濃
度領域（８）の外側の第１導電型半導体基板（５）に設
けられる回路の基準電位に設定したこと特徴とする請求
項１または２記載の半導体装置。 - 【請求項５】 第１導電型領域（７）の少なくとも一部
を第２導電型領域（６）と第１導電型半導体基板との表
面側の境界にまたがって形成していることを特徴とする
請求項１または２記載の半導体装置。 - 【請求項６】 第１導電型領域（７）の拡散深さが第２
導電型領域（６）の拡散深さよりも浅いことを特徴とす
る請求項１または２記載の半導体装置。 - 【請求項７】 第１導電型領域（７）上に形成した厚い
絶縁膜（１３）の上までゲート電極を延長形成している
ことを特徴とする請求項１または２記載の半導体装置。 - 【請求項８】 第２導電型領域（６）の平面形状がコー
ナー部に曲率を持つ長方形もしくは正方形または円形で
あることを特徴とする請求項１または２記載の半導体装
置。 - 【請求項９】 第１の回路素子の動作基準電位を第１導
電型高濃度領域（８）の外側の第１導電型半導体基板
（５）に設けられる回路の基準電位よりも高くしたこと
を特徴とする請求項１または２記載の半導体装置。 - 【請求項１０】 第１の回路素子が複数あり、前記複数
の第１の回路素子を第２導電型領域（６）上に形成した
厚い絶縁膜によって分離したことを特徴とする請求項１
または２記載の半導体装置。 - 【請求項１１】 第１導電型半導体基板と、前記第１導
電型半導体基板内にその中央領域を残して設けた第２導
電型領域と、前記第１導電型半導体基板の前記中央領域
を囲むように前記第２導電型領域内に設けた第１導電型
領域と、前記第１導電型半導体基板の前記中央領域内の
一部の領域を囲むように前記第１導電型半導体基板の前
記中央領域内に設けた第１導電型高濃度領域と、前記第
２導電型領域と第１導電型高濃度領域に挟まれたチャネ
ル領域上にゲート絶縁膜を介して設けたゲート電極と、
前記第１導電型領域の外側の前記第２導電型領域に設け
た第１の回路素子とを備え、前記第１導電型領域と前記
第１導電型高濃度領域と前記ゲート電極とを電気的に接
続したことを特徴とする半導体装置。 - 【請求項１２】 第１導電型半導体基板の中央領域内の
一部の領域に第２の回路素子を設けたことを特徴とする
請求項１１記載の半導体装置。 - 【請求項１３】 第１の回路素子が低耐圧回路素子であ
る請求項１１または１２記載の半導体装置。 - 【請求項１４】 第１導電型領域と第１導電型高濃度領
域とゲート電極とを第１導電型半導体基板の中央領域内
の一部の領域に設けられる回路の基準電位に設定したこ
と特徴とする請求項１１または１２記載の半導体装置。
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|---|---|---|---|
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| US6720223B2 (en) | 2002-04-30 | 2004-04-13 | Hewlett-Packard Development Company, L.P. | Power |
| US6800497B2 (en) | 2002-04-30 | 2004-10-05 | Hewlett-Packard Development Company, L.P. | Power switching transistor and method of manufacture for a fluid ejection device |
| JP4508606B2 (ja) * | 2003-03-20 | 2010-07-21 | 株式会社リコー | 複数種類のウエルを備えた半導体装置の製造方法 |
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| JP2991753B2 (ja) * | 1990-08-27 | 1999-12-20 | 松下電子工業株式会社 | 半導体装置及びその製造方法 |
| JPH04180249A (ja) * | 1990-11-14 | 1992-06-26 | Mitsubishi Electric Corp | 集積回路装置 |
| JPH04241463A (ja) * | 1991-01-16 | 1992-08-28 | Matsushita Electron Corp | 半導体装置 |
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| EP0738011B1 (en) * | 1995-04-12 | 2014-12-10 | Fuji Electric Co., Ltd. | High voltage integrated circuit, high voltage junction terminating structure, and high voltage MIS transistor |
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- 1997-11-05 JP JP30270597A patent/JP3175923B2/ja not_active Expired - Fee Related
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- 1998-03-25 EP EP98105423A patent/EP0915517A3/en not_active Ceased
- 1998-03-31 US US09/052,142 patent/US6043534A/en not_active Expired - Lifetime
- 1998-10-28 KR KR10-1998-0045366A patent/KR100517410B1/ko not_active Expired - Fee Related
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| CN1224930A (zh) | 1999-08-04 |
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