JPH08330444A - グラウンドポテンシャルに接続されていないソース又はドレーンを有するＨＶｐ−チャンネル及びｎ−チャンネルデバイスを含む薄いエピタキシャルＲＥＳＵＲＦ集積回路 - Google Patents

グラウンドポテンシャルに接続されていないソース又はドレーンを有するＨＶｐ−チャンネル及びｎ−チャンネルデバイスを含む薄いエピタキシャルＲＥＳＵＲＦ集積回路

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Abstract

(57)【要約】 【目的】 トランジスタのソース又はドレーンがグラウ
ンドポテンシャルに接続されずに動作するときに、比較
的高電圧に耐えられるようにした集積回路を提供する。 【構成】 ボディ領域（ｐBODY）の下の投影された箇所
に少なくとも存在し、エピタキシャル層（Ｎ−ＥＰＩ）
の濃度及びウェル領域（ＮWELL）の中間のドーパント濃
度を有する第１のタイプの導電性（ｎ）の埋設層（ＳＯ
ＦＴ−Ｎ）を含む集積回路。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、所謂ＲＥＳＵＲＦ（RE
duced SURface Field 、減少した表面電界)条件を使用
しこれによりパワーデバイスが、特にｎ−チャンネルＬ
ＤＭＯＳトランジスタ及び／又は横型のｐ−チャンネル
トランジスタがそれらのいずれかのソース又はドレーン
がグラウンドポテンシャルに接続されずに動作するとき
に、比較的高電圧に耐えられるようにした集積回路に関
する。本発明はブレークダウン電圧特性を改良し、導電
抵抗を減少させることと、臨界条件下で動作する際にも
ソース（ドレーン）フォロワコンフィギュレーションで
前記横型ＲＥＳＵＲＦトランジスタを使用することを可
能にする。
【０００２】
【従来技術及びその問題点】一般に、ＨＶ集積回路は、
同じチップ上に高密度集積され低電圧で動作する１又は
２以上のパワートランジスタと単一のプロセシング及び
コントロール回路を含んでいる。通常混合技術（ＢｉＣ
ＭＯＳ）デバイスと呼ばれるこのタイプの集積回路の使
用は、多くの用途における複数の（個々の）デバイスの
使用の代替としてより頻繁に考えられるようになって来
ている。例えばｎ−チャンネルＬＤＭＯＳ及びｐ−チャ
ンネルＭＯＳである横型の相補電界効果パワートランジ
スタＣＭＯＳの高電圧に耐える能力を改良するための技
術は所謂ＲＥＳＵＲＦ技術である。この技術はＪ・アペ
ルスらによりPhilips Journal Res., の第35巻 (1980
年) の1 〜13頁に記載されている。この記事を本明細書
で参照できる。
【０００３】このＲＥＳＵＲＦ効果は、拡散インプラン
トを正確にコントロールすることにより、薄いエピタキ
シャル層中に集積回路を形成するために開発されてい
る。これは、例外的に高い電圧に耐えうる横型ＣＭＯＳ
トランジスタの集積を可能にする。ＲＥＳＵＲＦ技術は
インプラントドースのコントロールを高い正確性で行な
うことを前提とし、従来のＨＶトランジスタの集積度で
通常要求されるものより薄いエピタキシャル層で動作す
るＨＶ横型トランジスタの実現を可能にする。従って、
例えばｎ−導電タイプを有するエピタキシャル層とｐ−
導電性の基板間の接合に関する空乏域の底部は、例えば
このタイプのデバイス中の出力パワートランジスタとし
て通常使用されるようなｎ−チャンネルＬＤＭＯＳトラ
ンジスタの場合に、高電圧に耐えるＲＥＳＵＲＦ集積構
造の能力に決定的な役割を有する。
【０００４】ＲＥＳＵＲＦ−ＬＤＭＯＳ構造のブレーク
ダウン機構を、ソースがグラウンドポテンシャルに結合
された標準的なコンフィギュレーションに関して及び、
ドレーン電圧が所謂「ピンチオフ」電圧より高い、同
じ、及び低いのそれぞれ異なった動作条件で十分に検討
した。1994年２月24日付の本出願人による特願平６−52
749 号はＲＥＳＵＲＦ−ＬＤＭＯＳトランジスタの改良
された構造を記述している。この場合、ドレーン電圧が
「ピンチオフ」より低く維持される場合でも、ブレーク
ダウン電圧は、ドリフト領域の完全な空乏に関して有利
になるように十分に高められる。これは、ドレーン領域
の下の基板半導体のドーパント濃度を局所的に増加させ
るために「富化」埋設層を形成することにより達成され
る。この先行特許出願の関連する記載は本明細書中に組
み入れられる。
【０００５】ＲＥＳＵＲＦ−ＬＤＭＯＳのソースがグラ
ウンドポテンシャルに結合されていないこれらの用途、
つまり部分的又は完全なソースフォロワＬＤＭＯＳ段の
場合には、集積構造は「パンチ−スルー」現象に関して
高い重要性を有していることは周知である。これは一般
に、ＬＤＭＯＳのボディ領域の下ではボディと基板間に
正味電荷が残り、大きさは限定されていても、これが10
〜60Ｖのオーダーの「パンチ−スルー」電圧を決定でき
るからである。一般にＲＥＳＵＲＦ条件を確保するため
の要件に関係がないと、ＢｉＣＭＯＳ混合プロセスで通
常意図されるインプラントステップを通してｎ+ 埋設層
を形成することによりボディ領域の下の電荷を増加させ
ることは米国特許第4,639,761号から公知である。これ
が構造の早過ぎるブレークダウン（表面近くのブレーク
ダウン）を促進するかもしれないため、ボディ領域下の
ｎ−埋設層の利用はＲＥＳＵＲＦ構造（典型的には特別
に薄いエピタキシャル層を必要とする）では適用された
ことがなく、かつ適用できると考えられたこともない。
【０００６】
【発明の構成】この統合された概念に反して、ＲＥＳＵ
ＲＦ条件の開発に起因して高電圧で動作するよう意図さ
れた、従って薄いエピタキシャル層内に集積できる横型
の電界効果相補デバイスは極度に高いブレークダウン電
圧に達することができる。これは、ウェル領域の導電性
及びエピタキシャル層の導電性と同じタイプの導電性で
ありかつ上述した領域と比較して中間のドーパント濃度
を有する層つまり埋設領域を前記ウェル領域に隣接して
かつボディ領域の下の投影領域に形成することにより達
成される。ＬＤＭＯＳ構造では、中間のドーパント濃度
を有する埋設層の効率性は電界分離拡散部の存在により
高められる。これは一般に、本出願人により1993年２月
18日に出願された特願平５−55235 号に述べられている
ように、ソース及びチャンネルエリアを限定する電界酸
化物の端部の下に位置する。
【０００７】本発明はＬＤＭＯＳ−ＲＥＳＵＲＦトラン
ジスタの実現を許容し、該トランジスタは、250 Ｖのオ
ーダーか、中間のドーピングレベルを有する埋設領域の
ない従来技術の同等のＬＤＭＯＳ−ＲＥＳＵＲＦ構造に
より耐えられる最大電圧より高い耐久電圧の能力を有す
るソースフォロワとして設計される。同様に、上述のｎ
−チャンネルＬＤＭＯＳ構造のそれを参考にできるよう
に、相補ＭＯＳ構造のドレーン領域を含む対応するボデ
ィ領域の下に位置する中程度のドーパント濃度の埋設領
域の存在を意図している。この相補構造でも、中程度の
ドーパント濃度の埋設領域は、デバイスのソース／ドレ
ーン及び基板間の「パンチスルー」特性を改良する。実
際に、本発明は、例えばソースフォロワとして形成でき
るｐ−チャンネルＬＤＭＯＳトランジスタ及び高電圧で
動作できるｐ−チャンネルＭＯＳトランジスタであるＨ
Ｖ−ＭＯＳデバイスの実現を許容し、これによりエピタ
キシャル層の厚さの増加の必要性を無くす。これによ
り、比較的低いサプライ電圧用に名目的に設計されるＢ
ｉＣＭＯＳデバイスの生産の際の高電圧素子の集積の良
好な整合性を確保することが可能になる。全てが、集積
の密度特性に関する妥協がなく、高電圧に耐えるパワー
トランジスタ用に必要なエピタキシャル層の厚さを増加
させる必要性により悪影響を及ぼされることがない。
【０００８】本発明の種々の特徴及び利点が添付図面を
参照しながら行なう引き続く重要な態様の説明を通して
明らかになるであろう。図１は集積回路の部分断面図で
あり、より詳細には混合技術で集積された回路（ＢｉＣ
ＭＯＳ）中でＨＶ−ＲＥＳＵＲＦパワーデバイスとして
通常使用される２個の相補電界効果デバイスの部分断面
図である。純粋に例示の目的であるが、図１はＨＶｎ−
チャンネルＬＤＭＯＳの構造及びＨＶｐ−チャンネルＭ
ＯＳの構造を示している。両構造はｐ−基板（Ｐ−ＳＵ
Ｂ）上に成長した比較的薄い厚さのｎ−エピタキシャル
層（Ｎ−ＥＰＩ）中に形成され、比較的高い電圧で機能
するトランジスタを許容する構造条件を実現する。一般
に集積回路は、通常シグナルプロセシング及びコントロ
ール回路を含んで成る集積回路の出力パワー段を実現す
るために、前記一方又は他方あるいは両方の構造を含む
ことがある。この回路は、ＢｉＣＭＯＳプロセスにより
提供される機会に従って、低サプライ電圧用として意図
される高集積密度のバイポーラ又はＭＯＳ（ＣＭＯＳ）
トランジスタを使用することがある。このタイプのプロ
セスでは、構造に関する互換性の要件が互いに技術的に
異なっていることは非常に重要である。
【０００９】本発明の基本的な態様である図示の例を参
照すると、対応するウェル領域（ＮWELL）に隣接するｎ
−チャンネルＬＤＭＯＳ構造のボディ領域の及び相補ｐ
−チャンネルＭＯＳトランジスタのボディ領域の下の投
影ゾーンには、エピタキシャル層（Ｎ−ＥＰＩ）のドー
パント濃度とＮWELL領域のドーパント濃度と比較すると
その中間のドーパント濃度を有するｎ−タイプの埋設層
（ＳＯＦＴ−Ｎ）が形成されている。中間のドーピング
レベルを有するこの埋設層（ＳＯＦＴ−Ｎ）は専用ステ
ップにより基板の限定されたエリアをインプラントする
ことにより、又はプロセスの他の特定の目的用に既に限
定された（かつ製造プロセスの異なった段で実行される
べき）インプラント条件を使用することにより形成でき
る。埋設領域ＳＯＦＴ−Ｎの横方向の広がりであるイン
プラントエリアは、要求されるデバイスの電子的挙動に
関連して調節できる。図中に代替プロフィールa)及びb)
により例示したように、埋設領域ＳＯＦＴ−Ｎの横方向
の広がりは、ｎ−チャンネルＬＤＭＯＳ構造のドレーン
領域の下まで（ケースｂ）、又はｐ−チャンネルＭＯＳ
トランジスタ構造のソース領域の下まで（ケースｂ）広
げることができる。
【００１０】一般に埋設領域ＳＯＦＴ−Ｎをケースｂま
で広げることはデバイスの導電抵抗（Ｒｏｎ）を最小に
するために有利である。しかしデバイスのｐBODY領域に
より範囲限定される周縁を越えて埋設領域ＳＯＦＴ−Ｎ
が横方向に広がることは、さもなければ得られるであろ
う最大値と比較してブレークダウン電圧を僅かに減少さ
せる傾向がある。埋設領域ＳＯＦＴ−Ｎの横方向の広が
りがボディ領域（ｐBODY）の投影エリアと少なくとも同
じか僅かに広い場合でさえも、実際的な条件では、埋設
領域ＳＯＦＴ−Ｎの存在により決定される電荷の増加に
より達成される「パンチ−スルー」電圧の増加の効果は
とにかく達成される。図示の例ではソース及びチャンネ
ルエリアを限定する電界酸化物（ＦＩＥＬＤＯＸ．）の
端部の真下にｐ−タイプ拡散（ｐ−field ）である電界
分離物が組み合わされて存在することによってさえも、
ＨＶｎ−チャンネルＬＤＭＯＳ構造の場合のブレークダ
ウン電圧は決定的に改良される。
【００１１】実際にＬＤＭＯＳトランジスタソースがグ
ラウンドポテンシャルに結合されていない場合（ソース
フォロワ段）の条件下で動作する場合、高電圧に耐える
構造的な能力は、電界分離拡散物（ｐ−field ）及び、
ボディ領域の下に投影された埋設層ＳＯＦＴ−Ｎの存在
により決定されるボディ領域と基板間の正味の残りの電
荷の増加の間の相乗効果に起因する。同様に図面に例示
されたようなＨＶｐ−チャンネルＭＯＳトランジスタ構
造のブレークダウン電圧は、ドレーン−ボディ領域中に
小さい電界を確立するために僅かにドープされたドレー
ン領域を使用することにより増加することができ、これ
は1986年12月12日のＩＥＥＥ Trans. on Electron Dev.
第ED-33 巻、第12号のＡ．Ｗ．ルディクイッツェによる
「アナログ及びスイッチング用途用の多様な250/300 V
ICプロセス」に記載されている。この条件は、前記記事
に述べられているように、ｎ−チャンネルＬＤＭＯＳ用
に使用されるｐ−電界インプラントステップを開発する
ことにより達成できる。このｐ−タイプドレーンの広が
り領域は、電界酸化物（ＦＩＥＬＤ ＯＸ．）により被
覆され、従って外部電荷により（つまりパラシチックな
効果により）僅かに影響される。しかしこれらの特性を
有するデバイスは、ソース／ドレーン及び基板間の「パ
ンチスルー」電圧に関して制限されたままである。
【００１２】ｐ−チャンネルＭＯＳトランジスタのＲＥ
ＳＵＲＦ構造中でさえも、ＮWELL領域の下のＳＯＦＴ−
Ｎ領域の形成は「パンチスルー」特性を決定的に改良す
る。相補ＭＯＳトランジスタ構造及びＬＤＭＯＳ構造で
は、中間のドーパント濃度の埋設層ＳＯＦＴ−Ｎのイン
プラントを注意深く調整しなければならない。過度のイ
ンプラントドースは「パンチスルー」電圧の要件を満足
するが、抵抗の減少に起因して、半導体表面に強度が増
加した電界を生成する傾向があり、従って所謂早過ぎる
ブレークダウン現象を生じさせるために有利になる。逆
にドースが過度に低いと「パンチスルー」電圧の所望の
増加を生じさせない。一般に、ＳＯＦＴ−Ｎ領域用の最
適なインプラントドースは絶縁層中にキャリアの注入を
実質的に行なわせることなく、ブレークダウンが半導体
の表面から離れた箇所で起こるようにし、従ってその動
作寿命の間のデバイスの大きな信頼性を確保する。図示
の例は、５Ｖ、20Ｖ及び200 ＶのＢｉＣＭＯＳプロセス
に関するもので、種々の特性を下記の通り纏める。
【００１３】 Ｐ−ＳＵＢ： 厚さ≒300 μｍ 抵抗（嵩） 100 ÷200 Ωcm Ｎ−ＥＰＩ： 厚さ 5〜10μｍ 抵抗（嵩） 10 ÷20 Ωcm ＮWELL： 深さ≒５μｍ 抵抗（平方） ≒3000Ω／■ ｐBODY： 深さ≒2.5 μｍ 抵抗（平方） ≒1000Ω／■ ｐ-field： 深さ≒2.5 μｍ 抵抗 1000から10000 Ω／■ SOFT-N： インプラントドースは５×1011から２×1012原子／cm2
【００１４】既述の通り、ＳＯＦＴ−Ｎ拡散部中の及び
ｎ−チャンネルＬＤＭＯＳ構造の横方向の広がりは必要
とする電気的性能に依存する。
【図面の簡単な説明】
【図１】混合技術で集積された回路中で使用される２個
の相補電界効果デバイスの部分断面図。
【符号の説明】
ＮWELL・・・ウェル領域 Ｎ−ＥＰＩ・・・エピタキシ
ャル層 ＳＯＦＴ−Ｎ・・・埋設層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 クラウディオ・コンティーロ イタリア国 ブッシナスコ 20090 ヴィ ア・モランディ 11 (72)発明者 アントニオ・アンドレイニ イタリア国 ミラノ 20151 ヴィア・ロ スピリョーシ ３

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 シグナルプロセシング用のバイポーラ及
    びＣＭＯＳデバイスとともに高電圧用のｎ−チャンネル
    ＬＤＭＯＳ及びｐ−チャンネルＭＯＳデバイスを含む、
    第２のタイプの導電性の基板上に成長した第１のタイプ
    の導電性の比較的薄いエピタキシャル層中に形成された
    ＢｉＣＭＯＳ集積回路において、これらの高電圧デバイ
    スが、デバイスのボディ領域の下の投影された箇所に少
    なくとも存在し、かつ前記エピタキシャル層の濃度及
    び、前記ボディ領域内のデバイスのソース又はドレーン
    領域の濃度の間の中間のドーパント濃度を有する前記第
    １のタイプの埋設層を含んで成ることを特徴とする集積
    回路。
  2. 【請求項２】 前記埋設領域が前記ボディ領域の投影さ
    れた周縁部を越えて横方向に広がっている請求項１に記
    載の集積回路。
  3. 【請求項３】 前記高電圧ｎ−チャンネルＭＯＳデバイ
    スが厚い電界酸化物層により囲まれたソース及びチャン
    ネルエリアを有し、その端部を限定する前記エリア上に
    ゲート電極が存在し、前記端部の下には第２のタイプの
    導電性の拡散領域が存在する請求項１に記載の集積回
    路。
  4. 【請求項４】 前記第２のタイプの導電性の拡散領域の
    拡散プロフィールが、高電圧ＭＯＳデバイス中に広がっ
    たドレーン及びソースエリアを形成するために使用され
    た拡散プロフィールと同一である請求項３に記載の集積
    回路。
  5. 【請求項５】 前記第２のタイプの導電性の拡散領域が
    前記電界酸化物の端部と自己整列している請求項３又は
    ４に記載の集積回路。
  6. 【請求項６】 第１の導電性の前記埋設領域のドーパン
    ト濃度を、高電圧ｎ−チャンネルデバイスのボディ領域
    の下及び高電圧ｐ−チャンネルデバイスのソース及びド
    レーン領域の下のウェル領域中の完全な空乏条件を満足
    するように調節した請求項１に記載の集積回路。
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Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003197908A (ja) * 2001-09-12 2003-07-11 Seiko Instruments Inc 半導体素子及びその製造方法
JP2005116651A (ja) * 2003-10-06 2005-04-28 Nec Electronics Corp 半導体装置及びその製造方法
JP2005236142A (ja) * 2004-02-20 2005-09-02 Shindengen Electric Mfg Co Ltd 横型短チャネルｄｍｏｓ及びその製造方法並びに半導体装置
JP2006041533A (ja) * 2004-07-27 2006-02-09 Robert Bosch Gmbh 高電圧ｍｏｓトランジスタおよび相応の製造方法
JP2008066508A (ja) * 2006-09-07 2008-03-21 New Japan Radio Co Ltd 半導体装置
KR100832719B1 (ko) * 2006-12-27 2008-05-28 동부일렉트로닉스 주식회사 반도체 소자 및 그 제조방법
JP2011181694A (ja) * 2010-03-01 2011-09-15 Renesas Electronics Corp 半導体装置及びその製造方法
CN102479720A (zh) * 2010-11-29 2012-05-30 联华电子股份有限公司 抗击穿漏电流的金属氧化物半导体晶体管及其制造方法
JP2013187521A (ja) * 2012-03-12 2013-09-19 Renesas Electronics Corp 半導体装置およびその製造方法
JP2018018977A (ja) * 2016-07-28 2018-02-01 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3315356B2 (ja) * 1997-10-15 2002-08-19 株式会社東芝 高耐圧半導体装置
US6225673B1 (en) * 1998-03-03 2001-05-01 Texas Instruments Incorporated Integrated circuit which minimizes parasitic action in a switching transistor pair
US6313482B1 (en) 1999-05-17 2001-11-06 North Carolina State University Silicon carbide power devices having trench-based silicon carbide charge coupling regions therein
US6291304B1 (en) 1999-09-15 2001-09-18 Taiwan Semiconductor Manufacturing Company Method of fabricating a high voltage transistor using P+ buried layer
KR100336562B1 (ko) * 1999-12-10 2002-05-11 박종섭 모스 형성방법
US6236100B1 (en) * 2000-01-28 2001-05-22 General Electronics Applications, Inc. Semiconductor with high-voltage components and low-voltage components on a shared die
EP1148555A1 (en) * 2000-04-21 2001-10-24 STMicroelectronics S.r.l. RESURF LDMOS field-effect transistor
KR100377130B1 (ko) * 2000-11-22 2003-03-19 페어차일드코리아반도체 주식회사 반도체 소자 및 그 제조 방법
US6818494B1 (en) * 2001-03-26 2004-11-16 Hewlett-Packard Development Company, L.P. LDMOS and CMOS integrated circuit and method of making
US6541819B2 (en) 2001-05-24 2003-04-01 Agere Systems Inc. Semiconductor device having non-power enhanced and power enhanced metal oxide semiconductor devices and a method of manufacture therefor
US20030001216A1 (en) 2001-06-27 2003-01-02 Motorola, Inc. Semiconductor component and method of manufacturing
US6486034B1 (en) 2001-07-20 2002-11-26 Taiwan Semiconductor Manufacturing Company Method of forming LDMOS device with double N-layering
US6475870B1 (en) 2001-07-23 2002-11-05 Taiwan Semiconductor Manufacturing Company P-type LDMOS device with buried layer to solve punch-through problems and process for its manufacture
JPWO2003075353A1 (ja) * 2002-03-01 2005-06-30 サンケン電気株式会社 半導体素子
KR100867574B1 (ko) * 2002-05-09 2008-11-10 페어차일드코리아반도체 주식회사 고전압 디바이스 및 그 제조방법
CA2458992A1 (en) * 2002-10-25 2004-04-25 Shindengen Electric Manufacturing Co., Ltd. Lateral short-channel dmos, method of manufacturing the same, and semiconductor device
US6870218B2 (en) * 2002-12-10 2005-03-22 Fairchild Semiconductor Corporation Integrated circuit structure with improved LDMOS design
US7427795B2 (en) * 2004-06-30 2008-09-23 Texas Instruments Incorporated Drain-extended MOS transistors and methods for making the same
US7187033B2 (en) * 2004-07-14 2007-03-06 Texas Instruments Incorporated Drain-extended MOS transistors with diode clamp and methods for making the same
DE102004043284A1 (de) * 2004-09-08 2006-03-23 X-Fab Semiconductor Foundries Ag DMOS-Transistor für hohe Drain- und Sourcespannungen
US7468537B2 (en) * 2004-12-15 2008-12-23 Texas Instruments Incorporated Drain extended PMOS transistors and methods for making the same
US7262471B2 (en) * 2005-01-31 2007-08-28 Texas Instruments Incorporated Drain extended PMOS transistor with increased breakdown voltage
US20060220170A1 (en) * 2005-03-31 2006-10-05 Chih-Feng Huang High-voltage field effect transistor having isolation structure
CN100449782C (zh) * 2005-04-29 2009-01-07 崇贸科技股份有限公司 具隔离结构的金属氧化物半导体场效晶体管及其制作方法
CN1866542B (zh) * 2005-05-18 2010-04-28 崇贸科技股份有限公司 具有隔离结构的mos场效应晶体管及其制作方法
US20070290261A1 (en) * 2006-06-15 2007-12-20 System General Corp. Self-driven ldmos transistor
US7781843B1 (en) 2007-01-11 2010-08-24 Hewlett-Packard Development Company, L.P. Integrating high-voltage CMOS devices with low-voltage CMOS
US7602017B2 (en) * 2007-03-13 2009-10-13 Fairchild Semiconductor Corporation Short channel LV, MV, and HV CMOS devices
DE102007034800A1 (de) 2007-03-26 2008-10-02 X-Fab Dresden Gmbh & Co. Kg Maskensparende Herstellung komplementärer lateraler Hochvolttransistoren mit RESURF-Struktur
US7906810B2 (en) * 2008-08-06 2011-03-15 United Microelectronics Corp. LDMOS device for ESD protection circuit
US9184097B2 (en) * 2009-03-12 2015-11-10 System General Corporation Semiconductor devices and formation methods thereof
US9087707B2 (en) 2012-03-26 2015-07-21 Infineon Technologies Austria Ag Semiconductor arrangement with a power transistor and a high voltage device integrated in a common semiconductor body
US8941188B2 (en) 2012-03-26 2015-01-27 Infineon Technologies Austria Ag Semiconductor arrangement with a superjunction transistor and a further device integrated in a common semiconductor body
US8916440B2 (en) 2012-08-03 2014-12-23 International Business Machines Corporation Semiconductor structures and methods of manufacture
DE102016101679B4 (de) * 2016-01-29 2019-03-28 Infineon Technologies Austria Ag Halbleitervorrichtung mit einem lateralen Transistor
US10153366B2 (en) 2016-03-09 2018-12-11 Polar Semiconductor, Llc LDMOS transistor with lightly-doped annular RESURF periphery
US20170292047A1 (en) 2016-04-12 2017-10-12 Rextac Llc Hexene-1 Containing Amorphous Polyalphaolefins For Improved Hot Melt Adhesives

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4300150A (en) * 1980-06-16 1981-11-10 North American Philips Corporation Lateral double-diffused MOS transistor device
NL8103218A (nl) * 1981-07-06 1983-02-01 Philips Nv Veldeffekttransistor met geisoleerde stuurelektrode.
US5043788A (en) * 1988-08-26 1991-08-27 Mitsubishi Denki Kabushiki Kaisha Semiconductor device with functional portions having different operating voltages on one semiconductor substrate
EP0500233A2 (en) * 1991-02-14 1992-08-26 National Semiconductor Corporation Bipolar transistor structure & BICMOS IC fabrication process

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003197908A (ja) * 2001-09-12 2003-07-11 Seiko Instruments Inc 半導体素子及びその製造方法
JP2005116651A (ja) * 2003-10-06 2005-04-28 Nec Electronics Corp 半導体装置及びその製造方法
JP2005236142A (ja) * 2004-02-20 2005-09-02 Shindengen Electric Mfg Co Ltd 横型短チャネルｄｍｏｓ及びその製造方法並びに半導体装置
JP2006041533A (ja) * 2004-07-27 2006-02-09 Robert Bosch Gmbh 高電圧ｍｏｓトランジスタおよび相応の製造方法
JP2008066508A (ja) * 2006-09-07 2008-03-21 New Japan Radio Co Ltd 半導体装置
KR100832719B1 (ko) * 2006-12-27 2008-05-28 동부일렉트로닉스 주식회사 반도체 소자 및 그 제조방법
JP2011181694A (ja) * 2010-03-01 2011-09-15 Renesas Electronics Corp 半導体装置及びその製造方法
CN102479720A (zh) * 2010-11-29 2012-05-30 联华电子股份有限公司 抗击穿漏电流的金属氧化物半导体晶体管及其制造方法
JP2013187521A (ja) * 2012-03-12 2013-09-19 Renesas Electronics Corp 半導体装置およびその製造方法
JP2018018977A (ja) * 2016-07-28 2018-02-01 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

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