JPH11145414A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH11145414A JPH11145414A JP10243760A JP24376098A JPH11145414A JP H11145414 A JPH11145414 A JP H11145414A JP 10243760 A JP10243760 A JP 10243760A JP 24376098 A JP24376098 A JP 24376098A JP H11145414 A JPH11145414 A JP H11145414A
- Authority
- JP
- Japan
- Prior art keywords
- capacitor
- semiconductor device
- trench
- dram
- capacitors
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D1/00—Resistors, capacitors or inductors
- H10D1/01—Manufacture or treatment
- H10D1/045—Manufacture or treatment of capacitors having potential barriers, e.g. varactors
- H10D1/047—Manufacture or treatment of capacitors having potential barriers, e.g. varactors of conductor-insulator-semiconductor capacitors, e.g. trench capacitors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/906—Dram with capacitor electrodes used for accessing, e.g. bit line is capacitor plate
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/908—Dram configuration with transistors and capacitors of pairs of cells along a straight line between adjacent bit lines
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】キャパシタのパターン占有面積が小さくて済
み、回路設計の自由度を向上できる半導体装置を提供す
ることを目的としている。 【解決手段】ディープトレンチ構造のトレンチキャパシ
タを有するＤＲＡＭとロジック回路とが単一の半導体基
板中に混載されたＤＲＡＭ・ロジック混載集積回路にお
いて、ロジック回路部にディープトレンチ構造の複数個
のキャパシタを設けたことを特徴としている。これら複
数のキャパシタは、配線部２２，２２によって並列接続
され、複数個のキャパシタブロックが形成される。各キ
ャパシタブロック間には、各配線部相互間を選択的に接
続または分離することにより、上記キャパシタブロック
の容量値を可変するフューズ素子２３が設けられてい
る。これらのフューズ素子は、回路設計から要求される
キャパシタの容量値に応じて選択的に切断される。
み、回路設計の自由度を向上できる半導体装置を提供す
ることを目的としている。 【解決手段】ディープトレンチ構造のトレンチキャパシ
タを有するＤＲＡＭとロジック回路とが単一の半導体基
板中に混載されたＤＲＡＭ・ロジック混載集積回路にお
いて、ロジック回路部にディープトレンチ構造の複数個
のキャパシタを設けたことを特徴としている。これら複
数のキャパシタは、配線部２２，２２によって並列接続
され、複数個のキャパシタブロックが形成される。各キ
ャパシタブロック間には、各配線部相互間を選択的に接
続または分離することにより、上記キャパシタブロック
の容量値を可変するフューズ素子２３が設けられてい
る。これらのフューズ素子は、回路設計から要求される
キャパシタの容量値に応じて選択的に切断される。
Description
【０００１】
【発明の属する技術分野】この発明は、トレンチ構造の
キャパシタを備えた半導体装置に関するもので、更に詳
しくは、ＤＲＡＭ・ロジック混載集積回路におけるロジ
ック回路部のキャパシタ構造に関するものである。
キャパシタを備えた半導体装置に関するもので、更に詳
しくは、ＤＲＡＭ・ロジック混載集積回路におけるロジ
ック回路部のキャパシタ構造に関するものである。
【０００２】
【従来の技術】従来、ＤＲＡＭとＭＰＵ等のロジック回
路とを混載したＤＲＡＭ・ロジック混載集積回路におい
ては、ロジック回路部にキャパシタを形成する際に、プ
レーナ構造のキャパシタを用いて実現していた。ＤＲＡ
Ｍ部におけるメモリセルには、トレンチ構造のキャパシ
タが用いられているが、その容量値が小さいのでロジッ
ク回路部で用いるのには実用的ではないからである。
路とを混載したＤＲＡＭ・ロジック混載集積回路におい
ては、ロジック回路部にキャパシタを形成する際に、プ
レーナ構造のキャパシタを用いて実現していた。ＤＲＡ
Ｍ部におけるメモリセルには、トレンチ構造のキャパシ
タが用いられているが、その容量値が小さいのでロジッ
ク回路部で用いるのには実用的ではないからである。
【０００３】しかし、ロジック回路部にプレーナ構造の
キャパシタを用いて、所望の大きさの容量値、例えば安
定化電源回路の電源安定化容量等を実現しようとする
と、キャパシタのパターン占有面積が大きくなり、回路
設計の自由度が低下する。
キャパシタを用いて、所望の大きさの容量値、例えば安
定化電源回路の電源安定化容量等を実現しようとする
と、キャパシタのパターン占有面積が大きくなり、回路
設計の自由度が低下する。
【０００４】また、従来のＤＲＡＭ・ロジック混載集積
回路では、ロジック回路部で回路設計面から要求される
キャパシタの容量値をチップ毎に変更しようとすると、
製造工程を変更しなければならず、チップ毎の変更が困
難である。
回路では、ロジック回路部で回路設計面から要求される
キャパシタの容量値をチップ毎に変更しようとすると、
製造工程を変更しなければならず、チップ毎の変更が困
難である。
【０００５】
【発明が解決しようとする課題】上記のように従来の半
導体装置は、キャパシタのパターン占有面積が大きくな
り、回路設計の自由度が低下するという問題があった。
また、キャパシタの容量値をチップ毎に変更しようとす
ると、製造工程を変更しなければならず、チップ毎の変
更が困難であるという問題があった。
導体装置は、キャパシタのパターン占有面積が大きくな
り、回路設計の自由度が低下するという問題があった。
また、キャパシタの容量値をチップ毎に変更しようとす
ると、製造工程を変更しなければならず、チップ毎の変
更が困難であるという問題があった。
【０００６】この発明は上記のような事情に鑑みてなさ
れたもので、その目的とするところは、所望の大きさの
容量値を実現する際に、キャパシタのパターン占有面積
が小さくて済み、回路設計の自由度を向上できる半導体
装置を提供することにある。また、この発明の別の目的
は、回路設計面から要求されるキャパシタの容量値をチ
ップ毎に容易に変更できる半導体装置を提供することに
ある。
れたもので、その目的とするところは、所望の大きさの
容量値を実現する際に、キャパシタのパターン占有面積
が小さくて済み、回路設計の自由度を向上できる半導体
装置を提供することにある。また、この発明の別の目的
は、回路設計面から要求されるキャパシタの容量値をチ
ップ毎に容易に変更できる半導体装置を提供することに
ある。
【０００７】
【課題を解決するための手段】この発明の半導体装置
は、半導体基板中に形成されたトレンチ構造の複数個の
キャパシタと、上記複数個のキャパシタを電気的に接続
して少なくとも１つのキャパシタブロックを形成する配
線部とを具備することを特徴としている。
は、半導体基板中に形成されたトレンチ構造の複数個の
キャパシタと、上記複数個のキャパシタを電気的に接続
して少なくとも１つのキャパシタブロックを形成する配
線部とを具備することを特徴としている。
【０００８】そして、好ましくは次のような特徴を備え
ている。前記複数個のキャパシタはそれぞれ、ディープ
トレンチ構造のキャパシタであり、前記ディープトレン
チ構造のキャパシタは、前記半導体基板に形成されたト
レンチ内の下部の表面に形成されたキャパシタ電極と、
前記トレンチ内の前記キャパシタ電極の表面に形成され
たキャパシタ絶縁膜と、前記トレンチ内の上部側壁に形
成された絶縁膜のカラーに開口された埋め込みストラッ
プと、前記トレンチ内に埋め込まれた電荷蓄積層とを備
え、前記配線部は、前記半導体基板に埋め込み形成さ
れ、複数個のキャパシタの各キャパシタ電極の上部相互
を接続する埋め込みプレート配線と、前記複数個のキャ
パシタの前記電荷蓄積層の上部相互に連なるように前記
半導体基板の表層部に形成されたストラップ間接合拡散
層とを備える。
ている。前記複数個のキャパシタはそれぞれ、ディープ
トレンチ構造のキャパシタであり、前記ディープトレン
チ構造のキャパシタは、前記半導体基板に形成されたト
レンチ内の下部の表面に形成されたキャパシタ電極と、
前記トレンチ内の前記キャパシタ電極の表面に形成され
たキャパシタ絶縁膜と、前記トレンチ内の上部側壁に形
成された絶縁膜のカラーに開口された埋め込みストラッ
プと、前記トレンチ内に埋め込まれた電荷蓄積層とを備
え、前記配線部は、前記半導体基板に埋め込み形成さ
れ、複数個のキャパシタの各キャパシタ電極の上部相互
を接続する埋め込みプレート配線と、前記複数個のキャ
パシタの前記電荷蓄積層の上部相互に連なるように前記
半導体基板の表層部に形成されたストラップ間接合拡散
層とを備える。
【０００９】前記配線部は、前記複数個のキャパシタの
電荷蓄積層の上部相互に連なるように形成されたストラ
ップ間接合拡散層に対してコンタクトする第１層目の金
属配線を更に具備する。
電荷蓄積層の上部相互に連なるように形成されたストラ
ップ間接合拡散層に対してコンタクトする第１層目の金
属配線を更に具備する。
【００１０】前記第１層目の金属配線の上層に形成さ
れ、前記第１層目の金属配線を共通接続する第２層目の
金属配線を更に具備する。前記キャパシタは、半導体記
憶装置のメモリセル以外の回路部に形成される。
れ、前記第１層目の金属配線を共通接続する第２層目の
金属配線を更に具備する。前記キャパシタは、半導体記
憶装置のメモリセル以外の回路部に形成される。
【００１１】前記半導体記憶装置のメモリセル以外の回
路部は、ＤＲＡＭ・ロジック混載集積回路におけるロジ
ック回路部である。前記キャパシタは、前記ＤＲＡＭ・
ロジック混載集積回路におけるＤＲＡＭ部に形成されて
いるメモリセルのキャパシタと同じ構造である。
路部は、ＤＲＡＭ・ロジック混載集積回路におけるロジ
ック回路部である。前記キャパシタは、前記ＤＲＡＭ・
ロジック混載集積回路におけるＤＲＡＭ部に形成されて
いるメモリセルのキャパシタと同じ構造である。
【００１２】前記キャパシタのトレンチの長さは、前記
ＤＲＡＭ・ロジック混載集積回路におけるＤＲＡＭ部に
形成されているメモリセルのキャパシタのトレンチより
も長い。
ＤＲＡＭ・ロジック混載集積回路におけるＤＲＡＭ部に
形成されているメモリセルのキャパシタのトレンチより
も長い。
【００１３】前記キャパシタは、前記ＤＲＡＭ・ロジッ
ク混載集積回路におけるＤＲＡＭ部に形成されているメ
モリセルのキャパシタとはキャパシタ絶縁膜の種類、膜
厚が異なる。
ク混載集積回路におけるＤＲＡＭ部に形成されているメ
モリセルのキャパシタとはキャパシタ絶縁膜の種類、膜
厚が異なる。
【００１４】上記のような構成によれば、複数個のトレ
ンチ構造のキャパシタを並列接続して少なくとも１つの
キャパシタブロックを形成し、このキャパシタブロック
を用いて所望の大きさの容量値を実現できるので、キャ
パシタのパターン占有面積が小さくて済み、回路設計の
自由度を向上できる。
ンチ構造のキャパシタを並列接続して少なくとも１つの
キャパシタブロックを形成し、このキャパシタブロック
を用いて所望の大きさの容量値を実現できるので、キャ
パシタのパターン占有面積が小さくて済み、回路設計の
自由度を向上できる。
【００１５】また、この発明の半導体装置は、半導体基
板中に形成されたトレンチ構造の複数個のキャパシタ
と、上記複数個のトレンチ構造のキャパシタを電気的に
接続して複数のキャパシタブロックを形成する配線部
と、上記各配線部相互間を選択的に接続または分離する
ことにより、上記キャパシタブロックの容量値を可変す
る接続／分離手段とを具備することを特徴としている。
板中に形成されたトレンチ構造の複数個のキャパシタ
と、上記複数個のトレンチ構造のキャパシタを電気的に
接続して複数のキャパシタブロックを形成する配線部
と、上記各配線部相互間を選択的に接続または分離する
ことにより、上記キャパシタブロックの容量値を可変す
る接続／分離手段とを具備することを特徴としている。
【００１６】そして、好ましくは次のような特徴を備え
ている。前記複数個のトレンチ構造のキャパシタはそれ
ぞれ、ディープトレンチ構造のキャパシタであり、前記
ディープトレンチ構造のキャパシタは、前記半導体基板
に形成されたトレンチ内の下部の表面に形成されたキャ
パシタ電極と、前記トレンチ内の前記キャパシタ電極の
表面に形成されたキャパシタ絶縁膜と、前記トレンチ内
の上部側壁に形成された絶縁膜のカラーに開口された埋
め込みストラップと、前記トレンチ内に埋め込まれた電
荷蓄積層とを備え、前記配線部は、前記半導体基板に埋
め込み形成され、複数個のキャパシタの各キャパシタ電
極の上部相互を接続する埋め込みプレート配線と、前記
複数個のキャパシタの電荷蓄積層の上部相互に連なるよ
うに前記半導体基板の表層部に形成されたストラップ間
接合拡散層とを備え、前記接続／分離手段は、前記キャ
パシタブロックの各配線部相互間を接続するように形成
され、選択的に切断されるフューズ素子を備える。
ている。前記複数個のトレンチ構造のキャパシタはそれ
ぞれ、ディープトレンチ構造のキャパシタであり、前記
ディープトレンチ構造のキャパシタは、前記半導体基板
に形成されたトレンチ内の下部の表面に形成されたキャ
パシタ電極と、前記トレンチ内の前記キャパシタ電極の
表面に形成されたキャパシタ絶縁膜と、前記トレンチ内
の上部側壁に形成された絶縁膜のカラーに開口された埋
め込みストラップと、前記トレンチ内に埋め込まれた電
荷蓄積層とを備え、前記配線部は、前記半導体基板に埋
め込み形成され、複数個のキャパシタの各キャパシタ電
極の上部相互を接続する埋め込みプレート配線と、前記
複数個のキャパシタの電荷蓄積層の上部相互に連なるよ
うに前記半導体基板の表層部に形成されたストラップ間
接合拡散層とを備え、前記接続／分離手段は、前記キャ
パシタブロックの各配線部相互間を接続するように形成
され、選択的に切断されるフューズ素子を備える。
【００１７】前記配線部は、前記複数個のキャパシタの
電荷蓄積層の上部相互に連なるように形成されたストラ
ップ間接合拡散層に対してコンタクトする第１層目の金
属配線を更に具備する。
電荷蓄積層の上部相互に連なるように形成されたストラ
ップ間接合拡散層に対してコンタクトする第１層目の金
属配線を更に具備する。
【００１８】前記第１層目の金属配線の上層に形成さ
れ、前記第１層目の金属配線をキャパシタブロック毎に
共通接続する第２層目の金属配線を更に具備し、前記フ
ューズ素子は、前記各キャパシタブロックの前記第２層
目の金属配線の相互間を接続する。
れ、前記第１層目の金属配線をキャパシタブロック毎に
共通接続する第２層目の金属配線を更に具備し、前記フ
ューズ素子は、前記各キャパシタブロックの前記第２層
目の金属配線の相互間を接続する。
【００１９】前記フューズ素子は、前記第２層目の金属
配線と同じ材質で形成される。前記フューズ素子は、前
記第２層目の金属配線の形成工程より前の工程で形成さ
れる。
配線と同じ材質で形成される。前記フューズ素子は、前
記第２層目の金属配線の形成工程より前の工程で形成さ
れる。
【００２０】前記キャパシタは、半導体記憶装置のメモ
リセル以外の回路部に形成されている。前記半導体記憶
装置のメモリセル以外の回路部は、ＤＲＡＭ・ロジック
混載集積回路におけるロジック回路部である。
リセル以外の回路部に形成されている。前記半導体記憶
装置のメモリセル以外の回路部は、ＤＲＡＭ・ロジック
混載集積回路におけるロジック回路部である。
【００２１】前記キャパシタは、前記ＤＲＡＭ・ロジッ
ク混載集積回路におけるＤＲＡＭ部に形成されているメ
モリセルのキャパシタと同じ構造である。前記キャパシ
タのトレンチの長さは、前記ＤＲＡＭ・ロジック混載集
積回路におけるＤＲＡＭ部に形成されているメモリセル
のキャパシタのトレンチよりも長い。
ク混載集積回路におけるＤＲＡＭ部に形成されているメ
モリセルのキャパシタと同じ構造である。前記キャパシ
タのトレンチの長さは、前記ＤＲＡＭ・ロジック混載集
積回路におけるＤＲＡＭ部に形成されているメモリセル
のキャパシタのトレンチよりも長い。
【００２２】前記キャパシタは、前記ＤＲＡＭ・ロジッ
ク混載集積回路におけるＤＲＡＭ部に形成されているメ
モリセルのキャパシタとはキャパシタ絶縁膜の種類、膜
厚が異なる。
ク混載集積回路におけるＤＲＡＭ部に形成されているメ
モリセルのキャパシタとはキャパシタ絶縁膜の種類、膜
厚が異なる。
【００２３】上記のような構成によれば、複数個のトレ
ンチ構造のキャパシタを並列接続した複数のキャパシタ
ブロックを選択的に接続して用いることができるので、
回路設計から要求されるキャパシタの容量値をチップ毎
に容易に変更できる。
ンチ構造のキャパシタを並列接続した複数のキャパシタ
ブロックを選択的に接続して用いることができるので、
回路設計から要求されるキャパシタの容量値をチップ毎
に容易に変更できる。
【００２４】
【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。図１（ａ），（ｂ）ない
し図１０（ａ），（ｂ）はそれぞれ、この発明の第１の
実施の形態に係る半導体装置について説明するためのも
ので、図１（ａ）ないし図５（ａ）は、ＤＲＡＭ・ロジ
ック混載集積回路におけるＤＲＡＭ部のパターン構成例
を製造工程順に示す平面図、図１（ｂ）ないし図５
（ｂ）はそれぞれ、上記図１（ａ）ないし図５（ａ）に
示したパターンの２Ａ−２Ａ〜２Ｅ−２Ｅ線に沿った断
面構成図である。また、図６（ａ）ないし図１０（ａ）
はそれぞれ、上記ＤＲＡＭ・ロジック混載集積回路にお
けるロジック回路部に形成されたキャパシタブロック部
のパターン構成例を製造工程順に示す平面図、図６
（ｂ）ないし図１０（ｂ）はそれぞれ、上記図６（ａ）
ないし図１０（ａ）に示したパターンの４Ａ−４Ａ〜４
Ｅ−４Ｅ線に沿った断面構成図である。
いて図面を参照して説明する。図１（ａ），（ｂ）ない
し図１０（ａ），（ｂ）はそれぞれ、この発明の第１の
実施の形態に係る半導体装置について説明するためのも
ので、図１（ａ）ないし図５（ａ）は、ＤＲＡＭ・ロジ
ック混載集積回路におけるＤＲＡＭ部のパターン構成例
を製造工程順に示す平面図、図１（ｂ）ないし図５
（ｂ）はそれぞれ、上記図１（ａ）ないし図５（ａ）に
示したパターンの２Ａ−２Ａ〜２Ｅ−２Ｅ線に沿った断
面構成図である。また、図６（ａ）ないし図１０（ａ）
はそれぞれ、上記ＤＲＡＭ・ロジック混載集積回路にお
けるロジック回路部に形成されたキャパシタブロック部
のパターン構成例を製造工程順に示す平面図、図６
（ｂ）ないし図１０（ｂ）はそれぞれ、上記図６（ａ）
ないし図１０（ａ）に示したパターンの４Ａ−４Ａ〜４
Ｅ−４Ｅ線に沿った断面構成図である。
【００２５】図１（ａ），（ｂ）に示す如く、ＤＲＡＭ
・ロジック混載集積回路におけるＤＲＡＭ部には、周知
の製造工程に従ってトレンチ構造のキャパシタ（本例で
は、ディープトレンチ構造のキャパシタ）が形成され
る。また、このＤＲＡＭ部におけるディープトレンチ構
造のキャパシタの形成時に、図６（ａ），（ｂ）に示す
ように、ロジック回路部にもＤＲＡＭ部と同じ製造工程
に従ってトレンチ構造のキャパシタが形成される。この
ロジック回路部に形成されるトレンチ構造のキャパシタ
は、基本的にはＤＲＡＭ部と同様な千鳥格子状にパター
ン配置されているが、複数のキャパシタブロックを形成
するために、後述するフューズ素子の形成領域を除いて
キャパシタブロック毎に分離されたパターンになってい
る。
・ロジック混載集積回路におけるＤＲＡＭ部には、周知
の製造工程に従ってトレンチ構造のキャパシタ（本例で
は、ディープトレンチ構造のキャパシタ）が形成され
る。また、このＤＲＡＭ部におけるディープトレンチ構
造のキャパシタの形成時に、図６（ａ），（ｂ）に示す
ように、ロジック回路部にもＤＲＡＭ部と同じ製造工程
に従ってトレンチ構造のキャパシタが形成される。この
ロジック回路部に形成されるトレンチ構造のキャパシタ
は、基本的にはＤＲＡＭ部と同様な千鳥格子状にパター
ン配置されているが、複数のキャパシタブロックを形成
するために、後述するフューズ素子の形成領域を除いて
キャパシタブロック毎に分離されたパターンになってい
る。
【００２６】すなわち、まず、ＲＩＥ法等の異方性エッ
チングにより、半導体基板（シリコン基板）１０の主表
面に複数のトレンチ１を千鳥格子状に配列して形成す
る。その後、これらトレンチ１内に、キャパシタ電極１
１、キャパシタ絶縁膜１２、電荷蓄積層１３、カラー
（collar）１４、及び開口部（埋め込みストラップ；Bu
ried-Strap）１４ａ等を形成する。上記キャパシタ電極
１１は、上記トレンチ１内の下部の表面部（表層部）
に、例えばＮ型の不純物（半導体基板１０がＰ型の場
合）を導入した拡散層で形成されている。上記キャパシ
タ絶縁膜１２は、例えばＮＯ膜であり、上記トレンチ１
内のキャパシタ電極（拡散層）１１の表面に形成されて
いる。上記電荷蓄積層１３は、例えばＮ型ポリシリコン
からなり、上記トレンチ１内に埋め込まれている。上記
カラー１４は、上記トレンチ１内の上部の側壁に形成さ
れた絶縁膜（例えば酸化膜）で形成される。また、上記
埋め込みストラップ１４ａは、上記カラー１４とアクテ
ィブ領域が重なる部分に形成されている。
チングにより、半導体基板（シリコン基板）１０の主表
面に複数のトレンチ１を千鳥格子状に配列して形成す
る。その後、これらトレンチ１内に、キャパシタ電極１
１、キャパシタ絶縁膜１２、電荷蓄積層１３、カラー
（collar）１４、及び開口部（埋め込みストラップ；Bu
ried-Strap）１４ａ等を形成する。上記キャパシタ電極
１１は、上記トレンチ１内の下部の表面部（表層部）
に、例えばＮ型の不純物（半導体基板１０がＰ型の場
合）を導入した拡散層で形成されている。上記キャパシ
タ絶縁膜１２は、例えばＮＯ膜であり、上記トレンチ１
内のキャパシタ電極（拡散層）１１の表面に形成されて
いる。上記電荷蓄積層１３は、例えばＮ型ポリシリコン
からなり、上記トレンチ１内に埋め込まれている。上記
カラー１４は、上記トレンチ１内の上部の側壁に形成さ
れた絶縁膜（例えば酸化膜）で形成される。また、上記
埋め込みストラップ１４ａは、上記カラー１４とアクテ
ィブ領域が重なる部分に形成されている。
【００２７】次に、図２（ａ），（ｂ）及び図７
（ａ），（ｂ）に示すように、上記トレンチ構造のキャ
パシタが形成された半導体基板１０中に埋め込みプレー
ト（Buried-Plate）領域１５を形成し、ＤＲＡＭ部のト
レンチキャパシタのプレート電極を共通接続するととも
に、ロジック回路部のトレンチキャパシタの一方の電極
を共通接続する。埋め込みプレート領域１５は、上記半
導体基板１０に埋め込み形成され、複数個のキャパシタ
の各キャパシタ電極の上部相互を接続するように例えば
不純物のイオン注入により形成されている。その後、半
導体基板１０の主表面にＳＴＩ構造の素子分離領域２を
形成して素子分離を行う。次に、ＤＲＡＭ部のメモリセ
ルにおけるセル選択用トランジスタＴｒのゲート絶縁膜
３、ゲート電極４、ソース，ドレイン領域等を順次形成
してメモリセル、並びに周辺回路を構成するトランジス
タを形成する。このメモリセルの形成の際、ロジック回
路部のトレンチキャパシタ間の領域に、これらのキャパ
シタを選択するためのトランジスタＳＴｒのゲート絶縁
膜６、ゲート電極７、ソース，ドレイン領域等を同一プ
ロセスで形成する。次に、上記半導体構造上に第１の層
間絶縁膜（例えばＢＰＳＧ、ＰＳＧ等）１７を形成し、
コンタクトホールを形成する。
（ａ），（ｂ）に示すように、上記トレンチ構造のキャ
パシタが形成された半導体基板１０中に埋め込みプレー
ト（Buried-Plate）領域１５を形成し、ＤＲＡＭ部のト
レンチキャパシタのプレート電極を共通接続するととも
に、ロジック回路部のトレンチキャパシタの一方の電極
を共通接続する。埋め込みプレート領域１５は、上記半
導体基板１０に埋め込み形成され、複数個のキャパシタ
の各キャパシタ電極の上部相互を接続するように例えば
不純物のイオン注入により形成されている。その後、半
導体基板１０の主表面にＳＴＩ構造の素子分離領域２を
形成して素子分離を行う。次に、ＤＲＡＭ部のメモリセ
ルにおけるセル選択用トランジスタＴｒのゲート絶縁膜
３、ゲート電極４、ソース，ドレイン領域等を順次形成
してメモリセル、並びに周辺回路を構成するトランジス
タを形成する。このメモリセルの形成の際、ロジック回
路部のトレンチキャパシタ間の領域に、これらのキャパ
シタを選択するためのトランジスタＳＴｒのゲート絶縁
膜６、ゲート電極７、ソース，ドレイン領域等を同一プ
ロセスで形成する。次に、上記半導体構造上に第１の層
間絶縁膜（例えばＢＰＳＧ、ＰＳＧ等）１７を形成し、
コンタクトホールを形成する。
【００２８】引き続き、図３（ａ），（ｂ）及び図８
（ａ），（ｂ）に示すように、例えばタングステン
（Ｗ）あるいはＡｌ−Ｃｕ合金からなる第１層目の金属
配線層を形成した後、パターニングして上記コンタクト
プラグ１８に電気的に接続された第１層目の金属配線１
９を形成する。上記第１層目の金属配線１９は、上記ト
レンチキャパシタ電極に対して例えば複数の箇所でコン
タクトするように形成されている。この第１層目の金属
配線１９のパターンは、セル選択用トランジスタのゲー
ト電極４と直交する方向に形成され、上記コンタクト部
を介してトレンチキャパシタと電気的に接続される。ロ
ジック回路部の第１層目の金属配線１９のパターンもト
ランジスタのゲート電極４と直交する方向に形成され、
各キャパシタブロック毎に上記コンタクト部を介してト
レンチキャパシタと電気的に接続される。
（ａ），（ｂ）に示すように、例えばタングステン
（Ｗ）あるいはＡｌ−Ｃｕ合金からなる第１層目の金属
配線層を形成した後、パターニングして上記コンタクト
プラグ１８に電気的に接続された第１層目の金属配線１
９を形成する。上記第１層目の金属配線１９は、上記ト
レンチキャパシタ電極に対して例えば複数の箇所でコン
タクトするように形成されている。この第１層目の金属
配線１９のパターンは、セル選択用トランジスタのゲー
ト電極４と直交する方向に形成され、上記コンタクト部
を介してトレンチキャパシタと電気的に接続される。ロ
ジック回路部の第１層目の金属配線１９のパターンもト
ランジスタのゲート電極４と直交する方向に形成され、
各キャパシタブロック毎に上記コンタクト部を介してト
レンチキャパシタと電気的に接続される。
【００２９】その後、図４（ａ），（ｂ）及び図９
（ａ），（ｂ）に示すように、上記第１層目の金属配線
１９及び第１の層間絶縁膜１７上に、第２の層間絶縁膜
（例えばＢＰＳＧ、ＰＳＧ等）２０を形成する。この第
２の層間絶縁膜２０には上記第１層目の金属配線１９上
に対応する部分にビアホールを形成する。このビアホー
ル内には上記第１層目の金属配線１９と電気的な接続を
行うために、例えばタングステンＷを埋め込んで第２の
コンタクトプラグ２１を形成する。そして、上記各キャ
パシタブロック間の第２の層間絶縁膜２０上に選択的に
例えば第２層目の金属配線と同じ材質、すなわちＡｌ−
Ｃｕ合金からなるフューズ素子２３を形成する。このフ
ューズ素子２３は、上記複数のキャパシタブロックの上
記第２層目の金属配線の相互間を接続するように形成さ
れている。次に、上記第２の層間絶縁膜２０上に第２層
目の金属配線２２を形成する。この第２層目の金属配線
２２は、例えばＡｌ−Ｃｕ合金からなり、上記第１層目
の金属配線１９と直交する方向に沿って形成する。ま
た、キャパシタブロック部の上記第１層目の金属配線１
９は、各々キャパシタブロック毎に共通接続するように
なっている。
（ａ），（ｂ）に示すように、上記第１層目の金属配線
１９及び第１の層間絶縁膜１７上に、第２の層間絶縁膜
（例えばＢＰＳＧ、ＰＳＧ等）２０を形成する。この第
２の層間絶縁膜２０には上記第１層目の金属配線１９上
に対応する部分にビアホールを形成する。このビアホー
ル内には上記第１層目の金属配線１９と電気的な接続を
行うために、例えばタングステンＷを埋め込んで第２の
コンタクトプラグ２１を形成する。そして、上記各キャ
パシタブロック間の第２の層間絶縁膜２０上に選択的に
例えば第２層目の金属配線と同じ材質、すなわちＡｌ−
Ｃｕ合金からなるフューズ素子２３を形成する。このフ
ューズ素子２３は、上記複数のキャパシタブロックの上
記第２層目の金属配線の相互間を接続するように形成さ
れている。次に、上記第２の層間絶縁膜２０上に第２層
目の金属配線２２を形成する。この第２層目の金属配線
２２は、例えばＡｌ−Ｃｕ合金からなり、上記第１層目
の金属配線１９と直交する方向に沿って形成する。ま
た、キャパシタブロック部の上記第１層目の金属配線１
９は、各々キャパシタブロック毎に共通接続するように
なっている。
【００３０】なお、ここでは、フューズ素子２３を形成
した後で第２層目の金属配線２２を形成するようにした
が、フューズ素子２３を第２層目の金属配線２２の形成
工程と同じ工程で形成しても良い。
した後で第２層目の金属配線２２を形成するようにした
が、フューズ素子２３を第２層目の金属配線２２の形成
工程と同じ工程で形成しても良い。
【００３１】次に、図５（ａ），（ｂ）及び図１０
（ａ），（ｂ）に示すように、ＤＲＡＭ部とロジック回
路部の上記第２層目の金属配線２２上及び第２の層間絶
縁膜２０上に表面保護膜２４を形成し、上記表面保護膜
の上記フューズ素子２３上に窓２５を開口する。上記フ
ューズ素子２３は、レーザ照射等により回路設計や必要
とする容量値に応じて選択的に溶断する。これにより、
上記複数のキャパシタブロックの各配線部相互間の接続
をフューズ素子２３により選択的に分離することが可能
になる。
（ａ），（ｂ）に示すように、ＤＲＡＭ部とロジック回
路部の上記第２層目の金属配線２２上及び第２の層間絶
縁膜２０上に表面保護膜２４を形成し、上記表面保護膜
の上記フューズ素子２３上に窓２５を開口する。上記フ
ューズ素子２３は、レーザ照射等により回路設計や必要
とする容量値に応じて選択的に溶断する。これにより、
上記複数のキャパシタブロックの各配線部相互間の接続
をフューズ素子２３により選択的に分離することが可能
になる。
【００３２】ＤＲＡＭ・ロジック混載集積回路において
は、実際には、最上層の金属配線層は、レーザ照射をし
て切断するには膜厚が厚すぎるため、それよりも下層の
金属配線を用いることが多い。
は、実際には、最上層の金属配線層は、レーザ照射をし
て切断するには膜厚が厚すぎるため、それよりも下層の
金属配線を用いることが多い。
【００３３】図１１は、図１０（ａ），（ｂ）に示した
キャパシタブロック部の等価回路図である。図５
（ａ），（ｂ）における１個分のキャパシタＣ，Ｃ，…
の一方の電極がプレート配線（埋め込みプレート領域１
５に対応）ＰＬで共通接続されている。他方の電極は、
選択用トランジスタＳＴｒ，ＳＴｒ，…の電流通路を介
してキャパシタブロック毎に局所接続配線（キャパシタ
電極および第１層の金属配線１９に対応）ＣＬで共通接
続されている。上記キャパシタブロック間は、キャパシ
タブロック間接続配線（図１０（ｂ）中の第２層目の金
属配線２２に対応）ＢＬとフューズ配線（フューズ素子
２３に対応）ＦＳによって共通接続されている。
キャパシタブロック部の等価回路図である。図５
（ａ），（ｂ）における１個分のキャパシタＣ，Ｃ，…
の一方の電極がプレート配線（埋め込みプレート領域１
５に対応）ＰＬで共通接続されている。他方の電極は、
選択用トランジスタＳＴｒ，ＳＴｒ，…の電流通路を介
してキャパシタブロック毎に局所接続配線（キャパシタ
電極および第１層の金属配線１９に対応）ＣＬで共通接
続されている。上記キャパシタブロック間は、キャパシ
タブロック間接続配線（図１０（ｂ）中の第２層目の金
属配線２２に対応）ＢＬとフューズ配線（フューズ素子
２３に対応）ＦＳによって共通接続されている。
【００３４】そして、上記フューズ配線ＦＳを回路設計
から要求されるキャパシタの容量値に応じて選択的に切
断することにより、複数のキャパシタブロックを選択的
に接続／分離して用いることができるので、チップ毎に
容易に抵抗値を変更できる。また、上記選択用トランジ
スタＳＴｒ，ＳＴｒ，…のゲートに供給される制御信号
ＣＳ，ＣＳ，…により、選択用トランジスタＳＴｒ，Ｓ
Ｔｒ，…を選択的にオン／オフ制御し、各キャパシタブ
ロックの容量値を微調整することもできる。
から要求されるキャパシタの容量値に応じて選択的に切
断することにより、複数のキャパシタブロックを選択的
に接続／分離して用いることができるので、チップ毎に
容易に抵抗値を変更できる。また、上記選択用トランジ
スタＳＴｒ，ＳＴｒ，…のゲートに供給される制御信号
ＣＳ，ＣＳ，…により、選択用トランジスタＳＴｒ，Ｓ
Ｔｒ，…を選択的にオン／オフ制御し、各キャパシタブ
ロックの容量値を微調整することもできる。
【００３５】上記のように、この発明のＤＲＡＭ・ロジ
ック混載集積回路では、従来はメモリセル以外の回路で
は使用されなかったトレンチ構造のキャパシタをロジッ
ク回路部に複数個形成し、且つ並列接続して用いる。こ
れにより、トレンチ構造のキャパシタを用いてロジック
回路部に大きな容量値を実現することが可能になり、小
さな平面で大きなキャパシタ対向面積が得られるという
トレンチ構造の特徴から、プレーナ構造のキャパシタを
使用する場合に比べて半導体基板上のキャパシタのパタ
ーン占有面積がより小さくなり、回路設計の自由度が向
上する。
ック混載集積回路では、従来はメモリセル以外の回路で
は使用されなかったトレンチ構造のキャパシタをロジッ
ク回路部に複数個形成し、且つ並列接続して用いる。こ
れにより、トレンチ構造のキャパシタを用いてロジック
回路部に大きな容量値を実現することが可能になり、小
さな平面で大きなキャパシタ対向面積が得られるという
トレンチ構造の特徴から、プレーナ構造のキャパシタを
使用する場合に比べて半導体基板上のキャパシタのパタ
ーン占有面積がより小さくなり、回路設計の自由度が向
上する。
【００３６】しかも、トレンチ構造のキャパシタで形成
したキャパシタブロック相互間をフューズ素子２３で配
線することにより、任意の数のキャパシタブロックを選
択的に並列接続して用いることができるので、ロジック
回路部で回路設計面から要求されるキャパシタの容量値
をチップ毎に容易に変更したり、キャパシタ間の接続配
線をチップ毎に自由に調節できる。
したキャパシタブロック相互間をフューズ素子２３で配
線することにより、任意の数のキャパシタブロックを選
択的に並列接続して用いることができるので、ロジック
回路部で回路設計面から要求されるキャパシタの容量値
をチップ毎に容易に変更したり、キャパシタ間の接続配
線をチップ毎に自由に調節できる。
【００３７】また、キャパシタの接続と非接続とをトラ
ンジスタＳＴｒ，ＳＴｒ，…のスイッチングで切り換え
ることができるので、トランジスタのオン／オフによっ
ても容量を可変できる。
ンジスタＳＴｒ，ＳＴｒ，…のスイッチングで切り換え
ることができるので、トランジスタのオン／オフによっ
ても容量を可変できる。
【００３８】図１２は、上記第１の実施の形態に係る半
導体装置の変形例について説明するためのパターン平面
図である。この変形例は、ロジック回路部における隣接
するトレンチ間の半導体基板１０の主表面にアクティブ
領域２６を形成してトレンチキャパシタ間を接続したも
のである。
導体装置の変形例について説明するためのパターン平面
図である。この変形例は、ロジック回路部における隣接
するトレンチ間の半導体基板１０の主表面にアクティブ
領域２６を形成してトレンチキャパシタ間を接続したも
のである。
【００３９】ロジック回路部のトレンチキャパシタは並
列接続して用いるので、上記のようなパターン構成であ
っても第１の実施の形態と同様な回路構成にでき、実質
的に同じ作用効果が得られる。
列接続して用いるので、上記のようなパターン構成であ
っても第１の実施の形態と同様な回路構成にでき、実質
的に同じ作用効果が得られる。
【００４０】図１３（ａ），（ｂ）ないし図１７
（ａ），（ｂ）はそれぞれ、この発明の第２の実施の形
態に係る半導体装置について説明するためのもので、図
１３（ａ）ないし図１７（ａ）は、ＤＲＡＭ・ロジック
混載集積回路におけるロジック回路部に形成されたキャ
パシタブロック部の他のパターン構成例を製造工程順に
示す平面図、図１３（ｂ）ないし図１７（ｂ）は、上記
図１３（ａ）ないし図１７（ａ）に示したパターンの８
Ａ−８Ａ〜８Ｅ−８Ｅ線に沿った断面構成図である。
（ａ），（ｂ）はそれぞれ、この発明の第２の実施の形
態に係る半導体装置について説明するためのもので、図
１３（ａ）ないし図１７（ａ）は、ＤＲＡＭ・ロジック
混載集積回路におけるロジック回路部に形成されたキャ
パシタブロック部の他のパターン構成例を製造工程順に
示す平面図、図１３（ｂ）ないし図１７（ｂ）は、上記
図１３（ａ）ないし図１７（ａ）に示したパターンの８
Ａ−８Ａ〜８Ｅ−８Ｅ線に沿った断面構成図である。
【００４１】この第２の実施の形態では、図１３
（ａ），（ｂ）に示すようにロジック回路部のトレンチ
の平面パターンがＤＲＡＭ部のトレンチとは異なる構造
を有し、メモリセルのキャパシタが形成されているトレ
ンチよりも長くなっている。また、図１４（ｂ）に示す
ように、第１の実施の形態におけるロジック回路部の選
択用トランジスタが存在せず、隣接するキャパシタが拡
散層２７により接続されている。そして、複数列のキャ
パシタのうちで同一行に位置するキャパシタ群は、その
電荷蓄積層１３ａが複数列で共有されるように長く形成
されている。この場合、上記したように長く形成された
トレンチ１内に埋め込まれた電荷蓄積層１３ａを共有す
る複数のキャパシタは、キャパシタ電極領域が共通に接
続されることによって並列接続され、１つのキャパシタ
ブロックとなっている。従って、上記電荷蓄積層１３ａ
を共有するキャパシタブロックの２組以上を接続して所
望の容量値を得る場合には、各組の電荷蓄積層１３ａの
相互間を、第１の実施の形態に示したような第１のコン
タクトプラグ１８、第１層の金属配線１９、第２のコン
タクトプラグ２１、第２層金属配線２２、フューズ素子
２３を介して接続するようにしてもよい。
（ａ），（ｂ）に示すようにロジック回路部のトレンチ
の平面パターンがＤＲＡＭ部のトレンチとは異なる構造
を有し、メモリセルのキャパシタが形成されているトレ
ンチよりも長くなっている。また、図１４（ｂ）に示す
ように、第１の実施の形態におけるロジック回路部の選
択用トランジスタが存在せず、隣接するキャパシタが拡
散層２７により接続されている。そして、複数列のキャ
パシタのうちで同一行に位置するキャパシタ群は、その
電荷蓄積層１３ａが複数列で共有されるように長く形成
されている。この場合、上記したように長く形成された
トレンチ１内に埋め込まれた電荷蓄積層１３ａを共有す
る複数のキャパシタは、キャパシタ電極領域が共通に接
続されることによって並列接続され、１つのキャパシタ
ブロックとなっている。従って、上記電荷蓄積層１３ａ
を共有するキャパシタブロックの２組以上を接続して所
望の容量値を得る場合には、各組の電荷蓄積層１３ａの
相互間を、第１の実施の形態に示したような第１のコン
タクトプラグ１８、第１層の金属配線１９、第２のコン
タクトプラグ２１、第２層金属配線２２、フューズ素子
２３を介して接続するようにしてもよい。
【００４２】上記のような構成によれば、同一行に位置
するキャパシタ群は、その電荷蓄積層１３ａが複数列で
共有されるように形成されて１つのキャパシタブロック
となっているので、第１の実施の形態に比べて大きな容
量単位で容量値を設定することができる。
するキャパシタ群は、その電荷蓄積層１３ａが複数列で
共有されるように形成されて１つのキャパシタブロック
となっているので、第１の実施の形態に比べて大きな容
量単位で容量値を設定することができる。
【００４３】図１８は、上記第２の実施の形態に係る半
導体装置の変形例について説明するためのパターン平面
図である。この変形例では、ロジック回路部におけるデ
ィープトレンチ１，１，…の周囲にコンタクト１８，１
８，…を形成し、各トレンチキャパシタ間を並列接続し
ている。
導体装置の変形例について説明するためのパターン平面
図である。この変形例では、ロジック回路部におけるデ
ィープトレンチ１，１，…の周囲にコンタクト１８，１
８，…を形成し、各トレンチキャパシタ間を並列接続し
ている。
【００４４】上記ロジック回路部のトレンチキャパシタ
は、単に並列接続すればよいので、このような構成であ
っても各トレンチキャパシタを並列接続することができ
る。なお、上述した第１，第２の実施の形態では、ＤＲ
ＡＭ部とロジック回路部におけるキャパシタの絶縁膜や
膜厚を同時に形成する場合を例にとって説明したが、必
要に応じて、例えばロジック回路部のキャパシタ絶縁膜
を厚くして絶縁破壊耐圧の向上を図る等、キャパシタ絶
縁膜の種類や膜厚が異なるように形成しても良いのは勿
論である。
は、単に並列接続すればよいので、このような構成であ
っても各トレンチキャパシタを並列接続することができ
る。なお、上述した第１，第２の実施の形態では、ＤＲ
ＡＭ部とロジック回路部におけるキャパシタの絶縁膜や
膜厚を同時に形成する場合を例にとって説明したが、必
要に応じて、例えばロジック回路部のキャパシタ絶縁膜
を厚くして絶縁破壊耐圧の向上を図る等、キャパシタ絶
縁膜の種類や膜厚が異なるように形成しても良いのは勿
論である。
【００４５】また、トレンチキャパシタの構造は、上述
した第１，第２の実施の形態で説明した構造に限定され
るものではなく、種々の構造に適用できる。以上説明し
たように、この発明によれば、プレーナキャパシタで形
成するよりも大きな容量を小さなパターン占有面積で得
ることができ、特に少ないパターン占有面積で大きな容
量を必要とする安定化電源回路の電源安定化容量等に好
適である。
した第１，第２の実施の形態で説明した構造に限定され
るものではなく、種々の構造に適用できる。以上説明し
たように、この発明によれば、プレーナキャパシタで形
成するよりも大きな容量を小さなパターン占有面積で得
ることができ、特に少ないパターン占有面積で大きな容
量を必要とする安定化電源回路の電源安定化容量等に好
適である。
【００４６】また、ＤＲＡＭ・ロジック混載集積回路で
は、プレーナキャパシタを用いるとＤＲＡＭ部とロジッ
ク回路部でディープトレンチの数が大幅に異なることに
起因してＤＴローディング効果が生じて加工条件が異な
ってしまうが、この発明ではメモリセル以外の周辺部に
もディープトレンチを配置するので、チップ面積に対す
るディープトレンチの比率を増やし、ローディング効果
を抑制できる。
は、プレーナキャパシタを用いるとＤＲＡＭ部とロジッ
ク回路部でディープトレンチの数が大幅に異なることに
起因してＤＴローディング効果が生じて加工条件が異な
ってしまうが、この発明ではメモリセル以外の周辺部に
もディープトレンチを配置するので、チップ面積に対す
るディープトレンチの比率を増やし、ローディング効果
を抑制できる。
【００４７】更に、メモリセルと同様に、キャパシタの
接続と非接続とをトランジスタのスイッチングで切り換
えることができる。従って、トランジスタのオン／オフ
により容量を可変でき、バリアブルコンデンサとしての
利用も可能である。
接続と非接続とをトランジスタのスイッチングで切り換
えることができる。従って、トランジスタのオン／オフ
により容量を可変でき、バリアブルコンデンサとしての
利用も可能である。
【００４８】
【発明の効果】以上説明したように、この発明によれ
ば、所望の大きさの容量値を実現する際に、キャパシタ
のパターン占有面積が小さくて済み、回路設計の自由度
を向上できる半導体装置が得られる。また、回路設計面
から要求されるキャパシタの容量値をチップ毎に容易に
変更できる半導体装置が得られる。
ば、所望の大きさの容量値を実現する際に、キャパシタ
のパターン占有面積が小さくて済み、回路設計の自由度
を向上できる半導体装置が得られる。また、回路設計面
から要求されるキャパシタの容量値をチップ毎に容易に
変更できる半導体装置が得られる。
【図１】この発明の第１の実施の形態に係る半導体装置
について説明するためのもので、（ａ）図はＤＲＡＭ・
ロジック混載集積回路におけるＤＲＡＭ部の第１の製造
工程におけるパターン構成例を示す平面図、（ｂ）図は
（ａ）図に示したパターンの２Ａ−２Ａ線に沿った断面
構成図。
について説明するためのもので、（ａ）図はＤＲＡＭ・
ロジック混載集積回路におけるＤＲＡＭ部の第１の製造
工程におけるパターン構成例を示す平面図、（ｂ）図は
（ａ）図に示したパターンの２Ａ−２Ａ線に沿った断面
構成図。
【図２】この発明の第１の実施の形態に係る半導体装置
について説明するためのもので、（ａ）図はＤＲＡＭ・
ロジック混載集積回路におけるＤＲＡＭ部の第２の製造
工程におけるパターン構成例を示す平面図、（ｂ）図は
（ａ）図に示したパターンの２Ｂ−２Ｂ線に沿った断面
構成図。
について説明するためのもので、（ａ）図はＤＲＡＭ・
ロジック混載集積回路におけるＤＲＡＭ部の第２の製造
工程におけるパターン構成例を示す平面図、（ｂ）図は
（ａ）図に示したパターンの２Ｂ−２Ｂ線に沿った断面
構成図。
【図３】この発明の第１の実施の形態に係る半導体装置
について説明するためのもので、（ａ）図はＤＲＡＭ・
ロジック混載集積回路におけるＤＲＡＭ部の第３の製造
工程におけるパターン構成例を示す平面図、（ｂ）図は
（ａ）図に示したパターンの２Ｃ−２Ｃ線に沿った断面
構成図。
について説明するためのもので、（ａ）図はＤＲＡＭ・
ロジック混載集積回路におけるＤＲＡＭ部の第３の製造
工程におけるパターン構成例を示す平面図、（ｂ）図は
（ａ）図に示したパターンの２Ｃ−２Ｃ線に沿った断面
構成図。
【図４】この発明の第１の実施の形態に係る半導体装置
について説明するためのもので、（ａ）図はＤＲＡＭ・
ロジック混載集積回路におけるＤＲＡＭ部の第４の製造
工程におけるパターン構成例を示す平面図、（ｂ）図は
（ａ）図に示したパターンの２Ｄ−２Ｄ線に沿った断面
構成図。
について説明するためのもので、（ａ）図はＤＲＡＭ・
ロジック混載集積回路におけるＤＲＡＭ部の第４の製造
工程におけるパターン構成例を示す平面図、（ｂ）図は
（ａ）図に示したパターンの２Ｄ−２Ｄ線に沿った断面
構成図。
【図５】この発明の第１の実施の形態に係る半導体装置
について説明するためのもので、（ａ）図はＤＲＡＭ・
ロジック混載集積回路におけるＤＲＡＭ部の第５の製造
工程におけるパターン構成例を示す平面図、（ｂ）図は
（ａ）図に示したパターンの２Ｅ−２Ｅ線に沿った断面
構成図。
について説明するためのもので、（ａ）図はＤＲＡＭ・
ロジック混載集積回路におけるＤＲＡＭ部の第５の製造
工程におけるパターン構成例を示す平面図、（ｂ）図は
（ａ）図に示したパターンの２Ｅ−２Ｅ線に沿った断面
構成図。
【図６】この発明の第１の実施の形態に係る半導体装置
について説明するためのもので、（ａ）図はＤＲＡＭ・
ロジック混載集積回路におけるロジック回路部に形成さ
れたキャパシタブロック部の第１の製造工程におけるパ
ターン構成例を示す平面、（ｂ）図は（ａ）図に示した
パターンの４Ａ−４Ａ線に沿った断面構成図。
について説明するためのもので、（ａ）図はＤＲＡＭ・
ロジック混載集積回路におけるロジック回路部に形成さ
れたキャパシタブロック部の第１の製造工程におけるパ
ターン構成例を示す平面、（ｂ）図は（ａ）図に示した
パターンの４Ａ−４Ａ線に沿った断面構成図。
【図７】この発明の第１の実施の形態に係る半導体装置
について説明するためのもので、（ａ）図はＤＲＡＭ・
ロジック混載集積回路におけるロジック回路部に形成さ
れたキャパシタブロック部の第２の製造工程におけるパ
ターン構成例を示す平面図、（ｂ）図は（ａ）図に示し
たパターンの４Ｂ−４Ｂ線に沿った断面構成図。
について説明するためのもので、（ａ）図はＤＲＡＭ・
ロジック混載集積回路におけるロジック回路部に形成さ
れたキャパシタブロック部の第２の製造工程におけるパ
ターン構成例を示す平面図、（ｂ）図は（ａ）図に示し
たパターンの４Ｂ−４Ｂ線に沿った断面構成図。
【図８】この発明の第１の実施の形態に係る半導体装置
について説明するためのもので、（ａ）図はＤＲＡＭ・
ロジック混載集積回路におけるロジック回路部に形成さ
れたキャパシタブロック部の第３の製造工程におけるパ
ターン構成例を示す平面図、（ｂ）図は（ａ）図に示し
たパターンの４Ｃ−４Ｃ線に沿った断面構成図。
について説明するためのもので、（ａ）図はＤＲＡＭ・
ロジック混載集積回路におけるロジック回路部に形成さ
れたキャパシタブロック部の第３の製造工程におけるパ
ターン構成例を示す平面図、（ｂ）図は（ａ）図に示し
たパターンの４Ｃ−４Ｃ線に沿った断面構成図。
【図９】この発明の第１の実施の形態に係る半導体装置
について説明するためのもので、（ａ）図はＤＲＡＭ・
ロジック混載集積回路におけるロジック回路部に形成さ
れたキャパシタブロック部の第４の製造工程におけるパ
ターン構成例を示す平面図、（ｂ）図は（ａ）図に示し
たパターンの４Ｄ−４Ｄ線に沿った断面構成図。
について説明するためのもので、（ａ）図はＤＲＡＭ・
ロジック混載集積回路におけるロジック回路部に形成さ
れたキャパシタブロック部の第４の製造工程におけるパ
ターン構成例を示す平面図、（ｂ）図は（ａ）図に示し
たパターンの４Ｄ−４Ｄ線に沿った断面構成図。
【図１０】この発明の第１の実施の形態に係る半導体装
置について説明するためのもので、（ａ）図はＤＲＡＭ
・ロジック混載集積回路におけるロジック回路部に形成
されたキャパシタブロック部の第５の製造工程における
パターン構成例を示す平面図、（ｂ）図は（ａ）図に示
したパターンの４Ｅ−４Ｅ線に沿った断面構成図。
置について説明するためのもので、（ａ）図はＤＲＡＭ
・ロジック混載集積回路におけるロジック回路部に形成
されたキャパシタブロック部の第５の製造工程における
パターン構成例を示す平面図、（ｂ）図は（ａ）図に示
したパターンの４Ｅ−４Ｅ線に沿った断面構成図。
【図１１】図１０に示したキャパシタブロック部の等価
回路図。
回路図。
【図１２】第１の実施の形態に係る半導体装置の変形例
について説明するためのパターン平面図。
について説明するためのパターン平面図。
【図１３】この発明の第２の実施の形態に係る半導体装
置について説明するためのもので、（ａ）図はＤＲＡＭ
・ロジック混載集積回路におけるロジック回路部に形成
されたキャパシタブロック部の第１の製造工程における
パターン構成例を示す平面図、（ｂ）図は（ａ）図に示
したパターンの８Ａ−８Ａ線に沿った断面構成図。
置について説明するためのもので、（ａ）図はＤＲＡＭ
・ロジック混載集積回路におけるロジック回路部に形成
されたキャパシタブロック部の第１の製造工程における
パターン構成例を示す平面図、（ｂ）図は（ａ）図に示
したパターンの８Ａ−８Ａ線に沿った断面構成図。
【図１４】この発明の第２の実施の形態に係る半導体装
置について説明するためのもので、（ａ）図はＤＲＡＭ
・ロジック混載集積回路におけるロジック回路部に形成
されたキャパシタブロック部の第２の製造工程における
パターン構成例を示す平面図、（ｂ）図は（ａ）図に示
したパターンの８Ｂ−８Ｂ線に沿った断面構成図。
置について説明するためのもので、（ａ）図はＤＲＡＭ
・ロジック混載集積回路におけるロジック回路部に形成
されたキャパシタブロック部の第２の製造工程における
パターン構成例を示す平面図、（ｂ）図は（ａ）図に示
したパターンの８Ｂ−８Ｂ線に沿った断面構成図。
【図１５】この発明の第２の実施の形態に係る半導体装
置について説明するためのもので、（ａ）図はＤＲＡＭ
・ロジック混載集積回路におけるロジック回路部に形成
されたキャパシタブロック部の第３の製造工程における
パターン構成例を示す平面図、（ｂ）図は（ａ）図に示
したパターンの８Ｃ−８Ｃ線に沿った断面構成図。
置について説明するためのもので、（ａ）図はＤＲＡＭ
・ロジック混載集積回路におけるロジック回路部に形成
されたキャパシタブロック部の第３の製造工程における
パターン構成例を示す平面図、（ｂ）図は（ａ）図に示
したパターンの８Ｃ−８Ｃ線に沿った断面構成図。
【図１６】この発明の第２の実施の形態に係る半導体装
置について説明するためのもので、（ａ）図はＤＲＡＭ
・ロジック混載集積回路におけるロジック回路部に形成
されたキャパシタブロック部の第４の製造工程における
パターン構成例を示す平面図、（ｂ）図は（ａ）図に示
したパターンの８Ｄ−８Ｄ線に沿った断面構成図。
置について説明するためのもので、（ａ）図はＤＲＡＭ
・ロジック混載集積回路におけるロジック回路部に形成
されたキャパシタブロック部の第４の製造工程における
パターン構成例を示す平面図、（ｂ）図は（ａ）図に示
したパターンの８Ｄ−８Ｄ線に沿った断面構成図。
【図１７】この発明の第２の実施の形態に係る半導体装
置について説明するためのもので、（ａ）図はＤＲＡＭ
・ロジック混載集積回路におけるロジック回路部に形成
されたキャパシタブロック部の第５の製造工程における
パターン構成例を示す平面図、（ｂ）図は（ａ）図に示
したパターンの８Ｅ−８Ｅ線に沿った断面構成図。
置について説明するためのもので、（ａ）図はＤＲＡＭ
・ロジック混載集積回路におけるロジック回路部に形成
されたキャパシタブロック部の第５の製造工程における
パターン構成例を示す平面図、（ｂ）図は（ａ）図に示
したパターンの８Ｅ−８Ｅ線に沿った断面構成図。
【図１８】第２の実施の形態に係る半導体装置の変形例
について説明するためのパターン平面図。
について説明するためのパターン平面図。
１…トレンチ、 ２…素子分離領域、 ３，６…ゲート絶縁膜、 ４，７…ゲート電極、 １０…半導体基板（シリコン基板）、 １１…キャパシタ電極、 １２…キャパシタ絶縁膜、 １３…電荷蓄積層、 １４…カラー、 １４ａ…埋め込みストラップ（Buried-Strap）、 １５…埋め込みプレート（Buried-Plate）領域、 １７…第１の層間絶縁膜、 １８…第１のコンタクトプラグ、 １９…第１層目の金属配線、 ２０…第２の層間絶縁膜、 ２１…第２のコンタクトプラグ、 ２２…第２層目の金属配線、 ２３…フューズ素子、 ２４…表面保護膜。
Claims (20)
- 【請求項１】 半導体基板中に形成されたトレンチ構造
の複数個のキャパシタと、 前記複数個のキャパシタを電気的に接続して少なくとも
１つのキャパシタブロックを形成する配線部と を具備することを特徴とする半導体装置。 - 【請求項２】 前記複数個のキャパシタはそれぞれ、デ
ィープトレンチ構造のキャパシタであり、 前記ディープトレンチ構造のキャパシタは、前記半導体
基板に形成されたトレンチ内の下部の表面に形成された
キャパシタ電極と、前記トレンチ内の前記キャパシタ電
極の表面に形成されたキャパシタ絶縁膜と、前記トレン
チ内の上部側壁に形成された絶縁膜のカラーに開口され
た埋め込みストラップと、前記トレンチ内に埋め込まれ
た電荷蓄積層とを備え、 前記配線部は、前記半導体基板に埋め込み形成され、複
数個のキャパシタの各キャパシタ電極の上部相互を接続
する埋め込みプレート配線と、前記複数個のキャパシタ
の前記電荷蓄積層の上部相互に連なるように前記半導体
基板の表層部に形成されたストラップ間接合拡散層とを
備えることを特徴とする請求項１に記載の半導体装置。 - 【請求項３】 前記配線部は、前記複数個のキャパシタ
の電荷蓄積層の上部相互に連なるように形成されたスト
ラップ間接合拡散層に対してコンタクトする第１層目の
金属配線を更に具備することを特徴とする請求項２に記
載の半導体装置。 - 【請求項４】 前記第１層目の金属配線の上層に形成さ
れ、前記第１層目の金属配線を共通接続する第２層目の
金属配線を更に具備することを特徴とする請求項３に記
載の半導体装置。 - 【請求項５】 前記キャパシタは、半導体記憶装置のメ
モリセル以外の回路部に形成されることを特徴とする請
求項１に記載の半導体装置。 - 【請求項６】 前記半導体記憶装置のメモリセル以外の
回路部は、ＤＲＡＭ・ロジック混載集積回路におけるロ
ジック回路部であることを特徴とする請求項５に記載の
半導体装置。 - 【請求項７】 前記キャパシタは、前記ＤＲＡＭ・ロジ
ック混載集積回路におけるＤＲＡＭ部に形成されている
メモリセルのキャパシタと同じ構造であることを特徴と
する請求項６に記載の半導体装置。 - 【請求項８】 前記キャパシタのトレンチの長さは、前
記ＤＲＡＭ・ロジック混載集積回路におけるＤＲＡＭ部
に形成されているメモリセルのキャパシタのトレンチよ
りも長いことを特徴とする請求項６に記載の半導体装
置。 - 【請求項９】 前記キャパシタは、前記ＤＲＡＭ・ロジ
ック混載集積回路におけるＤＲＡＭ部に形成されている
メモリセルのキャパシタとはキャパシタ絶縁膜の種類、
膜厚が異なることを特徴とする請求項８に記載の半導体
装置。 - 【請求項１０】 半導体基板中に形成されたトレンチ構
造の複数個のキャパシタと、 前記複数個のトレンチ構造のキャパシタを電気的に接続
して複数のキャパシタブロックを形成する配線部と、 前記各配線部相互間を選択的に接続または分離すること
により、前記キャパシタブロックの容量値を可変する接
続／分離手段とを具備することを特徴とする半導体装
置。 - 【請求項１１】 前記複数個のトレンチ構造のキャパシ
タはそれぞれ、ディープトレンチ構造のキャパシタであ
り、 前記ディープトレンチ構造のキャパシタは、前記半導体
基板に形成されたトレンチ内の下部の表面に形成された
キャパシタ電極と、前記トレンチ内の前記キャパシタ電
極の表面に形成されたキャパシタ絶縁膜と、前記トレン
チ内の上部側壁に形成された絶縁膜のカラーに開口され
た埋め込みストラップと、前記トレンチ内に埋め込まれ
た電荷蓄積層とを備え、 前記配線部は、前記半導体基板に埋め込み形成され、複
数個のキャパシタの各キャパシタ電極の上部相互を接続
する埋め込みプレート配線と、前記複数個のキャパシタ
の電荷蓄積層の上部相互に連なるように前記半導体基板
の表層部に形成されたストラップ間接合拡散層とを備
え、 前記接続／分離手段は、前記キャパシタブロックの各配
線部相互間を接続するように形成され、選択的に切断さ
れるフューズ素子を備えることを特徴とする請求項１０
に記載の半導体装置。 - 【請求項１２】 前記配線部は、前記複数個のキャパシ
タの電荷蓄積層の上部相互に連なるように形成されたス
トラップ間接合拡散層に対してコンタクトする第１層目
の金属配線を更に具備することを特徴とする請求項１１
に記載の半導体装置。 - 【請求項１３】 前記第１層目の金属配線の上層に形成
され、前記第１層目の金属配線をキャパシタブロック毎
に共通接続する第２層目の金属配線を更に具備し、 前記フューズ素子は、前記各キャパシタブロックの前記
第２層目の金属配線の相互間を接続することを特徴とす
る請求項１１に記載の半導体装置。 - 【請求項１４】 前記フューズ素子は、前記第２層目の
金属配線と同じ材質で形成されることを特徴とする請求
項１３に記載の半導体装置。 - 【請求項１５】 前記フューズ素子は、前記第２層目の
金属配線の形成工程より前の工程で形成されることを特
徴とする請求項１３に記載の半導体装置。 - 【請求項１６】 前記キャパシタは、半導体記憶装置の
メモリセル以外の回路部に形成されていることを特徴と
する請求項１０に記載の半導体装置。 - 【請求項１７】 前記半導体記憶装置のメモリセル以外
の回路部は、ＤＲＡＭ・ロジック混載集積回路における
ロジック回路部であることを特徴とする請求項１６に記
載の半導体装置。 - 【請求項１８】 前記キャパシタは、前記ＤＲＡＭ・ロ
ジック混載集積回路におけるＤＲＡＭ部に形成されてい
るメモリセルのキャパシタと同じ構造であることを特徴
とする請求項１７に記載の半導体装置。 - 【請求項１９】 前記キャパシタのトレンチの長さは、
前記ＤＲＡＭ・ロジック混載集積回路におけるＤＲＡＭ
部に形成されているメモリセルのキャパシタのトレンチ
よりも長いことを特徴とする請求項１８に記載の半導体
装置。 - 【請求項２０】 前記キャパシタは、前記ＤＲＡＭ・ロ
ジック混載集積回路におけるＤＲＡＭ部に形成されてい
るメモリセルのキャパシタとはキャパシタ絶縁膜の種
類、膜厚が異なることを特徴とする請求項１９に記載の
半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10243760A JPH11145414A (ja) | 1997-09-04 | 1998-08-28 | 半導体装置 |
| US09/146,191 US6278149B1 (en) | 1997-09-04 | 1998-09-03 | Plurality of trench capacitors used for the peripheral circuit |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9-239594 | 1997-09-04 | ||
| JP23959497 | 1997-09-04 | ||
| JP10243760A JPH11145414A (ja) | 1997-09-04 | 1998-08-28 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11145414A true JPH11145414A (ja) | 1999-05-28 |
Family
ID=26534330
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10243760A Pending JPH11145414A (ja) | 1997-09-04 | 1998-08-28 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6278149B1 (ja) |
| JP (1) | JPH11145414A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6982447B2 (en) | 2003-03-05 | 2006-01-03 | Samsung Electronics Co., Ltd. | Ferroelectric memory devices |
| US7649241B2 (en) | 2002-12-30 | 2010-01-19 | Dongbu Electronics Co., Ltd. | Semiconductor device and method of manufacturing the same |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004253730A (ja) * | 2003-02-21 | 2004-09-09 | Renesas Technology Corp | 半導体集積回路装置およびその製造方法 |
| TWI246183B (en) * | 2004-10-07 | 2005-12-21 | Promos Technologies Inc | A dynamic RADOM access memory structure |
| CN100438040C (zh) * | 2004-10-14 | 2008-11-26 | 茂德科技股份有限公司 | 动态随机存取存储器的结构 |
| US7968929B2 (en) * | 2007-08-07 | 2011-06-28 | International Business Machines Corporation | On-chip decoupling capacitor structures |
| US8492818B2 (en) | 2010-09-14 | 2013-07-23 | International Business Machines Corporation | High capacitance trench capacitor |
| CN103162196B (zh) * | 2012-12-20 | 2015-04-01 | 宁波奇驰照明灯具有限公司 | Led天花灯 |
| FR3042912A1 (fr) * | 2015-10-26 | 2017-04-28 | Stmicroelectronics (Grenoble 2) Sas | Capteur d'images a grande gamme dynamique |
| US9998693B2 (en) | 2016-02-26 | 2018-06-12 | Stmicroelectronics (Grenoble 2) Sas | Image sensor adapted to blinking sources |
| US11177266B2 (en) * | 2019-08-26 | 2021-11-16 | Micron Technology, Inc. | Array of capacitors, an array of memory cells, a method of forming an array of capacitors, and a method of forming an array of memory cells |
| US11557593B2 (en) | 2020-11-30 | 2023-01-17 | Micron Technology, Inc. | Array of memory cells, methods used in forming an array of memory cells, methods used in forming an array of vertical transistors, and methods used in forming an array of capacitors |
| US11355531B1 (en) | 2020-11-30 | 2022-06-07 | Micron Technology, Inc. | Array of capacitors, an array of memory cells, method used in forming an array of memory cells, methods used in forming an array of capacitors, and methods used in forming a plurality of horizontally-spaced conductive lines |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62179145A (ja) * | 1986-01-31 | 1987-08-06 | Matsushita Electric Ind Co Ltd | Ｍｏｓ型半導体装置 |
| JPS62298155A (ja) * | 1986-06-18 | 1987-12-25 | Nec Corp | 半導体メモリセル |
| JPH02153560A (ja) | 1988-08-18 | 1990-06-13 | Matsushita Electron Corp | 半導体記憶装置およびその製造方法 |
| KR920010695B1 (ko) * | 1989-05-19 | 1992-12-12 | 삼성전자 주식회사 | 디램셀 및 그 제조방법 |
| US5256588A (en) * | 1992-03-23 | 1993-10-26 | Motorola, Inc. | Method for forming a transistor and a capacitor for use in a vertically stacked dynamic random access memory cell |
| JPH065809A (ja) | 1992-06-19 | 1994-01-14 | Toshiba Corp | 半導体装置 |
| US5442584A (en) * | 1993-09-14 | 1995-08-15 | Goldstar Electron Co., Ltd. | Semiconductor memory device and method for fabricating the same dynamic random access memory device construction |
| JP3268158B2 (ja) * | 1995-03-31 | 2002-03-25 | 株式会社東芝 | 半導体装置およびその製造方法 |
| US5525531A (en) * | 1995-06-05 | 1996-06-11 | International Business Machines Corporation | SOI DRAM with field-shield isolation |
| US5731941A (en) * | 1995-09-08 | 1998-03-24 | International Business Machines Corporation | Electrostatic discharge suppression circuit employing trench capacitor |
| US5792680A (en) * | 1996-11-25 | 1998-08-11 | Vanguard International Semiconductor Corporation | Method of forming a low cost DRAM cell with self aligned twin tub CMOS devices and a pillar shaped capacitor |
| US5805494A (en) * | 1997-04-30 | 1998-09-08 | International Business Machines Corporation | Trench capacitor structures |
-
1998
- 1998-08-28 JP JP10243760A patent/JPH11145414A/ja active Pending
- 1998-09-03 US US09/146,191 patent/US6278149B1/en not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7649241B2 (en) | 2002-12-30 | 2010-01-19 | Dongbu Electronics Co., Ltd. | Semiconductor device and method of manufacturing the same |
| US6982447B2 (en) | 2003-03-05 | 2006-01-03 | Samsung Electronics Co., Ltd. | Ferroelectric memory devices |
| US7439129B2 (en) | 2003-03-05 | 2008-10-21 | Samsung Electronics Co., Ltd. | Methods for fabricating ferroelectric memory devices |
Also Published As
| Publication number | Publication date |
|---|---|
| US6278149B1 (en) | 2001-08-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3532325B2 (ja) | 半導体記憶装置 | |
| US6191442B1 (en) | DRAM memory with TFT superposed on a trench capacitor | |
| US6376304B1 (en) | Semiconductor memory device and a method for fabricating the same | |
| US6603203B2 (en) | Semiconductor device having capacitive element structure and multilevel interconnection structure and method of fabricating the same | |
| US8759891B2 (en) | Semiconductor device comprising capacitor and method of fabricating the same | |
| KR100650468B1 (ko) | 반도체 집적 회로 장치 및 그 제조 방법 | |
| US9209192B2 (en) | Semiconductor device and method of fabricating the same | |
| US6407420B1 (en) | Integrated circuit device having line width determined by side wall spacer provided in openings formed in insulating film for connection conductors | |
| US5043298A (en) | Process for manufacturing a DRAM cell | |
| KR20020067981A (ko) | 액세스 속도를 향상시킨 반도체 메모리 장치 | |
| US6656814B2 (en) | Methods of fabricating integrated circuit devices including distributed and isolated dummy conductive regions | |
| US6677630B1 (en) | Semiconductor device having ferroelectric film and manufacturing method thereof | |
| US6576510B2 (en) | Method of producing a semiconductor memory device using a self-alignment process | |
| JPH11145414A (ja) | 半導体装置 | |
| US20030075744A1 (en) | Semiconductor device achieving reduced wiring length and reduced wiring delay by forming first layer wiring and gate upper electrode in same wire layer | |
| US7923843B2 (en) | Semiconductor device with a contact plug connected to multiple interconnects formed within | |
| US7411240B2 (en) | Integrated circuits including spacers that extend beneath a conductive line | |
| US6140174A (en) | Methods of forming wiring layers on integrated circuits including regions of high and low topography | |
| US6160284A (en) | Semiconductor device with sidewall insulating layers in the capacitor contact hole | |
| JP2001168285A (ja) | 半導体装置およびその製造方法 | |
| JPH06326271A (ja) | 半導体メモリセル及びその製造方法 | |
| KR100398304B1 (ko) | 반도체 장치의 제조 방법 | |
| US5811852A (en) | Memory cell structure fabricated with improved fabrication process by forming dielectric layer directly on an insulated surface of a substrate | |
| JP3092254B2 (ja) | ダイナミックｒａｍ | |
| US7439125B2 (en) | Contact structure for a stack DRAM storage capacitor |