JPH11145468A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JPH11145468A JPH11145468A JP9311851A JP31185197A JPH11145468A JP H11145468 A JPH11145468 A JP H11145468A JP 9311851 A JP9311851 A JP 9311851A JP 31185197 A JP31185197 A JP 31185197A JP H11145468 A JPH11145468 A JP H11145468A
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- contact hole
- diffusion layer
- semiconductor device
- sidewall spacer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/01—Manufacture or treatment
- H10W20/031—Manufacture or treatment of conductive parts of the interconnections
- H10W20/069—Manufacture or treatment of conductive parts of the interconnections by forming self-aligned vias or self-aligned contact plugs
Landscapes
- Semiconductor Memories (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 ゲート電極および拡散層の表面をシリサイド
化する技術が用いられているＳＲＡＭセルのゲート電極
とドレイン拡散層をつなぐ共通コンタクトがゲート電極
に対しての位置ずれマージンをバランス良く得ることを
課題としている。 【解決手段】 ゲート電極側壁に絶縁物からなる幅Ｗの
サイドウォールスペーサーを有し、ゲート電極表面およ
び拡散層表面に金属シリサイド層を有する絶縁ゲート型
電界効果トランジスタにおいて、前記ゲート電極と前記
拡散層を同一のコンタクトホールを用いて接続する場
合、前記コンタクトホールの中心位置を前記サイドウォ
ールスペーサー幅Ｗの半分の距離だけ、ゲート電極端よ
り拡散層側に移動させて形成する。
化する技術が用いられているＳＲＡＭセルのゲート電極
とドレイン拡散層をつなぐ共通コンタクトがゲート電極
に対しての位置ずれマージンをバランス良く得ることを
課題としている。 【解決手段】 ゲート電極側壁に絶縁物からなる幅Ｗの
サイドウォールスペーサーを有し、ゲート電極表面およ
び拡散層表面に金属シリサイド層を有する絶縁ゲート型
電界効果トランジスタにおいて、前記ゲート電極と前記
拡散層を同一のコンタクトホールを用いて接続する場
合、前記コンタクトホールの中心位置を前記サイドウォ
ールスペーサー幅Ｗの半分の距離だけ、ゲート電極端よ
り拡散層側に移動させて形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、絶縁ゲート型電界
効果トランジスタ構造の半導体装置及びその製造方法に
関し、特にスタティック・ランダムアクセスメモリ（Ｓ
ＲＡＭ）のセル構造を有する半導体装置及びその製造方
法に関する。
効果トランジスタ構造の半導体装置及びその製造方法に
関し、特にスタティック・ランダムアクセスメモリ（Ｓ
ＲＡＭ）のセル構造を有する半導体装置及びその製造方
法に関する。
【０００２】
【従来の技術】従来、メモリはＲＡＭとＲＯＭに大別で
き、ＲＡＭはランダムに読み書き可能なメモリで、ＲＯ
Ｍは予め書き込まれたデータの読み出し専用のメモリで
あり、ＲＡＭはその特性からＤＲＡＭとＳＲＡＭに分類
され、ＳＲＡＭには２個の高抵抗と４個のＭＯＳトラン
ジスタで１セルを構成する高抵抗負荷型と、６個のＭＯ
Ｓトランジスタで１セルを構成するＣＭＯＳ型が一般的
である。
き、ＲＡＭはランダムに読み書き可能なメモリで、ＲＯ
Ｍは予め書き込まれたデータの読み出し専用のメモリで
あり、ＲＡＭはその特性からＤＲＡＭとＳＲＡＭに分類
され、ＳＲＡＭには２個の高抵抗と４個のＭＯＳトラン
ジスタで１セルを構成する高抵抗負荷型と、６個のＭＯ
Ｓトランジスタで１セルを構成するＣＭＯＳ型が一般的
である。
【０００３】図５に４つのＰＭＯＳトランジスタと２つ
のＮＭＯＳトランジスタを有する６トランジスタＳＲＡ
Ｍセルの回路図を示す。６トランジスタＳＲＡＭセルは
２つのドライバーゲート１，２および２つのトランスフ
ァーゲート１，２が構成されており、ドライバーゲート
１の出力はドライバーゲート２のゲート電極と接点１
（５）で接続され、ドライバーゲート２の出力はドライ
バーゲート１のゲート電極と接点２（６）で接続されて
いる。
のＮＭＯＳトランジスタを有する６トランジスタＳＲＡ
Ｍセルの回路図を示す。６トランジスタＳＲＡＭセルは
２つのドライバーゲート１，２および２つのトランスフ
ァーゲート１，２が構成されており、ドライバーゲート
１の出力はドライバーゲート２のゲート電極と接点１
（５）で接続され、ドライバーゲート２の出力はドライ
バーゲート１のゲート電極と接点２（６）で接続されて
いる。
【０００４】図６に、図５で説明した１セルを示す６ト
ランジスタＳＲＡＭセルのレイアウト図の一例を示す。
Ｎ型拡散層１２とゲート電極１３はＮＭＯＳトランジス
タを、またＰ型拡散層１１とゲート電極１３はＰＭＯＳ
トランジスタをそれぞれ構成する。トランスファーゲー
ト１およびドライバーゲート１を構成するｎＭＯＳのド
レイン領域は、ドライバーゲート２のゲート電極１３と
同一のコンタクトホール（共通コンタクトホール）１７
で接続される構造となっている。共通コンタクトホール
１７は図５における接点１に相当し、共通コンタクトホ
ール１８は図５における接点２に相当している。これら
の共通コンタクトホール１７，１８を用いることによ
り、メモリセル内に必要なコンタクトホール数を削減す
ることが出来るため、セルサイズの縮小に効果がある。
ランジスタＳＲＡＭセルのレイアウト図の一例を示す。
Ｎ型拡散層１２とゲート電極１３はＮＭＯＳトランジス
タを、またＰ型拡散層１１とゲート電極１３はＰＭＯＳ
トランジスタをそれぞれ構成する。トランスファーゲー
ト１およびドライバーゲート１を構成するｎＭＯＳのド
レイン領域は、ドライバーゲート２のゲート電極１３と
同一のコンタクトホール（共通コンタクトホール）１７
で接続される構造となっている。共通コンタクトホール
１７は図５における接点１に相当し、共通コンタクトホ
ール１８は図５における接点２に相当している。これら
の共通コンタクトホール１７，１８を用いることによ
り、メモリセル内に必要なコンタクトホール数を削減す
ることが出来るため、セルサイズの縮小に効果がある。
【０００５】また、図６において、ワード線７はゲート
電極１４と共通であり、トランスファーゲート３，４の
ゲート電極となり、トランスファーゲート３の他方の拡
散層は接点１で共通コンタクトホール１７に接続され、
トランスファーゲート４の他方の拡散層は共通コンタク
トホール１８まで延長して接続されている。
電極１４と共通であり、トランスファーゲート３，４の
ゲート電極となり、トランスファーゲート３の他方の拡
散層は接点１で共通コンタクトホール１７に接続され、
トランスファーゲート４の他方の拡散層は共通コンタク
トホール１８まで延長して接続されている。
【０００６】図７は、Ｎ型拡散層上にポリシリコン層か
らなるゲート電極１３を有する場合の、共通コンタクト
ホール１７の平面図（図７（ａ））および図６のＡ−
Ａ′における断面図（図７（ｂ））である。図７（ｂ）
において、Ｐ型シリコン基板２１上にＰウェル領域２２
および素子分離領域２３が形成されており、ゲート酸化
膜２４を介してゲート電極１３が存在している。層間膜
２５の一部をエッチングして共通コンタクトホール１７
が形成されている。共通コンタクトホール１７の中心線
をゲート電極１３端に置くことにより、ゲート電極１３
上の共通コンタクトホール面積とＮ型拡散層１２上の共
通コンタクトホール面積が等しくなるようにしている。
このため共通コンタクトホール１７がゲート電極１３に
対して、左右に対称の位置ずれマージンが生まれる。
らなるゲート電極１３を有する場合の、共通コンタクト
ホール１７の平面図（図７（ａ））および図６のＡ−
Ａ′における断面図（図７（ｂ））である。図７（ｂ）
において、Ｐ型シリコン基板２１上にＰウェル領域２２
および素子分離領域２３が形成されており、ゲート酸化
膜２４を介してゲート電極１３が存在している。層間膜
２５の一部をエッチングして共通コンタクトホール１７
が形成されている。共通コンタクトホール１７の中心線
をゲート電極１３端に置くことにより、ゲート電極１３
上の共通コンタクトホール面積とＮ型拡散層１２上の共
通コンタクトホール面積が等しくなるようにしている。
このため共通コンタクトホール１７がゲート電極１３に
対して、左右に対称の位置ずれマージンが生まれる。
【０００７】
【発明が解決しようとする課題】しかしながら、近年の
電極幅０．３５ミクロン以降のロジックデバイスでは、
層抵抗を下げるため、ゲート電極および拡散層の表面を
シリサイド化する技術が用いられている。ゲート電極上
のシリサイド層と拡散層上のシリサイド層はゲート電極
側壁に形成された絶縁層からなるサイドウォールスペー
サーによって電気的に分離されている。ロジックＬＳＩ
上に混在するＳＲＡＭメモリセルにおいてもゲート電極
および拡散層の表面はシリサイド化された構造となる。
電極幅０．３５ミクロン以降のロジックデバイスでは、
層抵抗を下げるため、ゲート電極および拡散層の表面を
シリサイド化する技術が用いられている。ゲート電極上
のシリサイド層と拡散層上のシリサイド層はゲート電極
側壁に形成された絶縁層からなるサイドウォールスペー
サーによって電気的に分離されている。ロジックＬＳＩ
上に混在するＳＲＡＭメモリセルにおいてもゲート電極
および拡散層の表面はシリサイド化された構造となる。
【０００８】図８はゲート電極および拡散層の表面をシ
リサイド化した場合の共通コンタクト領域の平面図（図
８（ａ））、および断面図（図８（ｂ）、（ｃ））を示
す。図８（ｂ）において、ゲート電極１３の側壁にはサ
イドウォールスペーサー２６が存在し、ゲート電極１３
およびＮ型拡散層１２の表面にシリサイド層２７が形成
されている。通常コンタクトホール１７を形成時にレジ
ストを設けてエッチングによって、共通コンタクトホー
ル１７に露出したサイドウォールスペーサー２６は同時
にエッチングされ、図８（ｃ）に示すように、サイドウ
ォールスペーサー２６の存在していたＮ型拡散層領域１
２の一部には、サイドウォールスペーサー２６の一部を
エッチング除去のため、シリサイド層２７が存在しない
構造となる。
リサイド化した場合の共通コンタクト領域の平面図（図
８（ａ））、および断面図（図８（ｂ）、（ｃ））を示
す。図８（ｂ）において、ゲート電極１３の側壁にはサ
イドウォールスペーサー２６が存在し、ゲート電極１３
およびＮ型拡散層１２の表面にシリサイド層２７が形成
されている。通常コンタクトホール１７を形成時にレジ
ストを設けてエッチングによって、共通コンタクトホー
ル１７に露出したサイドウォールスペーサー２６は同時
にエッチングされ、図８（ｃ）に示すように、サイドウ
ォールスペーサー２６の存在していたＮ型拡散層領域１
２の一部には、サイドウォールスペーサー２６の一部を
エッチング除去のため、シリサイド層２７が存在しない
構造となる。
【０００９】図９は共通コンタクトの中心線をゲート電
極端に合わせた場合を０として、共通コンタクトの中心
線をゲート電極側に移動する方向を＋、拡散層側に移動
する方向を−とした場合の、ゲート電極に対する共通コ
ンタクトの位置ずれ距離と共通コンタクト抵抗の関係を
示している。図９の下段の共通コンタクトホール周辺の
平面図から、Ｎ型拡散層とゲート電極との共通コンタク
トホールにおいて、（−）方向は共通コンタクトホール
とゲート電極の重なり部分が減少する方向の場合を示
し、（＋）方向は共通コンタクトホールとゲート電極の
重なり部分が増加する方向の場合を示している。また、
この図９上段のグラフから、＋方向に０．０４ミクロン
以上位置ずれした場合、共通コンタクト抵抗が急激に上
昇する一方で、−方向には０．１４ミクロンまで位置ず
れしても共通コンタクト抵抗の上昇が見られないという
アンバランスな状態になっていることがわかる。
極端に合わせた場合を０として、共通コンタクトの中心
線をゲート電極側に移動する方向を＋、拡散層側に移動
する方向を−とした場合の、ゲート電極に対する共通コ
ンタクトの位置ずれ距離と共通コンタクト抵抗の関係を
示している。図９の下段の共通コンタクトホール周辺の
平面図から、Ｎ型拡散層とゲート電極との共通コンタク
トホールにおいて、（−）方向は共通コンタクトホール
とゲート電極の重なり部分が減少する方向の場合を示
し、（＋）方向は共通コンタクトホールとゲート電極の
重なり部分が増加する方向の場合を示している。また、
この図９上段のグラフから、＋方向に０．０４ミクロン
以上位置ずれした場合、共通コンタクト抵抗が急激に上
昇する一方で、−方向には０．１４ミクロンまで位置ず
れしても共通コンタクト抵抗の上昇が見られないという
アンバランスな状態になっていることがわかる。
【００１０】この原因は、ゲート電極１３上のシリサイ
ド層２７と共通コンタクトホール１７の重なり面積と、
Ｎ型拡散層１２上のシリサイド層２７と共通コンタクト
ホール１７の重なり面積が異なることに由来する。ま
た、サイドウォールスペーサー２６に覆われていたＮ型
拡散層１２は、不純物濃度が薄くなっており、またコン
タクトエッチングの際にシリサイド層２７が無いために
シリコン表面が削られやすいため、リーク電流が発生し
やすくなっている。
ド層２７と共通コンタクトホール１７の重なり面積と、
Ｎ型拡散層１２上のシリサイド層２７と共通コンタクト
ホール１７の重なり面積が異なることに由来する。ま
た、サイドウォールスペーサー２６に覆われていたＮ型
拡散層１２は、不純物濃度が薄くなっており、またコン
タクトエッチングの際にシリサイド層２７が無いために
シリコン表面が削られやすいため、リーク電流が発生し
やすくなっている。
【００１１】［発明の目的］本発明は、上述の共通コン
タクトホール部分のゲート電極および拡散層の表面をシ
リサイド化する技術が用いられているＳＲＡＭセルのゲ
ート電極とドレイン拡散層をつなぐ共通コンタクトが、
ゲート電極に対しての位置ずれマージンをバランス良く
得ることを目的としている。
タクトホール部分のゲート電極および拡散層の表面をシ
リサイド化する技術が用いられているＳＲＡＭセルのゲ
ート電極とドレイン拡散層をつなぐ共通コンタクトが、
ゲート電極に対しての位置ずれマージンをバランス良く
得ることを目的としている。
【００１２】
【課題を解決するための手段】本発明は、上記目的を達
成するものであり、ゲート電極側壁に絶縁物からなるサ
イドウォールスペーサーを有し、ゲート電極表面および
拡散層表面に金属シリサイド層を有する絶縁ゲート型電
界効果トランジスタにおいて、前記ゲート電極と前記拡
散層を同一のコンタクトホールを用いて接続する場合、
前記コンタクトホールの中心位置を前記サイドウォール
スペーサー幅の半分の距離だけ、ゲート電極端より拡散
層側に移動させて形成する。
成するものであり、ゲート電極側壁に絶縁物からなるサ
イドウォールスペーサーを有し、ゲート電極表面および
拡散層表面に金属シリサイド層を有する絶縁ゲート型電
界効果トランジスタにおいて、前記ゲート電極と前記拡
散層を同一のコンタクトホールを用いて接続する場合、
前記コンタクトホールの中心位置を前記サイドウォール
スペーサー幅の半分の距離だけ、ゲート電極端より拡散
層側に移動させて形成する。
【００１３】また、本発明は、ゲート電極側壁に絶縁物
からなる幅Ｗのサイドウォールスペーサーを有し、前記
ゲート電極表面および拡散層表面に金属シリサイド層を
有する半導体装置において、前記ゲート電極と前記拡散
層を同一のコンタクトホールを用いて接続する場合、前
記コンタクトホールの中心位置を前記サイドウォールス
ペーサー幅Ｗの半分の距離だけ、前記ゲート電極端より
前記拡散層側に移動させて形成したことを特徴とする。
からなる幅Ｗのサイドウォールスペーサーを有し、前記
ゲート電極表面および拡散層表面に金属シリサイド層を
有する半導体装置において、前記ゲート電極と前記拡散
層を同一のコンタクトホールを用いて接続する場合、前
記コンタクトホールの中心位置を前記サイドウォールス
ペーサー幅Ｗの半分の距離だけ、前記ゲート電極端より
前記拡散層側に移動させて形成したことを特徴とする。
【００１４】更に、上記半導体装置において、前記コン
タクトホール形成時に、前記サイドウォールスペーサー
を取り除いていないことを特徴とする。また、前記コン
タクトホール形成時に、前記サイドウォールスペーサー
を取り除いたことを特徴とする。さらに、上記半導体装
置において、該半導体装置は絶縁ゲート型電界効果トラ
ンジスタを有するスタティックランダムアクセスメモリ
（ＳＲＡＭ）のセルであることを特徴とする。
タクトホール形成時に、前記サイドウォールスペーサー
を取り除いていないことを特徴とする。また、前記コン
タクトホール形成時に、前記サイドウォールスペーサー
を取り除いたことを特徴とする。さらに、上記半導体装
置において、該半導体装置は絶縁ゲート型電界効果トラ
ンジスタを有するスタティックランダムアクセスメモリ
（ＳＲＡＭ）のセルであることを特徴とする。
【００１５】また、本発明は、ゲート電極側壁に絶縁物
からなる幅Ｗのサイドウォールスペーサーを有し、前記
ゲート電極表面および拡散層表面に金属シリサイド層を
有する絶縁ゲート型電界効果トランジスタの半導体装置
の製造方法において、前記ゲート電極と前記拡散層を同
一のコンタクトホールを用いて接続する場合、前記コン
タクトホールの中心位置を前記サイドウォールスペーサ
ー幅Ｗの半分の距離だけ、前記ゲート電極端より前記拡
散層側に移動させて形成することを特徴とする。
からなる幅Ｗのサイドウォールスペーサーを有し、前記
ゲート電極表面および拡散層表面に金属シリサイド層を
有する絶縁ゲート型電界効果トランジスタの半導体装置
の製造方法において、前記ゲート電極と前記拡散層を同
一のコンタクトホールを用いて接続する場合、前記コン
タクトホールの中心位置を前記サイドウォールスペーサ
ー幅Ｗの半分の距離だけ、前記ゲート電極端より前記拡
散層側に移動させて形成することを特徴とする。
【発明の実施の形態】［第１の実施形態］次に、本発明
の第１の実施形態について図面を参照して、詳細に説明
する。
の第１の実施形態について図面を参照して、詳細に説明
する。
【００１６】図１は本発明の半導体装置である共通コン
タクトホール１７部分の平面図（図１（ａ））およびＡ
−Ａ′での断面図（図１（ｂ））を示している。かかる
構成は、例えば、図５及び図６に示すＳＲＡＭの半導体
装置に適用できる。
タクトホール１７部分の平面図（図１（ａ））およびＡ
−Ａ′での断面図（図１（ｂ））を示している。かかる
構成は、例えば、図５及び図６に示すＳＲＡＭの半導体
装置に適用できる。
【００１７】図１（ａ）において、Ｎ型拡散層１２とゲ
ート電極１３とを接続する場合に共通コンタクトホール
１７を形成する平面図を示している。
ート電極１３とを接続する場合に共通コンタクトホール
１７を形成する平面図を示している。
【００１８】図１（ｂ）には、Ｐ型シリコン基板２１上
にＰウェル領域２２およびＬＯＣＯＳ（Local Oxidatio
n of Silicon）等の素子分離領域２３が形成されてお
り、ゲート酸化膜２４を介してゲート電極１３が存在し
ている。層間膜２５の一部をエッチングして共通コンタ
クトホール１７が形成されている。共通コンタクトホー
ル１７の形成時のエッチングによって、共通コンタクト
ホール１７に露出したサイドウォールスペーサー２６は
同時にエッチングされ、図１（ｂ）に示すようにサイド
ウォールスペーサー２６の存在していた拡散層領域１２
の一部にはシリサイド層２７が存在しない構造となる。
これは、Ｐ型ウェル領域内にイオン注入法等でＮ型拡散
層１２を形成し、コンタクトホール１７を形成する前に
は図１（ｂ）上ゲート電極１３の左側にサイドウォール
部と該サイドウォール部に隣接してシリサイド領域２７
が形成しており、コンタクトホール１７を形成すること
でコンタクトホール１７下のサイドウォール部が除去さ
れたものである。
にＰウェル領域２２およびＬＯＣＯＳ（Local Oxidatio
n of Silicon）等の素子分離領域２３が形成されてお
り、ゲート酸化膜２４を介してゲート電極１３が存在し
ている。層間膜２５の一部をエッチングして共通コンタ
クトホール１７が形成されている。共通コンタクトホー
ル１７の形成時のエッチングによって、共通コンタクト
ホール１７に露出したサイドウォールスペーサー２６は
同時にエッチングされ、図１（ｂ）に示すようにサイド
ウォールスペーサー２６の存在していた拡散層領域１２
の一部にはシリサイド層２７が存在しない構造となる。
これは、Ｐ型ウェル領域内にイオン注入法等でＮ型拡散
層１２を形成し、コンタクトホール１７を形成する前に
は図１（ｂ）上ゲート電極１３の左側にサイドウォール
部と該サイドウォール部に隣接してシリサイド領域２７
が形成しており、コンタクトホール１７を形成すること
でコンタクトホール１７下のサイドウォール部が除去さ
れたものである。
【００１９】従来例に比べ、共通コンタクトホール１７
の中心線をゲート電極１３の側壁に形成されたサイドウ
ォールスペーサー２６の幅Ｗの半分だけＮ型拡散層１２
側に移動しておくことにより、ゲート電極１３上のシリ
サイド層２７上と共通コンタクトホール１７の重なり面
積が、Ｎ型拡散層１２上のシリサイド層２７と共通コン
タクトホール１７の重なり面積が等しくなるようにして
いる。このため共通コンタクトホール１７がゲート電極
１３に対して、左右に対称の位置ずれマージンが生まれ
る。
の中心線をゲート電極１３の側壁に形成されたサイドウ
ォールスペーサー２６の幅Ｗの半分だけＮ型拡散層１２
側に移動しておくことにより、ゲート電極１３上のシリ
サイド層２７上と共通コンタクトホール１７の重なり面
積が、Ｎ型拡散層１２上のシリサイド層２７と共通コン
タクトホール１７の重なり面積が等しくなるようにして
いる。このため共通コンタクトホール１７がゲート電極
１３に対して、左右に対称の位置ずれマージンが生まれ
る。
【００２０】図４は本実施形態を適用した場合の共通コ
ンタクトホール１７の中心線をゲート電極端からサイド
ウォールスペーサー２６の幅Ｗの半分だけ拡散層側にず
らしたところを０として、共通コンタクトの中心線をゲ
ート電極側に移動する方向を＋、拡散層側に移動する方
向を−とした場合の、ゲート電極に対する共通コンタク
トの位置ずれ距離と共通コンタクト抵抗の関係を示して
いる。また、図４下段の共通コンタクトホール周辺の平
面図から、Ｎ型拡散層とゲート電極との共通コンタクト
ホールにおいて、（−）方向は共通コンタクトホールと
ゲート電極の重なり部分が減少する方向の場合を示し、
（＋）方向は共通コンタクトホールとゲート電極の重な
り部分が増加する方向の場合を示している。
ンタクトホール１７の中心線をゲート電極端からサイド
ウォールスペーサー２６の幅Ｗの半分だけ拡散層側にず
らしたところを０として、共通コンタクトの中心線をゲ
ート電極側に移動する方向を＋、拡散層側に移動する方
向を−とした場合の、ゲート電極に対する共通コンタク
トの位置ずれ距離と共通コンタクト抵抗の関係を示して
いる。また、図４下段の共通コンタクトホール周辺の平
面図から、Ｎ型拡散層とゲート電極との共通コンタクト
ホールにおいて、（−）方向は共通コンタクトホールと
ゲート電極の重なり部分が減少する方向の場合を示し、
（＋）方向は共通コンタクトホールとゲート電極の重な
り部分が増加する方向の場合を示している。
【００２１】この図４から、＋方向、−方向ともに０．
０９ミクロンという左右に対称な位置ずれマージンが得
られた。
０９ミクロンという左右に対称な位置ずれマージンが得
られた。
【００２２】［第２の実施形態］次に、本発明の第２の
実施形態について図面を参照して説明する。図２は図１
のコンタクトホール１７を形成した後の工程を示し、図
１と同一符号は同一部分であり、重複する説明を省略す
る。
実施形態について図面を参照して説明する。図２は図１
のコンタクトホール１７を形成した後の工程を示し、図
１と同一符号は同一部分であり、重複する説明を省略す
る。
【００２３】共通コンタクトホール１７を形成後、共通
コンタクトホール１７にＮ型の不純物、たとえばリン
を、エネルギー３０〜７０ｋｅＶ、ドーズ量５×１０14
〜５×１０15ｃｍ-2注入する事により、図２に示すよう
にＮ型拡散層２（２８）を形成する。この結果、シリサ
イド２７の形成されていない拡散層領域の接合深さを深
く、かつ高濃度にできるため、従来問題であったリーク
電流を低減することが出来る。
コンタクトホール１７にＮ型の不純物、たとえばリン
を、エネルギー３０〜７０ｋｅＶ、ドーズ量５×１０14
〜５×１０15ｃｍ-2注入する事により、図２に示すよう
にＮ型拡散層２（２８）を形成する。この結果、シリサ
イド２７の形成されていない拡散層領域の接合深さを深
く、かつ高濃度にできるため、従来問題であったリーク
電流を低減することが出来る。
【００２４】［実施形態３］次に、本発明の第３の実施
形態について図面を参照して説明する。図３（ａ）は、
図１（ａ）と同様に、Ｎ型拡散層１２とゲート電極１３
とを接続する場合に共通コンタクトホール１７を形成す
る平面図を示している。
形態について図面を参照して説明する。図３（ａ）は、
図１（ａ）と同様に、Ｎ型拡散層１２とゲート電極１３
とを接続する場合に共通コンタクトホール１７を形成す
る平面図を示している。
【００２５】図３（ｂ）において、サイドウォールスペ
ーサー２６の材質を層間膜２５と異なるものを使うこと
により、共通コンタクトホール１７の形成時のエッチン
グ時にサイドウォールスペーサー２６を残すことが可能
である。たとえば層間膜２５に酸化膜、サイドウォール
スペーサー２６に窒化膜を使い、対窒化膜選択比２０程
度の酸化膜エッチング条件を用いることにより、サイド
ウォールスペーサー２６を殆どエッチングすることなく
共通コンタクト内に残すことが出来る。
ーサー２６の材質を層間膜２５と異なるものを使うこと
により、共通コンタクトホール１７の形成時のエッチン
グ時にサイドウォールスペーサー２６を残すことが可能
である。たとえば層間膜２５に酸化膜、サイドウォール
スペーサー２６に窒化膜を使い、対窒化膜選択比２０程
度の酸化膜エッチング条件を用いることにより、サイド
ウォールスペーサー２６を殆どエッチングすることなく
共通コンタクト内に残すことが出来る。
【００２６】この構造ではサイドウォールスペーサー下
のシリサイドされていないシリコン表面が露出しないの
で、リークの発生が抑えられる。
のシリサイドされていないシリコン表面が露出しないの
で、リークの発生が抑えられる。
【００２７】上記実施形態では、特にＳＲＡＭのトラン
スファーゲートとドライバーゲートとの接点に用いるコ
ンタクトホールに用いる場合に適切な例を示したが、Ｓ
ＲＡＭの２抵抗と４ＭＯＳトランジスタの場合や、フラ
ッシュメモリのトランスファーゲートとワード線に接続
された各セルとのコンタクト点で用いるコンタクトホー
ルの形成の場合等に用いる他の形態の場合であっても本
発明を適用できる。
スファーゲートとドライバーゲートとの接点に用いるコ
ンタクトホールに用いる場合に適切な例を示したが、Ｓ
ＲＡＭの２抵抗と４ＭＯＳトランジスタの場合や、フラ
ッシュメモリのトランスファーゲートとワード線に接続
された各セルとのコンタクト点で用いるコンタクトホー
ルの形成の場合等に用いる他の形態の場合であっても本
発明を適用できる。
【００２８】
【発明の効果】本発明によれば、半導体装置及びこの製
造方法により、半導体装置のゲート電極と拡散層とのコ
ンタクト用コンタクトホールにつき、ゲート電極のサイ
ドウォールの厚さの半分の側面を中心線としてエッチン
グを行うので、共通コンタクトがゲート電極に対しての
位置ずれマージンをバランス良く得ることができる。
造方法により、半導体装置のゲート電極と拡散層とのコ
ンタクト用コンタクトホールにつき、ゲート電極のサイ
ドウォールの厚さの半分の側面を中心線としてエッチン
グを行うので、共通コンタクトがゲート電極に対しての
位置ずれマージンをバランス良く得ることができる。
【００２９】特に、ＳＲＡＭのトランスファーゲートと
ドライバーゲートとの接点に用いるコンタクトホールに
用いることができるので、接点の抵抗値が減少し、ＳＲ
ＡＭとして低消費電力で高速の書き込み、読み出しを達
成できる。
ドライバーゲートとの接点に用いるコンタクトホールに
用いることができるので、接点の抵抗値が減少し、ＳＲ
ＡＭとして低消費電力で高速の書き込み、読み出しを達
成できる。
【図１】本発明の第１の実施形態の平面図および断面図
である。
である。
【図２】本発明の第２の実施形態の断面図である。
【図３】本発明の第３の実施形態の平面図および断面図
である。
である。
【図４】本実施形態の効果を示す共通コンタクト抵抗と
ゲート電極に対する位置ずれとの関係を示す図である。
ゲート電極に対する位置ずれとの関係を示す図である。
【図５】一般的なＳＲＡＭ回路図である。
【図６】ＳＲＡＭレイアウト図の一例である。
【図７】第１の従来例の平面図および断面図である。
【図８】第２の従来例の断面図である。
【図９】第３の従来例の共通コンタクト抵抗とゲート電
極に対する位置ずれとの関係を示す図である。
極に対する位置ずれとの関係を示す図である。
１ ドライバーゲート１ ２ ドライバーゲート２ ３ トランスファーゲート１ ４ トランスファーゲート２ ５ 接点１ ６ 接点２ ７ ワード線 ８ Ｖｄｄ ９ ＧＮＤ １１ Ｐ型拡散層 １２ Ｎ型拡散層 １３ ゲート電極 １４ ゲート電極（ワード線） １５ コンタクトホール（Ｖｃｃ） １６ コンタクトホール（ＧＮＤ） １７ 共通コンタクトホール（接点１に対応） １８ 共通コンタクトホール（接点２に対応） ２１ Ｐ型シリコン基板 ２２ Ｐウェル領域 ２３ 素子分離領域 ２４ ゲート酸化膜 ２５ 層間膜 ２６ サイドウォールスペーサー ２８ Ｎ型拡散層２
Claims (8)
- 【請求項１】 ゲート電極側壁に絶縁物からなる幅Ｗの
サイドウォールスペーサーを有し、前記ゲート電極表面
および拡散層表面に金属シリサイド層を有する半導体装
置において、 前記ゲート電極と前記拡散層を同一のコンタクトホール
を用いて接続する場合、前記コンタクトホールの中心位
置を前記サイドウォールスペーサー幅Ｗの半分の距離だ
け、前記ゲート電極端より前記拡散層側に移動させて形
成したことを特徴とする半導体装置。 - 【請求項２】 請求項１に記載の半導体装置において、
前記コンタクトホール形成時に、前記サイドウォールス
ペーサーを取り除いていないことを特徴とする半導体装
置。 - 【請求項３】 請求項１に記載の半導体装置において、
前記コンタクトホール形成時に、前記サイドウォールス
ペーサーを取り除いたことを特徴とする半導体装置。 - 【請求項４】 請求項１乃至４のいずれか１項に記載の
半導体装置において、該半導体装置は絶縁ゲート型電界
効果トランジスタを有するスタティックランダムアクセ
スメモリ（ＳＲＡＭ）のセルであることを特徴とする半
導体装置。 - 【請求項５】 ゲート電極側壁に絶縁物からなる幅Ｗの
サイドウォールスペーサーを有し、前記ゲート電極表面
および拡散層表面に金属シリサイド層を有する絶縁ゲー
ト型電界効果トランジスタの半導体装置の製造方法にお
いて、 前記ゲート電極と前記拡散層を同一のコンタクトホール
を用いて接続する場合、前記コンタクトホールの中心位
置を前記サイドウォールスペーサー幅Ｗの半分の距離だ
け、前記ゲート電極端より前記拡散層側に移動させて形
成することを特徴とする半導体装置の製造方法。 - 【請求項６】 請求項５に記載の半導体装置の製造方法
において、前記コンタクトホール形成時に、前記サイド
ウォールスペーサーを取り除かないことを特徴とする半
導体装置の製造方法。 - 【請求項７】 請求項５に記載の半導体装置の製造方法
において、前記コンタクトホール形成時に、前記サイド
ウォールスペーサーを取り除くことを特徴とする半導体
装置の製造方法。 - 【請求項８】 請求項５又は７に記載の半導体装置の製
造方法において、前記サイドウォールを取り除いたコン
タクトホールに前記拡散層と同導電型の不純物を追加注
入することを特徴とする半導体装置の製造方法。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9311851A JP3064999B2 (ja) | 1997-11-13 | 1997-11-13 | 半導体装置およびその製造方法 |
| US09/188,378 US6031271A (en) | 1997-11-13 | 1998-11-10 | High yield semiconductor device and method of fabricating the same |
| EP98250396A EP0917194B1 (en) | 1997-11-13 | 1998-11-12 | Method of fabricating a semiconductor device including alignment of a contact hole |
| DE69841784T DE69841784D1 (de) | 1997-11-13 | 1998-11-12 | Verfahren zur Herstellung eines Halbleiterbauelementes mit genauer Positionierung eines Kontaktloches |
| KR1019980048386A KR100313779B1 (ko) | 1997-11-13 | 1998-11-12 | 고일드의반도체장치및그제조방법 |
| CN98124910A CN1132249C (zh) | 1997-11-13 | 1998-11-13 | 静态随机存取存储单元及其制造方法 |
| US09/255,695 US6194261B1 (en) | 1997-11-13 | 1999-02-23 | High yield semiconductor device and method of fabricating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9311851A JP3064999B2 (ja) | 1997-11-13 | 1997-11-13 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11145468A true JPH11145468A (ja) | 1999-05-28 |
| JP3064999B2 JP3064999B2 (ja) | 2000-07-12 |
Family
ID=18022186
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9311851A Expired - Lifetime JP3064999B2 (ja) | 1997-11-13 | 1997-11-13 | 半導体装置およびその製造方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (2) | US6031271A (ja) |
| EP (1) | EP0917194B1 (ja) |
| JP (1) | JP3064999B2 (ja) |
| KR (1) | KR100313779B1 (ja) |
| CN (1) | CN1132249C (ja) |
| DE (1) | DE69841784D1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004214512A (ja) * | 2003-01-07 | 2004-07-29 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| JP2005005368A (ja) * | 2003-06-10 | 2005-01-06 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| JP2017017359A (ja) * | 1999-10-13 | 2017-01-19 | ソニー株式会社 | 半導体装置およびその製造方法 |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100414220B1 (ko) * | 2001-06-22 | 2004-01-07 | 삼성전자주식회사 | 공유 콘택을 가지는 반도체 장치 및 그 제조 방법 |
| JP4911838B2 (ja) | 2001-07-06 | 2012-04-04 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| JP5305622B2 (ja) * | 2006-08-31 | 2013-10-02 | キヤノン株式会社 | 光電変換装置の製造方法 |
| US7928577B2 (en) * | 2008-07-16 | 2011-04-19 | Micron Technology, Inc. | Interconnect structures for integration of multi-layered integrated circuit devices and methods for forming the same |
| JP2011096904A (ja) * | 2009-10-30 | 2011-05-12 | Renesas Electronics Corp | 半導体装置およびその製造方法 |
| CN102468175B (zh) * | 2010-11-18 | 2014-02-05 | 中芯国际集成电路制造(上海)有限公司 | 晶体管的制作方法 |
| US8581348B2 (en) * | 2011-12-13 | 2013-11-12 | GlobalFoundries, Inc. | Semiconductor device with transistor local interconnects |
| US9443758B2 (en) | 2013-12-11 | 2016-09-13 | Taiwan Semiconductor Manufacturing Co., Ltd. | Connecting techniques for stacked CMOS devices |
| CN109244074B (zh) * | 2017-07-10 | 2020-10-16 | 中芯国际集成电路制造(北京)有限公司 | 一种双端口sram器件及其制作方法、电子装置 |
| CN114496910A (zh) * | 2022-01-10 | 2022-05-13 | 上海华虹宏力半导体制造有限公司 | 双接触孔实现方法 |
| CN115802743B (zh) * | 2022-11-11 | 2025-07-15 | 上海积塔半导体有限公司 | 半导体测试结构及其制备方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0744275B2 (ja) * | 1988-10-06 | 1995-05-15 | 日本電気株式会社 | 高耐圧ｍｏｓ型半導体装置の製造方法 |
| GB9219268D0 (en) * | 1992-09-11 | 1992-10-28 | Inmos Ltd | Semiconductor device incorporating a contact and manufacture thereof |
| JPH08181205A (ja) * | 1994-12-26 | 1996-07-12 | Mitsubishi Electric Corp | 半導体装置の配線構造およびその製造方法 |
| US5861340A (en) * | 1996-02-15 | 1999-01-19 | Intel Corporation | Method of forming a polycide film |
| US5824579A (en) * | 1996-04-15 | 1998-10-20 | Motorola, Inc. | Method of forming shared contact structure |
| US5705437A (en) * | 1996-09-25 | 1998-01-06 | Taiwan Semiconductor Manufacturing Company, Ltd. | Trench free process for SRAM |
-
1997
- 1997-11-13 JP JP9311851A patent/JP3064999B2/ja not_active Expired - Lifetime
-
1998
- 1998-11-10 US US09/188,378 patent/US6031271A/en not_active Expired - Lifetime
- 1998-11-12 DE DE69841784T patent/DE69841784D1/de not_active Expired - Lifetime
- 1998-11-12 KR KR1019980048386A patent/KR100313779B1/ko not_active Expired - Fee Related
- 1998-11-12 EP EP98250396A patent/EP0917194B1/en not_active Expired - Lifetime
- 1998-11-13 CN CN98124910A patent/CN1132249C/zh not_active Expired - Lifetime
-
1999
- 1999-02-23 US US09/255,695 patent/US6194261B1/en not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017017359A (ja) * | 1999-10-13 | 2017-01-19 | ソニー株式会社 | 半導体装置およびその製造方法 |
| JP2004214512A (ja) * | 2003-01-07 | 2004-07-29 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| JP2005005368A (ja) * | 2003-06-10 | 2005-01-06 | Matsushita Electric Ind Co Ltd | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990045224A (ko) | 1999-06-25 |
| KR100313779B1 (ko) | 2001-12-28 |
| CN1223472A (zh) | 1999-07-21 |
| EP0917194A3 (en) | 2000-05-17 |
| US6031271A (en) | 2000-02-29 |
| JP3064999B2 (ja) | 2000-07-12 |
| EP0917194B1 (en) | 2010-07-28 |
| DE69841784D1 (de) | 2010-09-09 |
| EP0917194A2 (en) | 1999-05-19 |
| US6194261B1 (en) | 2001-02-27 |
| CN1132249C (zh) | 2003-12-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8652896B2 (en) | Semiconductor memory device and fabrication process thereof | |
| KR19990029183A (ko) | 반도체 장치 및 그 제조 방법 | |
| US20080179676A1 (en) | Semiconductor memory device | |
| JP2002329798A (ja) | 半導体装置 | |
| JP3064999B2 (ja) | 半導体装置およびその製造方法 | |
| US5654572A (en) | Static random access memory device | |
| US20080079077A1 (en) | Semiconductor Device And Manufacturing Method Thereof | |
| KR100240535B1 (ko) | 반도체 기억장치 및 그 제조방법 | |
| US5945715A (en) | Semiconductor memory device having a memory cell region and a peripheral circuit region and method of manufacturing the same | |
| JP2004103851A (ja) | スタティック型半導体記憶装置 | |
| US6445017B2 (en) | Full CMOS SRAM cell | |
| US7410843B2 (en) | Methods for fabricating reduced floating body effect static random access memory cells | |
| JP3712313B2 (ja) | Ｓｒａｍセルの構造及びその製造方法 | |
| JPH10173072A (ja) | 半導体装置の製造方法および半導体装置 | |
| US6642584B2 (en) | Dual work function semiconductor structure with borderless contact and method of fabricating the same | |
| JP2952589B2 (ja) | Ｓｒａｍセル及びその製造方法 | |
| JPH10163435A (ja) | 半導体記憶装置及びその製造方法 | |
| KR100325464B1 (ko) | 자기 정렬된 금속 플러그를 이용한 ｃｍｏｓ 메모리소자의 제조 방법 | |
| JP2877069B2 (ja) | スタティック型半導体メモリ装置 | |
| JPH10270572A (ja) | 半導体装置およびその製造方法 | |
| JPWO1997005652A1 (ja) | Ｓｒａｍ装置およびその製造方法 | |
| US20050263820A1 (en) | Semiconductor device and manufacturing method thereof | |
| JP2621824B2 (ja) | 半導体装置の製造方法 | |
| JPH0773115B2 (ja) | 半導体記憶装置 | |
| JP2003273249A (ja) | 半導体集積回路装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090512 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090512 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100512 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100512 Year of fee payment: 10 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100512 Year of fee payment: 10 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100512 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110512 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120512 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120512 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130512 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140512 Year of fee payment: 14 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |