JPH08181205A - 半導体装置の配線構造およびその製造方法 - Google Patents
半導体装置の配線構造およびその製造方法Info
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- JPH08181205A JPH08181205A JP6322292A JP32229294A JPH08181205A JP H08181205 A JPH08181205 A JP H08181205A JP 6322292 A JP6322292 A JP 6322292A JP 32229294 A JP32229294 A JP 32229294A JP H08181205 A JPH08181205 A JP H08181205A
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【目的】 局所配線構造のパターニングを容易にし、か
つ、十分配線抵抗の低い局所配線構造を有する半導体装
置の配線構造およびその製造方法を提供する。 【構成】 ゲート電極４と、このゲート電極４の近傍に
設けられた活性領域２ａと、このゲート電極４と活性領
域２ａとを露出するコンタクトホール１３内に、第１埋
込層１５が形成されている。これにより、コンタクトホ
ール１３は、容易に形成でき、また第１埋込層１５は十
分低い配線抵抗値を有している。
つ、十分配線抵抗の低い局所配線構造を有する半導体装
置の配線構造およびその製造方法を提供する。 【構成】 ゲート電極４と、このゲート電極４の近傍に
設けられた活性領域２ａと、このゲート電極４と活性領
域２ａとを露出するコンタクトホール１３内に、第１埋
込層１５が形成されている。これにより、コンタクトホ
ール１３は、容易に形成でき、また第１埋込層１５は十
分低い配線抵抗値を有している。
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置の配線構
造およびその製造方法に関し、より特定的には、半導体
装置の微細化を図るための局所配線構造を有する半導体
装置の配線構造およびその製造方法に関する。
造およびその製造方法に関し、より特定的には、半導体
装置の微細化を図るための局所配線構造を有する半導体
装置の配線構造およびその製造方法に関する。
【０００２】
【従来の技術】近年、半導体装置には、動作の高速化お
よび半導体装置の微細化の要求が高まっている。この２
つの要求を満足させるため、半導体装置の内部に用いら
れる配線構造をいわゆる局所配線構造としたり、また、
導電層の一部にシリサイド層を導入することによる導電
層の低抵抗化を図ったりしている。
よび半導体装置の微細化の要求が高まっている。この２
つの要求を満足させるため、半導体装置の内部に用いら
れる配線構造をいわゆる局所配線構造としたり、また、
導電層の一部にシリサイド層を導入することによる導電
層の低抵抗化を図ったりしている。
【０００３】ここで、従来の局所配線構造を有する半導
体装置について、図２８および図２９を参照して説明す
る。なお、図２８は、局所配線構造を有するＳＲＡＭの
６Ｔｒメモリセルレイアウトを示す平面図であり、従来
の局所配線構造を有しない６Ｔｒメモリセルレイアウト
と比較した場合、約３０％の微細化が達成されている。
図中ＩＧはゲート電極，ＦＬは素子分離酸化膜，ＩＣは
コンタクト部，ＬＩＣは局所配線部を示している。この
局所配線構造を図２９の断面図に示す。図２９は、図２
８中Ｘ−Ｘ線矢視断面図を示す。
体装置について、図２８および図２９を参照して説明す
る。なお、図２８は、局所配線構造を有するＳＲＡＭの
６Ｔｒメモリセルレイアウトを示す平面図であり、従来
の局所配線構造を有しない６Ｔｒメモリセルレイアウト
と比較した場合、約３０％の微細化が達成されている。
図中ＩＧはゲート電極，ＦＬは素子分離酸化膜，ＩＣは
コンタクト部，ＬＩＣは局所配線部を示している。この
局所配線構造を図２９の断面図に示す。図２９は、図２
８中Ｘ−Ｘ線矢視断面図を示す。
【０００４】シリコン基板１の主表面の上に、ゲート酸
化膜１０を介在してゲート電極４が形成されている。ゲ
ート電極４の上にゲート電極４の低抵抗化を図るための
シリサイド膜５が形成されている。ゲート電極４および
シリサイド膜５の側壁は、側壁酸化膜６により覆われて
いる。
化膜１０を介在してゲート電極４が形成されている。ゲ
ート電極４の上にゲート電極４の低抵抗化を図るための
シリサイド膜５が形成されている。ゲート電極４および
シリサイド膜５の側壁は、側壁酸化膜６により覆われて
いる。
【０００５】シリコン基板１の主表面から所定深さにか
けて、ソース／ドレイン領域を形成する活性領域２ａ，
２ｂが形成されている。この活性領域２ａ，２ｂの主表
面には、この活性領域２ａ，２ｂの低抵抗化を図るため
のシリサイド層３ａ，３ｂが形成されている。
けて、ソース／ドレイン領域を形成する活性領域２ａ，
２ｂが形成されている。この活性領域２ａ，２ｂの主表
面には、この活性領域２ａ，２ｂの低抵抗化を図るため
のシリサイド層３ａ，３ｂが形成されている。
【０００６】ここで、ゲート電極４と活性領域２ａとを
接続するために、チタン層７とチタンナイトライド層８
とからなる局所配線が形成されている。また、ゲート電
極４，チタン層７およびチタンナイトライド層８は、層
間酸化膜９により覆われている。
接続するために、チタン層７とチタンナイトライド層８
とからなる局所配線が形成されている。また、ゲート電
極４，チタン層７およびチタンナイトライド層８は、層
間酸化膜９により覆われている。
【０００７】次に、上記局所配線構造を有する半導体装
置の製造工程について説明する。まず、図３０を参照し
て、シリコン基板１の上に、シリコン酸化膜などからな
るゲート酸化膜１０を介在して、ポリシリコンなどから
なる所定形状のゲート電極４を形成する。その後、この
ゲート電極４をマスクとして、シリコン基板１に不純物
を導入して、活性領域２ａ，２ｂを形成する。
置の製造工程について説明する。まず、図３０を参照し
て、シリコン基板１の上に、シリコン酸化膜などからな
るゲート酸化膜１０を介在して、ポリシリコンなどから
なる所定形状のゲート電極４を形成する。その後、この
ゲート電極４をマスクとして、シリコン基板１に不純物
を導入して、活性領域２ａ，２ｂを形成する。
【０００８】次に、図３１を参照して、シリコン基板１
の上に、シリコン酸化膜などを所定厚さ堆積し、異方性
エッチングを行なうことにより、ゲート電極４の側壁
に、側壁酸化膜６を形成する。
の上に、シリコン酸化膜などを所定厚さ堆積し、異方性
エッチングを行なうことにより、ゲート電極４の側壁
に、側壁酸化膜６を形成する。
【０００９】次に、図３２を参照して、シリコン基板１
の表面に、スパッタリング法によりＣｏ膜あるいはＴｉ
膜３を堆積する。その後、ランプアニールを行ない、ゲ
ート電極４の上層および活性領域２ａ，２ｂの上層に、
図３３に示すように、シリサイド膜５およびシリサイド
層３ａ，３ｂを形成する。
の表面に、スパッタリング法によりＣｏ膜あるいはＴｉ
膜３を堆積する。その後、ランプアニールを行ない、ゲ
ート電極４の上層および活性領域２ａ，２ｂの上層に、
図３３に示すように、シリサイド膜５およびシリサイド
層３ａ，３ｂを形成する。
【００１０】次に、図３４を参照して、シリコン基板１
の表面全面にスパッタリング法により、チタン層７およ
びチタンナイトライド層８を堆積する。その後、図３５
を参照して、チタンナイトライド層８の上に、所定のパ
ターン形状を有するレジスト膜１２を形成し、このレジ
スト膜１２をマスクとして、チタンナイトライド層８と
チタン層７とのエッチングを行なう。その後、レジスト
膜１２を除去した後シリコン基板１の上全面に層間酸化
膜９を堆積することにより、図２９に示す局所配線構造
を有する半導体装置が完成する。
の表面全面にスパッタリング法により、チタン層７およ
びチタンナイトライド層８を堆積する。その後、図３５
を参照して、チタンナイトライド層８の上に、所定のパ
ターン形状を有するレジスト膜１２を形成し、このレジ
スト膜１２をマスクとして、チタンナイトライド層８と
チタン層７とのエッチングを行なう。その後、レジスト
膜１２を除去した後シリコン基板１の上全面に層間酸化
膜９を堆積することにより、図２９に示す局所配線構造
を有する半導体装置が完成する。
【００１１】
【発明が解決しようとする課題】しかしながら、上記半
導体装置の局所配線構造には、以下に示すような問題点
がある。
導体装置の局所配線構造には、以下に示すような問題点
がある。
【００１２】まず、図３４および図３５で示した、チタ
ン層７およびチタンナイトライド層８のパターニング工
程におて、ゲート電極４と活性領域２ｂに形成されたシ
リサイド膜５およびシリサイド層３ｂが、チタン層７お
よびチタンナイトライド層８とのエッチャントに対し
て、ほぼ同じ速さでエッチングされてしまう。したがっ
て、図３５に示すように、チタン層７およびチタンナイ
トライド層８をシリサイド膜５およびシリサイド層３ｂ
の上面できれいにパターニングするためには、非常に困
難な作業が要求されてしまう。
ン層７およびチタンナイトライド層８のパターニング工
程におて、ゲート電極４と活性領域２ｂに形成されたシ
リサイド膜５およびシリサイド層３ｂが、チタン層７お
よびチタンナイトライド層８とのエッチャントに対し
て、ほぼ同じ速さでエッチングされてしまう。したがっ
て、図３５に示すように、チタン層７およびチタンナイ
トライド層８をシリサイド膜５およびシリサイド層３ｂ
の上面できれいにパターニングするためには、非常に困
難な作業が要求されてしまう。
【００１３】また、パターニングの作業をより容易にす
るためには、チタン層７およびチタンナイトライド層８
の膜厚をできるだけ薄くすればよいが、チタン層７およ
びチタンナイトライド層８の膜厚を薄くしてしまうと、
局所配線の抵抗値が高くなり、半導体装置の動作に悪影
響が出てしまうという問題点がある。
るためには、チタン層７およびチタンナイトライド層８
の膜厚をできるだけ薄くすればよいが、チタン層７およ
びチタンナイトライド層８の膜厚を薄くしてしまうと、
局所配線の抵抗値が高くなり、半導体装置の動作に悪影
響が出てしまうという問題点がある。
【００１４】この発明は、上記問題点を解決するために
なされたもので、局所配線のパターニングを容易にし、
かつ、十分抵抗値の低い局所配線を有する半導体装置の
配線構造およびその製造方法を提供することを目的とす
る。
なされたもので、局所配線のパターニングを容易にし、
かつ、十分抵抗値の低い局所配線を有する半導体装置の
配線構造およびその製造方法を提供することを目的とす
る。
【００１５】
【課題を解決するための手段】請求項１における半導体
装置の配線構造は、第１導電層と、上記第１導電層の近
傍に設けられた第２導電層と、上記第１導電層と上記第
２導電層とを覆い、上記第１導電層の所定の領域と上記
第２導電層の所定の領域とを露出するコンタクトホール
を有する層間絶縁膜と、上記コンタクトホール内に埋込
められ、上記第１導電層と上記第２導電層とを電気的に
接続する金属埋込層とを備えている。
装置の配線構造は、第１導電層と、上記第１導電層の近
傍に設けられた第２導電層と、上記第１導電層と上記第
２導電層とを覆い、上記第１導電層の所定の領域と上記
第２導電層の所定の領域とを露出するコンタクトホール
を有する層間絶縁膜と、上記コンタクトホール内に埋込
められ、上記第１導電層と上記第２導電層とを電気的に
接続する金属埋込層とを備えている。
【００１６】次に、請求項２における半導体装置の配線
構造は、半導体基板の上に絶縁膜を介在し、側面が側壁
絶縁膜で覆われたゲート電極と、上記ゲート電極の近傍
において、上記半導体基板の主表面から所定の深さにか
けて形成された活性領域と、上記ゲート電極と上記活性
領域とを覆い、上記ゲート電極の上面の所定の領域と、
上記活性領域の主表面の所定の領域とを露出するコンタ
クトホールを有する層間絶縁膜と、上記コンタクトホー
ル内に埋込められ、上記ゲート電極と上記活性領域とを
電気的に接続する埋込導電層とを備えている。
構造は、半導体基板の上に絶縁膜を介在し、側面が側壁
絶縁膜で覆われたゲート電極と、上記ゲート電極の近傍
において、上記半導体基板の主表面から所定の深さにか
けて形成された活性領域と、上記ゲート電極と上記活性
領域とを覆い、上記ゲート電極の上面の所定の領域と、
上記活性領域の主表面の所定の領域とを露出するコンタ
クトホールを有する層間絶縁膜と、上記コンタクトホー
ル内に埋込められ、上記ゲート電極と上記活性領域とを
電気的に接続する埋込導電層とを備えている。
【００１７】次に、請求項３における半導体装置の配線
構造は、請求項２に記載の半導体装置の配線構造であっ
て、上記側壁絶縁膜の表面に窒化膜を有している。
構造は、請求項２に記載の半導体装置の配線構造であっ
て、上記側壁絶縁膜の表面に窒化膜を有している。
【００１８】次に、請求項４における半導体装置の配線
構造の製造方法は、以下の工程を備えている。
構造の製造方法は、以下の工程を備えている。
【００１９】まず、半導体基板の所定の領域に第１導電
層が形成される。その後、上記半導体基板の上記第１導
電層の近傍に第２導電層が形成される。
層が形成される。その後、上記半導体基板の上記第１導
電層の近傍に第２導電層が形成される。
【００２０】次に、上記半導体基板の全面を覆うように
第１層間絶縁膜が形成される。その後、上記第１層間絶
縁膜に、フォトリソグラフィ技術により、上記第１導電
層と上記第２導電層とに通ずる第１コンタクトホールが
形成される。
第１層間絶縁膜が形成される。その後、上記第１層間絶
縁膜に、フォトリソグラフィ技術により、上記第１導電
層と上記第２導電層とに通ずる第１コンタクトホールが
形成される。
【００２１】次に、上記第１層間絶縁膜の全面に金属層
を堆積し、エッチバックを行なうことにより、上記第１
コンタクトホール内に上記第１導電層と上記第２導電層
とに電気的に接続された第１金属埋込層が形成される。
を堆積し、エッチバックを行なうことにより、上記第１
コンタクトホール内に上記第１導電層と上記第２導電層
とに電気的に接続された第１金属埋込層が形成される。
【００２２】次に、請求項５における半導体装置の配線
構造の製造方法は、請求項４に記載の半導体装置の配線
構造の製造方法であって、上記半導体基板の所定の領域
に第３導電層を形成する工程をさらに備え、上記第１コ
ンタクトホールを形成する工程は、上記第１層間絶縁膜
に上記第３導電層に通ずる第２コンタクトホールを形成
する工程を含み、上記第１金属埋込層を形成する工程
は、上記第２コンタクトホール内に、上記第３導電層に
電気的に接続する第２金属埋込層を形成する工程を含ん
でいる。
構造の製造方法は、請求項４に記載の半導体装置の配線
構造の製造方法であって、上記半導体基板の所定の領域
に第３導電層を形成する工程をさらに備え、上記第１コ
ンタクトホールを形成する工程は、上記第１層間絶縁膜
に上記第３導電層に通ずる第２コンタクトホールを形成
する工程を含み、上記第１金属埋込層を形成する工程
は、上記第２コンタクトホール内に、上記第３導電層に
電気的に接続する第２金属埋込層を形成する工程を含ん
でいる。
【００２３】次に、請求項６における半導体装置の配線
構造の製造方法は、請求項５に記載の半導体装置の配線
構造の製造方法であって、上記第２金属埋込層を形成す
る工程は、上記金属層のエッチバック時に、上記第１層
間絶縁膜の上に上記第２金属埋込層に接続する配線層を
形成する工程を含んでいる。
構造の製造方法は、請求項５に記載の半導体装置の配線
構造の製造方法であって、上記第２金属埋込層を形成す
る工程は、上記金属層のエッチバック時に、上記第１層
間絶縁膜の上に上記第２金属埋込層に接続する配線層を
形成する工程を含んでいる。
【００２４】次に、請求項７における半導体装置の配線
構造の製造方法は、請求項５に記載の半導体装置の配線
構造の製造方法であって、上記第１層間絶縁膜の上に第
２層間絶縁膜を形成する工程と、上記第２層間絶縁膜
に、フォトリソグラフィ技術を用いて、上記第２コンタ
クトホールに通ずる第３コンタクトホールを形成する工
程と、上記第３コンタクトホールに上記第２金属埋込層
と電気的に接続された第１電極を形成する工程とを備え
ている。
構造の製造方法は、請求項５に記載の半導体装置の配線
構造の製造方法であって、上記第１層間絶縁膜の上に第
２層間絶縁膜を形成する工程と、上記第２層間絶縁膜
に、フォトリソグラフィ技術を用いて、上記第２コンタ
クトホールに通ずる第３コンタクトホールを形成する工
程と、上記第３コンタクトホールに上記第２金属埋込層
と電気的に接続された第１電極を形成する工程とを備え
ている。
【００２５】次に、請求項８における半導体装置の配線
構造の製造方法は、請求項７に記載の半導体装置の配線
構造の製造方法であって、上記第２金属埋込層を形成す
る工程と上記第１電極を形成する工程との間に、上記第
３コンタクトホール内に第３金属埋込層を形成する工程
を含んでいる。
構造の製造方法は、請求項７に記載の半導体装置の配線
構造の製造方法であって、上記第２金属埋込層を形成す
る工程と上記第１電極を形成する工程との間に、上記第
３コンタクトホール内に第３金属埋込層を形成する工程
を含んでいる。
【００２６】次に、請求項９における半導体装置の配線
構造の製造方法は、請求項５に記載の半導体装置の配線
構造の製造方法であって、さらに以下の工程を備えてい
る。
構造の製造方法は、請求項５に記載の半導体装置の配線
構造の製造方法であって、さらに以下の工程を備えてい
る。
【００２７】上記半導体基板の所定の領域に第４導電層
が形成される。上記第１コンタクトホールの形成時に、
上記第４導電層に通ずる第４コンタクトホールが上記第
１層間絶縁膜に形成される。上記第１金属埋込層の形成
時に、上記第４導電層に電気的に接続する第４金属埋込
層が形成される。上記第１層間絶縁膜の表面を化学的機
械的研磨法により平坦化される。上記第１層間絶縁膜の
上に第２層間絶縁膜が形成される。上記第２層間絶縁膜
に、フォトリソグラフィ技術を用いて、上記第２コンタ
クトホールに通ずる第３コンタクトホールと、上記第４
コンタクトホールに通ずる第５コンタクトホールとが形
成される。上記第３コンタクトホールに上記第２金属埋
込層と電気的に接続された第１電極と、上記第５コンタ
クトホールに上記第３金属埋込層と電気的に接続された
第２電極とが形成される。
が形成される。上記第１コンタクトホールの形成時に、
上記第４導電層に通ずる第４コンタクトホールが上記第
１層間絶縁膜に形成される。上記第１金属埋込層の形成
時に、上記第４導電層に電気的に接続する第４金属埋込
層が形成される。上記第１層間絶縁膜の表面を化学的機
械的研磨法により平坦化される。上記第１層間絶縁膜の
上に第２層間絶縁膜が形成される。上記第２層間絶縁膜
に、フォトリソグラフィ技術を用いて、上記第２コンタ
クトホールに通ずる第３コンタクトホールと、上記第４
コンタクトホールに通ずる第５コンタクトホールとが形
成される。上記第３コンタクトホールに上記第２金属埋
込層と電気的に接続された第１電極と、上記第５コンタ
クトホールに上記第３金属埋込層と電気的に接続された
第２電極とが形成される。
【００２８】次に、請求項１０における半導体装置の配
線構造の製造方法は、請求項５に記載の半導体装置の配
線構造の製造方法であって、上記第２金属埋込層を形成
する工程は、上記第２金属層の上面が上記第２コンタク
トホールより突出するようにパターニングされる。
線構造の製造方法は、請求項５に記載の半導体装置の配
線構造の製造方法であって、上記第２金属埋込層を形成
する工程は、上記第２金属層の上面が上記第２コンタク
トホールより突出するようにパターニングされる。
【００２９】次に、請求項１１における半導体装置の配
線構造の製造方法は、請求項４に記載の半導体装置の配
線構造の製造方法であって、上記第１導電層を形成する
工程は、上記半導体基板の上にゲート酸化膜を介在して
所定形状のゲート電極を形成する工程と、上記ゲート電
極の側壁に側壁絶縁膜を形成する工程と、上記側壁絶縁
膜の上に窒化膜を形成する工程とを備えている。
線構造の製造方法は、請求項４に記載の半導体装置の配
線構造の製造方法であって、上記第１導電層を形成する
工程は、上記半導体基板の上にゲート酸化膜を介在して
所定形状のゲート電極を形成する工程と、上記ゲート電
極の側壁に側壁絶縁膜を形成する工程と、上記側壁絶縁
膜の上に窒化膜を形成する工程とを備えている。
【００３０】
【作用】請求項１に記載の半導体装置の配線構造によれ
ば、第１導電層の所定の領域と第２導電層の所定の領域
とを露出するコンタクトホールの内部に金属埋込層が設
けられている。
ば、第１導電層の所定の領域と第２導電層の所定の領域
とを露出するコンタクトホールの内部に金属埋込層が設
けられている。
【００３１】この構造によれば、金属埋込層は、層間絶
縁膜に設けられたコンタクトホールの高さとほぼ同じ厚
さにすることができる。したがって、この金属埋込層の
抵抗値は十分低くなり、低抵抗の局所配線構造を実現す
ることが可能となる。
縁膜に設けられたコンタクトホールの高さとほぼ同じ厚
さにすることができる。したがって、この金属埋込層の
抵抗値は十分低くなり、低抵抗の局所配線構造を実現す
ることが可能となる。
【００３２】次に、請求項２および請求項３に記載の半
導体装置の配線構造によれば、ゲート電極の所定の領域
と活性領域の所定の領域とを露出するコンタクトホール
の内部に埋込導電層が設けられている。
導体装置の配線構造によれば、ゲート電極の所定の領域
と活性領域の所定の領域とを露出するコンタクトホール
の内部に埋込導電層が設けられている。
【００３３】この構造によれば、埋込導電層は、層間絶
縁膜に設けられたコンタクトホールの高さとほぼ同じ厚
さにすることができ、抵抗値の十分低い埋込導電層が形
成される。したがって、低抵抗の局所配線構造を実現す
ることが可能となる。
縁膜に設けられたコンタクトホールの高さとほぼ同じ厚
さにすることができ、抵抗値の十分低い埋込導電層が形
成される。したがって、低抵抗の局所配線構造を実現す
ることが可能となる。
【００３４】次に、請求項４に記載の半導体装置の配線
構造の製造方法によれば、第１導電層と第２導電層とに
通ずるコンタクトホールが層間絶縁膜に形成され、この
層間絶縁膜の内部に第１金属埋込層が形成されている。
構造の製造方法によれば、第１導電層と第２導電層とに
通ずるコンタクトホールが層間絶縁膜に形成され、この
層間絶縁膜の内部に第１金属埋込層が形成されている。
【００３５】これにより、層間絶縁膜のコンタクトホー
ルのエッチング時に、第１導電層の表面および第２導電
層の表面がエッチングされることがないため、容易にコ
ンタクトホールを形成することができる。また、第１金
属埋込層のエッチング時においても、層間絶縁膜は、金
属層のエッチャントに対してはエッチングされないた
め、容易に第１金属埋込層のエッチングを行なうことが
できる。
ルのエッチング時に、第１導電層の表面および第２導電
層の表面がエッチングされることがないため、容易にコ
ンタクトホールを形成することができる。また、第１金
属埋込層のエッチング時においても、層間絶縁膜は、金
属層のエッチャントに対してはエッチングされないた
め、容易に第１金属埋込層のエッチングを行なうことが
できる。
【００３６】次に、請求項５に記載の半導体装置の配線
構造の製造方法によれば、請求項４に記載の半導体装置
の配線構造の製造方法であって、第１コンタクトホール
の形成と同時に第２コンタクトホールが形成され、第１
金属埋込層の形成と同時に第２金属埋込層が形成されて
いる。
構造の製造方法によれば、請求項４に記載の半導体装置
の配線構造の製造方法であって、第１コンタクトホール
の形成と同時に第２コンタクトホールが形成され、第１
金属埋込層の形成と同時に第２金属埋込層が形成されて
いる。
【００３７】このように、第１コンタクトホール内に第
１金属埋込層が形成される局所配線構造を用いることに
より、他の領域における第２コンタクトホールの形成
や、第２金属埋込層の形成を同時に行なうことができ、
半導体装置の製造工程数を半減させることが可能とな
る。
１金属埋込層が形成される局所配線構造を用いることに
より、他の領域における第２コンタクトホールの形成
や、第２金属埋込層の形成を同時に行なうことができ、
半導体装置の製造工程数を半減させることが可能とな
る。
【００３８】次に、請求項６に記載の半導体装置の配線
構造の製造方法によれば、請求項５に記載の半導体装置
の配線構造の製造方法であって、第１金属埋込層を形成
する工程は、金属層のエッチバック時に第１層間絶縁膜
の上に第２金属埋込層に接続する配線層が同時に形成さ
れる。
構造の製造方法によれば、請求項５に記載の半導体装置
の配線構造の製造方法であって、第１金属埋込層を形成
する工程は、金属層のエッチバック時に第１層間絶縁膜
の上に第２金属埋込層に接続する配線層が同時に形成さ
れる。
【００３９】これにより、第２金属層と配線層とが同時
に形成されるため、半導体装置の製造工程数を減少させ
ることが可能となる。
に形成されるため、半導体装置の製造工程数を減少させ
ることが可能となる。
【００４０】次に、請求項７に記載の半導体装置の配線
構造の製造方法によれば、請求項５に記載の半導体装置
の配線構造の製造方法であって、第１層間絶縁膜の上に
第２層間絶縁膜が形成され、第２層間絶縁膜に第２コン
タクトホールに通ずる第３コンタクトホールが形成さ
れ、第３コンタクトホールに第２金属埋込層と電気的に
接続される第１電極が形成される。
構造の製造方法によれば、請求項５に記載の半導体装置
の配線構造の製造方法であって、第１層間絶縁膜の上に
第２層間絶縁膜が形成され、第２層間絶縁膜に第２コン
タクトホールに通ずる第３コンタクトホールが形成さ
れ、第３コンタクトホールに第２金属埋込層と電気的に
接続される第１電極が形成される。
【００４１】これによれば、第２金属埋込層に直接第１
電極が形成されるため、コンタクトホール内における配
線構造の簡素化を図ることが可能となる。
電極が形成されるため、コンタクトホール内における配
線構造の簡素化を図ることが可能となる。
【００４２】次に、請求項８に記載の半導体装置の配線
構造の製造方法によれば、請求項７に記載の半導体装置
の配線構造の製造方法であって、第２金属埋込層を形成
する工程と第１電極層を形成する工程との間に、第３金
属埋込層を第３コンタクトホール内に形成する工程を含
んでいる。
構造の製造方法によれば、請求項７に記載の半導体装置
の配線構造の製造方法であって、第２金属埋込層を形成
する工程と第１電極層を形成する工程との間に、第３金
属埋込層を第３コンタクトホール内に形成する工程を含
んでいる。
【００４３】これによれば、第２層間絶縁膜の膜厚差が
比較的厚い場合であっても、第３コンタクトホール内に
第３金属埋込層が形成されているため、第１および第３
コンタクトホールという２段階のコンタクトホールとな
り、各コンタクトホールにおけるアスペクト比を実質的
に小さくすることができる。
比較的厚い場合であっても、第３コンタクトホール内に
第３金属埋込層が形成されているため、第１および第３
コンタクトホールという２段階のコンタクトホールとな
り、各コンタクトホールにおけるアスペクト比を実質的
に小さくすることができる。
【００４４】また、局所配線の上方に、第１電極を形成
することも可能となり、半導体装置の微細化をさらに図
ることが可能となる。
することも可能となり、半導体装置の微細化をさらに図
ることが可能となる。
【００４５】次に、請求項９に記載の半導体装置の配線
構造の製造方法によれば、請求項５に記載の半導体装置
の配線構造の製造方法であって、第１導電層と第２導電
層とに通ずる第１コンタクトホールの形成時に、第３導
電層に通ずる第２コンタクトホールと第４導電層に通ず
る第４コンタクトホールとが同時に形成され、第１コン
タクトホール、第２コンタクトホールおよび第４コンタ
クトホールに、それぞれ同時に第１金属埋込層、第２金
属埋込層および第４金属埋込層が形成される。その後、
第１層間絶縁膜の平坦化が行なわれ、第２コンタクトホ
ールに通ずる第３コンタクトホールと、第４コンタクト
ホールに通ずる第５コンタクトホールとが同時に形成さ
れ、この第４コンタクトホールと第５コンタクトホール
に第１電極と第２電極とが同時に形成されている。
構造の製造方法によれば、請求項５に記載の半導体装置
の配線構造の製造方法であって、第１導電層と第２導電
層とに通ずる第１コンタクトホールの形成時に、第３導
電層に通ずる第２コンタクトホールと第４導電層に通ず
る第４コンタクトホールとが同時に形成され、第１コン
タクトホール、第２コンタクトホールおよび第４コンタ
クトホールに、それぞれ同時に第１金属埋込層、第２金
属埋込層および第４金属埋込層が形成される。その後、
第１層間絶縁膜の平坦化が行なわれ、第２コンタクトホ
ールに通ずる第３コンタクトホールと、第４コンタクト
ホールに通ずる第５コンタクトホールとが同時に形成さ
れ、この第４コンタクトホールと第５コンタクトホール
に第１電極と第２電極とが同時に形成されている。
【００４６】これにより、第１層間絶縁膜の表面が平坦
化されているため、第３コンタクトホールと第５コンタ
クトホールとのアスペクト比を一定にすることができ
る。このため、第３コンタクトホールおよび第５コンタ
クトホール内に形成される第１電極および第２電極のパ
ターニングを同一の条件で行なうことが可能となる。
化されているため、第３コンタクトホールと第５コンタ
クトホールとのアスペクト比を一定にすることができ
る。このため、第３コンタクトホールおよび第５コンタ
クトホール内に形成される第１電極および第２電極のパ
ターニングを同一の条件で行なうことが可能となる。
【００４７】次に、請求項１０に記載の半導体装置の配
線構造の製造方法によれば、請求項５に記載の半導体装
置の配線構造の製造方法であって、第２金属埋込層を形
成する工程は、第２金属埋込層の上面が第２コンタクト
ホールより突出するようにパターニングされている。
線構造の製造方法によれば、請求項５に記載の半導体装
置の配線構造の製造方法であって、第２金属埋込層を形
成する工程は、第２金属埋込層の上面が第２コンタクト
ホールより突出するようにパターニングされている。
【００４８】これにより、第２コンタクトホールの上に
形成されるコンタクトホールのアスペクト比を小さくす
ることが可能となる。
形成されるコンタクトホールのアスペクト比を小さくす
ることが可能となる。
【００４９】次に、請求項１１に記載の半導体装置の配
線構造の製造方法によれば、側壁絶縁膜の上に窒化膜を
形成している。これにより、第１層間絶縁膜と側壁絶縁
膜とが同じ材質からなる絶縁膜であっても、第１コンタ
クトホールの形成時に、側壁絶縁膜がエッチングされる
ことがない。
線構造の製造方法によれば、側壁絶縁膜の上に窒化膜を
形成している。これにより、第１層間絶縁膜と側壁絶縁
膜とが同じ材質からなる絶縁膜であっても、第１コンタ
クトホールの形成時に、側壁絶縁膜がエッチングされる
ことがない。
【００５０】
（第１実施例）以下、この発明に基づいた第１実施例に
おける半導体装置の配線構造について、図１を参照して
説明する。なお、図１に示す断面図は、図２９に示した
従来技術における局所配線構造に対応する位置での断面
図である。
おける半導体装置の配線構造について、図１を参照して
説明する。なお、図１に示す断面図は、図２９に示した
従来技術における局所配線構造に対応する位置での断面
図である。
【００５１】シリコン基板１の主表面にゲート酸化膜１
０を介在してゲート電極４が形成されている。ゲート電
極４の上層には、ゲート電極４の低抵抗化を図るための
シリサイド膜５が形成されている。ゲート電極４および
シリサイド膜５の側壁には、側壁酸化膜６により覆われ
ている。
０を介在してゲート電極４が形成されている。ゲート電
極４の上層には、ゲート電極４の低抵抗化を図るための
シリサイド膜５が形成されている。ゲート電極４および
シリサイド膜５の側壁には、側壁酸化膜６により覆われ
ている。
【００５２】シリコン基板１の主表面から所定深さにか
けてソース／ドレイン領域を構成する第１活性領域２
ａ，２ｂが形成されている。この第１活性領域２ａ，２
ｂの主表面には、この第１活性領域２ａ，２ｂの低抵抗
化を図るためのシリサイド層３ａ，３ｂが形成されてい
る。
けてソース／ドレイン領域を構成する第１活性領域２
ａ，２ｂが形成されている。この第１活性領域２ａ，２
ｂの主表面には、この第１活性領域２ａ，２ｂの低抵抗
化を図るためのシリサイド層３ａ，３ｂが形成されてい
る。
【００５３】ゲート電極４および第１活性領域２ａ，２
ｂの上面は、第１層間酸化膜９により覆われている。こ
の第１層間酸化膜９には、ゲート電極４の所定の領域
と、第１活性領域２ａの所定の領域とを露出する第１コ
ンタクトホール１３が形成されている。この第１コンタ
クトホール１３には、ゲート電極４と第１活性領域２ａ
とを電気的に接続するためのタングステンなどの金属層
からなる第１埋込層１５が形成されている。第１層間酸
化膜９の上部および第１埋込層１５の上部は、第２層間
酸化膜により覆われている。
ｂの上面は、第１層間酸化膜９により覆われている。こ
の第１層間酸化膜９には、ゲート電極４の所定の領域
と、第１活性領域２ａの所定の領域とを露出する第１コ
ンタクトホール１３が形成されている。この第１コンタ
クトホール１３には、ゲート電極４と第１活性領域２ａ
とを電気的に接続するためのタングステンなどの金属層
からなる第１埋込層１５が形成されている。第１層間酸
化膜９の上部および第１埋込層１５の上部は、第２層間
酸化膜により覆われている。
【００５４】上記構造よりなる局所配線構造によれば、
第１埋込層１５が第１コンタクトホール１３内に設けら
れ、この第１埋込層１５の膜厚は、第１コンタクトホー
ル１３の高さとほぼ同一にすることができる。したがっ
て、この第１埋込層１５は十分低抵抗化を図ることがで
き、微細化を維持したまま、低抵抗の局所配線構造を実
現することができる。
第１埋込層１５が第１コンタクトホール１３内に設けら
れ、この第１埋込層１５の膜厚は、第１コンタクトホー
ル１３の高さとほぼ同一にすることができる。したがっ
て、この第１埋込層１５は十分低抵抗化を図ることがで
き、微細化を維持したまま、低抵抗の局所配線構造を実
現することができる。
【００５５】次に、上記構造よりなる局所配線構造の製
造方法について、図２ないし図４を参照して説明する。
造方法について、図２ないし図４を参照して説明する。
【００５６】まず、図２を参照して、半導体基板１の上
に、従来技術で説明した図３０〜図３３と同じ工程を経
ることにより、ゲート電極４などを形成する。その後、
シリコン基板１の表面全面に所定厚さの第１層間酸化膜
９を堆積する。その後、第１層間酸化膜９の表面に所定
のパターンを有するレジスト膜１４をフォトリソグラフ
ィ技術を用いて成膜し、このレジスト膜１４をマスクと
して、ゲート電極４および第１活性領域２ａの所定の領
域が開口するコンタクトホール１３を形成する。
に、従来技術で説明した図３０〜図３３と同じ工程を経
ることにより、ゲート電極４などを形成する。その後、
シリコン基板１の表面全面に所定厚さの第１層間酸化膜
９を堆積する。その後、第１層間酸化膜９の表面に所定
のパターンを有するレジスト膜１４をフォトリソグラフ
ィ技術を用いて成膜し、このレジスト膜１４をマスクと
して、ゲート電極４および第１活性領域２ａの所定の領
域が開口するコンタクトホール１３を形成する。
【００５７】次に、図３を参照して、シリコン基板１表
面全面に、ＣＶＤ法によりタングステンなどからなる金
属層１５を所定厚さ堆積する。その後、図４を参照し
て、金属層１５をエッチバックすることにより、コンタ
クトホール１３の内部に、第１埋込層１５を形成する。
その後、シリコン基板１の表面全面に第２層間酸化膜１
６を堆積することにより、図１に示す半導体装置の配線
構造が完成する。
面全面に、ＣＶＤ法によりタングステンなどからなる金
属層１５を所定厚さ堆積する。その後、図４を参照し
て、金属層１５をエッチバックすることにより、コンタ
クトホール１３の内部に、第１埋込層１５を形成する。
その後、シリコン基板１の表面全面に第２層間酸化膜１
６を堆積することにより、図１に示す半導体装置の配線
構造が完成する。
【００５８】上記製造方法によれば、第１層間酸化膜９
のコンタクトホール１３の開口時には、シリサイド膜５
およびシリサイド層３ａがエッチングされることがない
ため、容易にコンタクトホール１３を開口することがで
きる。また、第１埋込層１５のエッチバック工程におい
ても、層間酸化膜９は、金属層１５のエッチャントに対
してはエッチングされないため、容易に第１埋込層１５
のエッチバックを行なうことができる。
のコンタクトホール１３の開口時には、シリサイド膜５
およびシリサイド層３ａがエッチングされることがない
ため、容易にコンタクトホール１３を開口することがで
きる。また、第１埋込層１５のエッチバック工程におい
ても、層間酸化膜９は、金属層１５のエッチャントに対
してはエッチングされないため、容易に第１埋込層１５
のエッチバックを行なうことができる。
【００５９】なお、本実施例においては、コンタクトホ
ール１３内にタングステンからなる第１埋込層１５を形
成するようにしたが、これに限らず、予めコンタクトホ
ール１３の内部に、チタンや窒化チタンなどをスパッタ
リングにより堆積した後に、第１埋込層１５を形成する
ようにしても、同様の作用効果を得ることができる。
ール１３内にタングステンからなる第１埋込層１５を形
成するようにしたが、これに限らず、予めコンタクトホ
ール１３の内部に、チタンや窒化チタンなどをスパッタ
リングにより堆積した後に、第１埋込層１５を形成する
ようにしても、同様の作用効果を得ることができる。
【００６０】また、図１において、ゲート電極４および
第１活性領域２ａ，２ｂの低抵抗化を図るためにシリサ
イド膜５およびシリサイド層３ａ，３ｂを設けるように
しているが、図５に示すように、ゲート電極４および第
１活性領域２ａ，２ｂの表面がシリサイド化されていな
い半導体装置においても、同様の作用効果を得ることが
できる。
第１活性領域２ａ，２ｂの低抵抗化を図るためにシリサ
イド膜５およびシリサイド層３ａ，３ｂを設けるように
しているが、図５に示すように、ゲート電極４および第
１活性領域２ａ，２ｂの表面がシリサイド化されていな
い半導体装置においても、同様の作用効果を得ることが
できる。
【００６１】また、上記第１埋込層１５の形成におい
て、タングステンなどからなる金属層をＣＶＤ法により
堆積させたが、これに限られず、たとえばタングステン
を選択成長させることによっても、第１埋込層１５を形
成することは可能である。
て、タングステンなどからなる金属層をＣＶＤ法により
堆積させたが、これに限られず、たとえばタングステン
を選択成長させることによっても、第１埋込層１５を形
成することは可能である。
【００６２】（第２実施例）次に、この発明に基づいた
第２実施例について、図６を参照して説明する。この第
２実施例においては、第１実施例で示した局所配線構造
とともに、他の領域のシリコン基板１の表面において、
通常の配線構造を形成したものである。したがって、シ
リコン基板１の表面には、図１で示した局所配線構造と
ともに、第２活性領域２ｃと、この第２活性領域２ｃに
通ずる第２コンタクトホール１７および第３コンタクト
ホール１９と、第２コンタクトホール１７内に形成され
た第２埋込層１８および第３コンタクトホール１９内に
設けられた第３埋込層２０が形成され、さらに第２層間
絶縁膜１６の上に、第３埋込層２０に接続された第１ア
ルミ配線層２１が設けられている。
第２実施例について、図６を参照して説明する。この第
２実施例においては、第１実施例で示した局所配線構造
とともに、他の領域のシリコン基板１の表面において、
通常の配線構造を形成したものである。したがって、シ
リコン基板１の表面には、図１で示した局所配線構造と
ともに、第２活性領域２ｃと、この第２活性領域２ｃに
通ずる第２コンタクトホール１７および第３コンタクト
ホール１９と、第２コンタクトホール１７内に形成され
た第２埋込層１８および第３コンタクトホール１９内に
設けられた第３埋込層２０が形成され、さらに第２層間
絶縁膜１６の上に、第３埋込層２０に接続された第１ア
ルミ配線層２１が設けられている。
【００６３】次に、上記構造からなる半導体装置の製造
工程について、図７ないし図９を参照して説明する。ま
ず、図７を参照して、シリコン基板１上に第１層間絶縁
膜９を堆積し、ゲート電極４および第１活性領域２ａに
通ずるコンタクトホール１３と、第２活性領域２ｃに通
ずるコンタクトホール１７とを同時に形成する。
工程について、図７ないし図９を参照して説明する。ま
ず、図７を参照して、シリコン基板１上に第１層間絶縁
膜９を堆積し、ゲート電極４および第１活性領域２ａに
通ずるコンタクトホール１３と、第２活性領域２ｃに通
ずるコンタクトホール１７とを同時に形成する。
【００６４】次に、図８を参照して、第１層間酸化膜９
の上にたとえばＣＶＤ法によりタングステンなどの金属
層を堆積し、エッチバックを行なうことにより、第１コ
ンタクトホール１３に第１埋込層１５と、第２コンタク
トホール１７に第２埋込層１８とを同時に形成する。
の上にたとえばＣＶＤ法によりタングステンなどの金属
層を堆積し、エッチバックを行なうことにより、第１コ
ンタクトホール１３に第１埋込層１５と、第２コンタク
トホール１７に第２埋込層１８とを同時に形成する。
【００６５】次に、図９を参照して、第１層間酸化膜９
の上全面に第２層間酸化膜１６を堆積した後、第２コン
タクトホール１７に通ずる第３コンタクトホール１９を
第２層間酸化膜１６に形成する。その後、再び第２層間
酸化膜１６の上にタングステンなどからなる金属層をＣ
ＶＤ法により堆積し、エッチバックを行なうことによ
り、第３コンタクトホール１９内に第３埋込層２０を形
成する。その後、第２層間酸化膜１６の上にアルミ配線
層を堆積し、所定の形状にパターニングすることによ
り、図１６に示す半導体装置が完成する。
の上全面に第２層間酸化膜１６を堆積した後、第２コン
タクトホール１７に通ずる第３コンタクトホール１９を
第２層間酸化膜１６に形成する。その後、再び第２層間
酸化膜１６の上にタングステンなどからなる金属層をＣ
ＶＤ法により堆積し、エッチバックを行なうことによ
り、第３コンタクトホール１９内に第３埋込層２０を形
成する。その後、第２層間酸化膜１６の上にアルミ配線
層を堆積し、所定の形状にパターニングすることによ
り、図１６に示す半導体装置が完成する。
【００６６】以上のように、この第２の実施例によれ
ば、第１実施例で示した局所配線構造を用いることによ
り、他の領域における配線層を同時に形成することが可
能となり、半導体装置の製造工程数を半減させることが
可能となる。
ば、第１実施例で示した局所配線構造を用いることによ
り、他の領域における配線層を同時に形成することが可
能となり、半導体装置の製造工程数を半減させることが
可能となる。
【００６７】なお、上述した第２の実施例においては、
第３コンタクトホール１９内に第３埋込層２０を形成す
るようにしたが、第２層間絶縁膜１６の膜厚を薄くする
ことができるのであれば、第３コンタクトホール１９の
アスペクト比が小さくなるため、図１０に示すように、
第２層間酸化膜１６の上に直接第１アルミ配線層２１を
設けるよにしても構わない。
第３コンタクトホール１９内に第３埋込層２０を形成す
るようにしたが、第２層間絶縁膜１６の膜厚を薄くする
ことができるのであれば、第３コンタクトホール１９の
アスペクト比が小さくなるため、図１０に示すように、
第２層間酸化膜１６の上に直接第１アルミ配線層２１を
設けるよにしても構わない。
【００６８】（第３実施例）次に、この発明に基づいた
第３実施例について、図１１を参照して説明する。この
第３実施例においては、上述した第２の実施例で示した
構造に加え、さらに他のゲート電極に通ずる配線構造を
有するものであり、シリコン基板１上の他の領域には、
ゲート酸化膜１０を介在してゲート電極４ａが形成さ
れ、このゲート電極４ａには、第１層間酸化膜９に形成
された第４コンタクトホール２３と、この第４コンタク
トホール２３内に第４埋込層２４が形成され、さらに第
２層間酸化膜１６には、第４コンタクトホール２３に通
ずる第５コンタクトホール２５と、この第５コンタクト
ホール２５内に設けられた第５埋込層２６が形成されて
いる。さらに、第５埋込層２６には、第２アルミ配線層
２７が形成されている。
第３実施例について、図１１を参照して説明する。この
第３実施例においては、上述した第２の実施例で示した
構造に加え、さらに他のゲート電極に通ずる配線構造を
有するものであり、シリコン基板１上の他の領域には、
ゲート酸化膜１０を介在してゲート電極４ａが形成さ
れ、このゲート電極４ａには、第１層間酸化膜９に形成
された第４コンタクトホール２３と、この第４コンタク
トホール２３内に第４埋込層２４が形成され、さらに第
２層間酸化膜１６には、第４コンタクトホール２３に通
ずる第５コンタクトホール２５と、この第５コンタクト
ホール２５内に設けられた第５埋込層２６が形成されて
いる。さらに、第５埋込層２６には、第２アルミ配線層
２７が形成されている。
【００６９】次に、上記構造からなる半導体装置の製造
方法について、図１２および図１３を参照して説明す
る。
方法について、図１２および図１３を参照して説明す
る。
【００７０】まず、ゲート電極４，４ａを覆うように第
１層間酸化膜９を堆積した後、第１コンタクトホール１
３，第２コンタクトホール１７および第４コンタクトホ
ール２３をリソグラフィ技術を用いて同時に開口する。
その後、図１２に示すように、第１層間酸化膜９の上全
面に、タングステンなどからなる金属層１５ＡをＣＶＤ
法などにより所定厚さ堆積する。
１層間酸化膜９を堆積した後、第１コンタクトホール１
３，第２コンタクトホール１７および第４コンタクトホ
ール２３をリソグラフィ技術を用いて同時に開口する。
その後、図１２に示すように、第１層間酸化膜９の上全
面に、タングステンなどからなる金属層１５ＡをＣＶＤ
法などにより所定厚さ堆積する。
【００７１】次に、図１３を参照して、導電層１５Ａお
よび第１層間酸化膜９の表面を、化学的機械的研磨法に
より、平坦化を行なう。これにより、第１コンタクトホ
ール１３の内部に第１埋込層１５、第２コンタクトホー
ル１７内に第２埋込層１８および第４コンタクトホール
２３内に第４埋込層２４が形成される。また、化学的機
械的研磨法により平坦化を行なっているため、第１層間
酸化膜９の表面と第１埋込層１５，第２埋込層１８およ
び第４埋込層２４の表面とは面一の状態となている。こ
のような状態において、第２実施例で説明した図９およ
び図１０と同じ工程を経ることにより、第４コンタクト
ホール２３の上に第５コンタクトホール２５を開口し、
この第５コンタクトホール２５内に第５埋込層２６を形
成する。さらに、この第５埋込層２６に接続する第２ア
ルミ配線層２７を形成する。
よび第１層間酸化膜９の表面を、化学的機械的研磨法に
より、平坦化を行なう。これにより、第１コンタクトホ
ール１３の内部に第１埋込層１５、第２コンタクトホー
ル１７内に第２埋込層１８および第４コンタクトホール
２３内に第４埋込層２４が形成される。また、化学的機
械的研磨法により平坦化を行なっているため、第１層間
酸化膜９の表面と第１埋込層１５，第２埋込層１８およ
び第４埋込層２４の表面とは面一の状態となている。こ
のような状態において、第２実施例で説明した図９およ
び図１０と同じ工程を経ることにより、第４コンタクト
ホール２３の上に第５コンタクトホール２５を開口し、
この第５コンタクトホール２５内に第５埋込層２６を形
成する。さらに、この第５埋込層２６に接続する第２ア
ルミ配線層２７を形成する。
【００７２】以上、この実施例においては、第１埋込層
１５，第２埋込層１８および第４埋込層２４を形成する
ための導電層１５Ａを形成した後に化学的機械的研磨法
により表面の平坦化を行なっている。そのため、第２埋
込層１８および第４埋込層２４上に形成される第３コン
タクトホール１９および第５コンタクトホール２５のア
スペクト比が等しくなるため、第３埋込層２０および第
５埋込層２６を同じ条件で形成することが可能となる。
１５，第２埋込層１８および第４埋込層２４を形成する
ための導電層１５Ａを形成した後に化学的機械的研磨法
により表面の平坦化を行なっている。そのため、第２埋
込層１８および第４埋込層２４上に形成される第３コン
タクトホール１９および第５コンタクトホール２５のア
スペクト比が等しくなるため、第３埋込層２０および第
５埋込層２６を同じ条件で形成することが可能となる。
【００７３】（第４実施例）次に、この発明に基づいた
第４実施例について、図１４を参照して説明する。この
第４実施例においては、第１実施例で示した局所配線構
造とともに、他の領域において、第１層間酸化膜９の上
に配線パターン構造を有する第２埋込層１８を形成する
ようにしたものである。
第４実施例について、図１４を参照して説明する。この
第４実施例においては、第１実施例で示した局所配線構
造とともに、他の領域において、第１層間酸化膜９の上
に配線パターン構造を有する第２埋込層１８を形成する
ようにしたものである。
【００７４】次に、上述した半導体装置の製造方法につ
いて、図１５ないし図１８を参照して説明する。まず、
図１５を参照して、シリコン基板１の上に第１層間酸化
膜９を堆積した後、フォトリソグラフィ技術を用いて、
第１コンタクトホール１３および第２コンタクトホール
１７を所定の位置に開口する。
いて、図１５ないし図１８を参照して説明する。まず、
図１５を参照して、シリコン基板１の上に第１層間酸化
膜９を堆積した後、フォトリソグラフィ技術を用いて、
第１コンタクトホール１３および第２コンタクトホール
１７を所定の位置に開口する。
【００７５】次に、図１６を参照して、第１層間酸化膜
９の上全面に、たとえばタングステンなどからなる導電
層１５ＡをＣＶＤ法により堆積する。その後、図１７を
参照して、導電層１５Ａの上に、所定のパターン形状を
有するレジスト膜３２を形成した後、このレジスト膜３
２をマスクにして、導電層１５Ａのパターニングを行な
う。これにより、第１コンタクトホール１３内に第１埋
込層１５が形成され、第２コンタクトホール１７内およ
び第１層間酸化膜９上に所定のパターン形状を有する第
２埋込層１８が形成される。その後、図１８を参照し
て、第１層間酸化膜９の上全面に第２層間酸化膜１６を
堆積する。これにより、図１４に示す構造の半導体装置
が完成する。
９の上全面に、たとえばタングステンなどからなる導電
層１５ＡをＣＶＤ法により堆積する。その後、図１７を
参照して、導電層１５Ａの上に、所定のパターン形状を
有するレジスト膜３２を形成した後、このレジスト膜３
２をマスクにして、導電層１５Ａのパターニングを行な
う。これにより、第１コンタクトホール１３内に第１埋
込層１５が形成され、第２コンタクトホール１７内およ
び第１層間酸化膜９上に所定のパターン形状を有する第
２埋込層１８が形成される。その後、図１８を参照し
て、第１層間酸化膜９の上全面に第２層間酸化膜１６を
堆積する。これにより、図１４に示す構造の半導体装置
が完成する。
【００７６】以上、この実施例によれば、第１埋込層１
５および第２埋込層１８の形成時に、第１層間酸化膜９
上に所定の配線パターンを形成することができ、半導体
装置の製造工程の短縮化を図ることが可能となる。
５および第２埋込層１８の形成時に、第１層間酸化膜９
上に所定の配線パターンを形成することができ、半導体
装置の製造工程の短縮化を図ることが可能となる。
【００７７】（第５実施例）以下、この発明に基づいた
第５実施例について、図１９を参照して説明する。この
第５実施例においては、図１０で示した半導体装置の第
２埋込層１８が、第１層間酸化膜９の表面よりも上に突
出し、第３コンタクトホール１９内にまで延びた構造を
有している。このような構造にすることにより、第３コ
ンタクトホール１９の実質的なアスペクト比が小さくな
り、第２層間酸化膜１６の膜厚が厚い場合でも、第１埋
込層１８の上に直接第１アルミ配線層２１を形成するこ
とが可能となる。
第５実施例について、図１９を参照して説明する。この
第５実施例においては、図１０で示した半導体装置の第
２埋込層１８が、第１層間酸化膜９の表面よりも上に突
出し、第３コンタクトホール１９内にまで延びた構造を
有している。このような構造にすることにより、第３コ
ンタクトホール１９の実質的なアスペクト比が小さくな
り、第２層間酸化膜１６の膜厚が厚い場合でも、第１埋
込層１８の上に直接第１アルミ配線層２１を形成するこ
とが可能となる。
【００７８】次に、上述した半導体装置の製造方法につ
いて、図２０ないし図２２を参照して説明する。
いて、図２０ないし図２２を参照して説明する。
【００７９】まず、図２０を参照して、第１層間酸化膜
９の所定の位置に第１コンタクトホール１３および第２
コンタクトホール１７を開口し、その後、第１層間酸化
膜９の上にタングステンなどからなる導電層１５ＡをＣ
ＶＤ法により形成する。
９の所定の位置に第１コンタクトホール１３および第２
コンタクトホール１７を開口し、その後、第１層間酸化
膜９の上にタングステンなどからなる導電層１５ＡをＣ
ＶＤ法により形成する。
【００８０】次に、図２１を参照して、第２コンタクト
ホール１７上にのみレジスト膜３３を残存させて、この
レジスト膜３３をマスクにして導電層１５Ａをエッチン
グする。これにより、第１コンタクトホール１３内に第
１埋込層１５と、第２コンタクトホール１７内に、第１
層間酸化膜９の表面より突出する第２埋込層１８が形成
される。その後、図２２を参照して、レジスト膜３３を
除去した後、第１層間酸化膜９の上に第２層間酸化膜１
６を形成した後、第２コンタクトホール１７に通ずる第
３コンタクトホール１９を形成する。その後、第３コン
タクトホール１９内に、第２の実施例と同様にして第１
アルミ配線層２１を形成する。これにより、図１９に示
す半導体装置が完成する。
ホール１７上にのみレジスト膜３３を残存させて、この
レジスト膜３３をマスクにして導電層１５Ａをエッチン
グする。これにより、第１コンタクトホール１３内に第
１埋込層１５と、第２コンタクトホール１７内に、第１
層間酸化膜９の表面より突出する第２埋込層１８が形成
される。その後、図２２を参照して、レジスト膜３３を
除去した後、第１層間酸化膜９の上に第２層間酸化膜１
６を形成した後、第２コンタクトホール１７に通ずる第
３コンタクトホール１９を形成する。その後、第３コン
タクトホール１９内に、第２の実施例と同様にして第１
アルミ配線層２１を形成する。これにより、図１９に示
す半導体装置が完成する。
【００８１】以上、この実施例によれば、第３コンタク
トホールの実質的なアスペクト比が低くなり、第２埋込
層１８の上に直接第１アルミ配線層２１を形成すること
が可能となる。
トホールの実質的なアスペクト比が低くなり、第２埋込
層１８の上に直接第１アルミ配線層２１を形成すること
が可能となる。
【００８２】（第６実施例）次に、この発明に基づいた
第６実施例について、図２３を参照して説明する。この
第６実施例においては、第１実施例で説明した局所配線
構造において、側壁絶縁膜６の上面に窒化膜３４を設け
るようにしたものである。これにより、たとえば側壁絶
縁膜６と第１層間酸化膜９との材質が同じ場合であって
も、第１層間酸化膜９にコンタクトホール１３を開口す
るときに、側壁絶縁膜６がエッチングされることはな
い。
第６実施例について、図２３を参照して説明する。この
第６実施例においては、第１実施例で説明した局所配線
構造において、側壁絶縁膜６の上面に窒化膜３４を設け
るようにしたものである。これにより、たとえば側壁絶
縁膜６と第１層間酸化膜９との材質が同じ場合であって
も、第１層間酸化膜９にコンタクトホール１３を開口す
るときに、側壁絶縁膜６がエッチングされることはな
い。
【００８３】次に、上述した局所配線構造の製造方法に
ついて、図２４ないし図２６を参照して説明する。
ついて、図２４ないし図２６を参照して説明する。
【００８４】まず、図２４を参照して、シリコン基板１
の上に、図３０および図３１で説明した従来技術と同様
にして、ゲート電極４および側壁絶縁膜６を形成する。
の上に、図３０および図３１で説明した従来技術と同様
にして、ゲート電極４および側壁絶縁膜６を形成する。
【００８５】次に、図２５を参照して、側壁絶縁膜６の
上面に、窒化膜３４を形成する。この窒化膜３４の形成
方法としては、図２４に示す状態において、シリコン基
板１上全面にシリコン窒化膜を堆積し、シリコン窒化膜
を異方性エッチングによりパターニングして、形成する
方法か、サイドウォール６の表面をＲＴＡ法によりＳｉ
ＯＮ化する方法か、直接側壁絶縁膜６の表面に窒素を注
入し、表面をＳｉＯＮ化する方法のいずれの方法を用い
ても構わない。
上面に、窒化膜３４を形成する。この窒化膜３４の形成
方法としては、図２４に示す状態において、シリコン基
板１上全面にシリコン窒化膜を堆積し、シリコン窒化膜
を異方性エッチングによりパターニングして、形成する
方法か、サイドウォール６の表面をＲＴＡ法によりＳｉ
ＯＮ化する方法か、直接側壁絶縁膜６の表面に窒素を注
入し、表面をＳｉＯＮ化する方法のいずれの方法を用い
ても構わない。
【００８６】その後、図２６を参照して、シリコン基板
１上に第１層間酸化膜９を形成し、第１の実施例と同様
に第１層間酸化膜９の上に所定形状のパターンを有する
レジスト膜１４を形成し、このレジスト膜１４をマスク
にして、第１層間酸化膜９のエッチングを行なう。この
とき、側壁絶縁膜６と第１層間酸化膜９との材質が同じ
であっても、窒化膜３４を側壁絶縁膜６の表面に形成し
ておくことで、側壁絶縁膜６がエッチングされることは
ない。その後、第１の実施例と同様の工程を経ることに
より、図２３に示す半導体装置が完成する。
１上に第１層間酸化膜９を形成し、第１の実施例と同様
に第１層間酸化膜９の上に所定形状のパターンを有する
レジスト膜１４を形成し、このレジスト膜１４をマスク
にして、第１層間酸化膜９のエッチングを行なう。この
とき、側壁絶縁膜６と第１層間酸化膜９との材質が同じ
であっても、窒化膜３４を側壁絶縁膜６の表面に形成し
ておくことで、側壁絶縁膜６がエッチングされることは
ない。その後、第１の実施例と同様の工程を経ることに
より、図２３に示す半導体装置が完成する。
【００８７】なお、上記各実施例においては、局所配線
構造をゲート電極４と活性領域２ａとを接続するように
設けるようにしたが、これに限られることなくたとえば
図２７に示すように、第１活性領域２ａと第２活性領域
２ｃとを接続するためにコンタクトホール３５を開口
し、このコンタクトホール３５内に埋込層３６を設ける
ようにしても、同様の作用効果を得ることができる。
構造をゲート電極４と活性領域２ａとを接続するように
設けるようにしたが、これに限られることなくたとえば
図２７に示すように、第１活性領域２ａと第２活性領域
２ｃとを接続するためにコンタクトホール３５を開口
し、このコンタクトホール３５内に埋込層３６を設ける
ようにしても、同様の作用効果を得ることができる。
【００８８】
【発明の効果】この発明に基づいた請求項１に記載の半
導体装置の配線構造によれば、金属埋込層は、層間絶縁
膜に設けられたコンタクトホールの高さとほぼ同じ厚さ
にすることができる。したがって、この金属埋込層の抵
抗値は十分低くなり、低抵抗の局所配線構造を実現する
ことが可能となる。
導体装置の配線構造によれば、金属埋込層は、層間絶縁
膜に設けられたコンタクトホールの高さとほぼ同じ厚さ
にすることができる。したがって、この金属埋込層の抵
抗値は十分低くなり、低抵抗の局所配線構造を実現する
ことが可能となる。
【００８９】その結果、微細化を維持したまま、動作の
信頼性の高い半導体装置を提供することのできる半導体
装置の配線構造を提供することが可能となる。
信頼性の高い半導体装置を提供することのできる半導体
装置の配線構造を提供することが可能となる。
【００９０】次に、この発明に基づいた請求項２および
請求項３に記載の半導体装置の配線構造によれば、埋込
導電層は、層間絶縁膜に設けられたコンタクトホールの
高さとほぼ同じ厚さにすることができ、抵抗値の十分低
い埋込導電層が形成される。したがって、低抵抗の局所
配線構造を実現することが可能となる。
請求項３に記載の半導体装置の配線構造によれば、埋込
導電層は、層間絶縁膜に設けられたコンタクトホールの
高さとほぼ同じ厚さにすることができ、抵抗値の十分低
い埋込導電層が形成される。したがって、低抵抗の局所
配線構造を実現することが可能となる。
【００９１】その結果、請求項１に記載の発明と同様
に、微細化を維持したまま、動作の信頼性の高い半導体
装置を提供することのできる半導体装置の配線構造を提
供することが可能となる。
に、微細化を維持したまま、動作の信頼性の高い半導体
装置を提供することのできる半導体装置の配線構造を提
供することが可能となる。
【００９２】次に、この発明に基づいた請求項４に記載
の半導体装置の配線構造の製造方法によれば、層間絶縁
膜のコンタクトホールのエッチング時に、第１導電層の
表面および第２導電層の表面がエッチングされることが
ないため、容易にコンタクトホールを形成することがで
きる。また、第１金属埋込層のエッチング時において
も、層間絶縁膜は、金属層のエッチャントに対してはエ
ッチングされないため、容易に第１金属埋込層のエッチ
ングを行なうことができる。
の半導体装置の配線構造の製造方法によれば、層間絶縁
膜のコンタクトホールのエッチング時に、第１導電層の
表面および第２導電層の表面がエッチングされることが
ないため、容易にコンタクトホールを形成することがで
きる。また、第１金属埋込層のエッチング時において
も、層間絶縁膜は、金属層のエッチャントに対してはエ
ッチングされないため、容易に第１金属埋込層のエッチ
ングを行なうことができる。
【００９３】その結果、従来の局所配線構造より容易
に、かつ、寸法精度が高い半導体装置の配線構造を実現
することが可能となる。
に、かつ、寸法精度が高い半導体装置の配線構造を実現
することが可能となる。
【００９４】次に、この発明に基づいた請求項５に記載
の半導体装置の配線構造の製造方法によれば、第１コン
タクトホール内に第１金属埋込層が形成される局所配線
構造を用いることにより、他の領域における第２コンタ
クトホールの形成や、第２金属埋込層の形成を同時に行
なうことができ、半導体装置の製造工程数を半減させる
ことが可能となる。
の半導体装置の配線構造の製造方法によれば、第１コン
タクトホール内に第１金属埋込層が形成される局所配線
構造を用いることにより、他の領域における第２コンタ
クトホールの形成や、第２金属埋込層の形成を同時に行
なうことができ、半導体装置の製造工程数を半減させる
ことが可能となる。
【００９５】その結果、半導体装置の製造コストを低下
させることのできる半導体装置の配線構造の製造方法を
提供することが可能となる。
させることのできる半導体装置の配線構造の製造方法を
提供することが可能となる。
【００９６】次に、この発明に基づいた請求項６に記載
の半導体装置の配線構造の製造方法によれば、第２金属
層と配線層とが同時に形成されるため、半導体装置の製
造工程数を減少させることが可能となる。
の半導体装置の配線構造の製造方法によれば、第２金属
層と配線層とが同時に形成されるため、半導体装置の製
造工程数を減少させることが可能となる。
【００９７】その結果、半導体装置の製造コストを低下
させることを可能とした半導体装置の配線構造の製造方
法を提供することが可能となる。
させることを可能とした半導体装置の配線構造の製造方
法を提供することが可能となる。
【００９８】次に、この発明に基づいた請求項７に記載
の半導体装置の配線構造の製造方法によれば、第２金属
埋込層に直接第１電極が形成されるため、コンタクトホ
ール内における配線構造の簡素化を図ることが可能とな
る。
の半導体装置の配線構造の製造方法によれば、第２金属
埋込層に直接第１電極が形成されるため、コンタクトホ
ール内における配線構造の簡素化を図ることが可能とな
る。
【００９９】その結果、半導体装置の製造工程数が減少
し、半導体装置の製造工程におけるコストを低減するこ
とのできる半導体装置の配線構造の製造方法を提供する
ことが可能となる。次に、この発明に基づいた請求項８
に記載の半導体装置の配線構造の製造方法によれば、第
２層間絶縁膜の膜厚差が比較的厚い場合であっても、第
３コンタクトホール内に第３金属埋込層が形成されてい
るため、第１および第３コンタクトホールという２段階
のコンタクトホールとなり、各コンタクトホールにおけ
るアスペクト比を実質的に小さくすることができる。
し、半導体装置の製造工程におけるコストを低減するこ
とのできる半導体装置の配線構造の製造方法を提供する
ことが可能となる。次に、この発明に基づいた請求項８
に記載の半導体装置の配線構造の製造方法によれば、第
２層間絶縁膜の膜厚差が比較的厚い場合であっても、第
３コンタクトホール内に第３金属埋込層が形成されてい
るため、第１および第３コンタクトホールという２段階
のコンタクトホールとなり、各コンタクトホールにおけ
るアスペクト比を実質的に小さくすることができる。
【０１００】また、局所配線の上方に、第１電極を形成
することも可能となり、半導体装置の微細化をさらに図
ることが可能となる。
することも可能となり、半導体装置の微細化をさらに図
ることが可能となる。
【０１０１】次に、この発明に基づいた請求項９に記載
の半導体装置の配線構造の製造方法によれば、第１層間
絶縁膜の表面が平坦化されているため、第３コンタクト
ホールと第５コンタクトホールとのアスペクト比を一定
にすることができる。このため、第３コンタクトホール
および第５コンタクトホールの形成を同一の条件で行な
うことが可能となる。
の半導体装置の配線構造の製造方法によれば、第１層間
絶縁膜の表面が平坦化されているため、第３コンタクト
ホールと第５コンタクトホールとのアスペクト比を一定
にすることができる。このため、第３コンタクトホール
および第５コンタクトホールの形成を同一の条件で行な
うことが可能となる。
【０１０２】その結果、半導体装置の製造工程における
マージンを向上することが可能となり、安定した半導体
装置の製造方法を提供することが可能となる。
マージンを向上することが可能となり、安定した半導体
装置の製造方法を提供することが可能となる。
【０１０３】次に、この発明に基づいた請求項１０に記
載の半導体装置の配線構造の製造方法によれば、第２コ
ンタクトホールの上に形成されるコンタクトホールのア
スペクト比を小さくすることが可能となる。
載の半導体装置の配線構造の製造方法によれば、第２コ
ンタクトホールの上に形成されるコンタクトホールのア
スペクト比を小さくすることが可能となる。
【０１０４】その結果、このコンタクトホール部におい
て、直接配線層を形成することが可能となる。
て、直接配線層を形成することが可能となる。
【０１０５】次に、この発明に基づいた請求項１１に記
載の半導体装置の配線構造の製造方法によれば、第１層
間絶縁膜と側壁絶縁膜とが同じ材質からなる絶縁膜であ
っても、第１コンタクトホールの形成時に、側壁絶縁膜
がエッチングされることがない。
載の半導体装置の配線構造の製造方法によれば、第１層
間絶縁膜と側壁絶縁膜とが同じ材質からなる絶縁膜であ
っても、第１コンタクトホールの形成時に、側壁絶縁膜
がエッチングされることがない。
【０１０６】その結果、半導体装置の配線構造の製造時
における欠陥部分の発生を未然に防止することが可能と
なる。
における欠陥部分の発生を未然に防止することが可能と
なる。
【図１】 この発明に基づいた第１実施例における半導
体装置の配線構造を示す第１断面図である。
体装置の配線構造を示す第１断面図である。
【図２】 この発明に基づいて第１実施例における半導
体装置の配線構造の製造方法を示す第１工程図である。
体装置の配線構造の製造方法を示す第１工程図である。
【図３】 この発明に基づいて第１実施例における半導
体装置の配線構造の製造方法を示す第２工程図である。
体装置の配線構造の製造方法を示す第２工程図である。
【図４】 この発明に基づいて第１実施例における半導
体装置の配線構造の製造方法を示す第３工程図である。
体装置の配線構造の製造方法を示す第３工程図である。
【図５】 この発明に基づいた第１実施例における半導
体装置の配線構造を示す第２断面図である。
体装置の配線構造を示す第２断面図である。
【図６】 この発明に基づいだ第２実施例における半導
体装置の配線構造を示す第１断面図である。
体装置の配線構造を示す第１断面図である。
【図７】 この発明に基づいた第２実施例における半導
体装置の配線構造の製造方法を示す第１工程図である。
体装置の配線構造の製造方法を示す第１工程図である。
【図８】 この発明に基づいた第２実施例における半導
体装置の配線構造の製造方法を示す第２工程図である。
体装置の配線構造の製造方法を示す第２工程図である。
【図９】 この発明に基づいた第２実施例における半導
体装置の配線構造の製造方法を示す第３工程図である。
体装置の配線構造の製造方法を示す第３工程図である。
【図１０】 この発明に基づいた第２実施例における半
導体装置の配線構造を示す第２断面図である。
導体装置の配線構造を示す第２断面図である。
【図１１】 この発明に基づいた第３実施例における半
導体装置の配線構造を示す断面図である。
導体装置の配線構造を示す断面図である。
【図１２】 この発明に基づいた第３実施例における半
導体装置の配線構造の製造方法を示す第１工程図であ
る。
導体装置の配線構造の製造方法を示す第１工程図であ
る。
【図１３】 この発明に基づいた第３実施例における半
導体装置の配線構造の製造方法を示す第２工程図であ
る。
導体装置の配線構造の製造方法を示す第２工程図であ
る。
【図１４】 この発明に基づいた第４実施例における半
導体装置の配線構造を示す断面図である。
導体装置の配線構造を示す断面図である。
【図１５】 この発明に基づいた第４実施例における半
導体装置の配線構造の製造方法を示す第１工程図であ
る。
導体装置の配線構造の製造方法を示す第１工程図であ
る。
【図１６】 この発明に基づいた第４実施例における半
導体装置の配線構造の製造方法を示す第２工程図であ
る。
導体装置の配線構造の製造方法を示す第２工程図であ
る。
【図１７】 この発明に基づいた第４実施例における半
導体装置の配線構造の製造方法を示す第３工程図であ
る。
導体装置の配線構造の製造方法を示す第３工程図であ
る。
【図１８】 この発明に基づいた第４実施例における半
導体装置の配線構造の製造方法を示す第４工程図であ
る。
導体装置の配線構造の製造方法を示す第４工程図であ
る。
【図１９】 この発明に基づいた第５実施例における半
導体装置の配線構造を示す断面図である。
導体装置の配線構造を示す断面図である。
【図２０】 この発明に基づいた第５実施例における半
導体装置の配線構造の製造方法を示す第１工程図であ
る。
導体装置の配線構造の製造方法を示す第１工程図であ
る。
【図２１】 この発明に基づいた第５実施例における半
導体装置の配線構造の製造方法を示す第２工程図であ
る。
導体装置の配線構造の製造方法を示す第２工程図であ
る。
【図２２】 この発明に基づいた第５実施例における半
導体装置の配線構造の製造方法を示す第３工程図であ
る。
導体装置の配線構造の製造方法を示す第３工程図であ
る。
【図２３】 この発明に基づいた第６実施例における半
導体装置の配線構造を示す断面図である。
導体装置の配線構造を示す断面図である。
【図２４】 この発明に基づいた第６実施例における半
導体装置の配線構造の製造方法を示す第１工程図であ
る。
導体装置の配線構造の製造方法を示す第１工程図であ
る。
【図２５】 この発明に基づいた第６実施例における半
導体装置の配線構造の製造方法を示す第２工程図であ
る。
導体装置の配線構造の製造方法を示す第２工程図であ
る。
【図２６】 この発明に基づいた第６実施例における半
導体装置の配線構造の製造方法を示す第３工程図であ
る。
導体装置の配線構造の製造方法を示す第３工程図であ
る。
【図２７】 この発明に基づいた半導体装置の配線構造
の他の構造を示す断面図である。
の他の構造を示す断面図である。
【図２８】 局所配線構造を有するＳＲＡＭの平面構造
図である。
図である。
【図２９】 従来技術における半導体装置の配線構造を
示す断面図である。
示す断面図である。
【図３０】 従来技術における半導体装置の配線構造の
製造方法を示す第１工程図である。
製造方法を示す第１工程図である。
【図３１】 従来技術における半導体装置の配線構造の
製造方法を示す第２工程図である。
製造方法を示す第２工程図である。
【図３２】 従来技術における半導体装置の配線構造の
製造方法を示す第３工程図である。
製造方法を示す第３工程図である。
【図３３】 従来技術における半導体装置の配線構造の
製造方法を示す第４工程図である。
製造方法を示す第４工程図である。
【図３４】 従来技術における半導体装置の配線構造の
製造方法を示す第５工程図である。
製造方法を示す第５工程図である。
【図３５】 従来技術における半導体装置の配線構造の
製造方法を示す第６工程図である。
製造方法を示す第６工程図である。
１ シリコン基板、２ａ，２ｂ 第１活性領域、３ａ，
３ｂ シリサイド層、４ ゲート電極、５ シリサイド
膜、６ 側壁酸化膜、９ 第１層間酸化膜、１３ 第１
コンタクトホール、１５ 第１埋込層、１６ 第２層間
酸化膜、２ｃ活性領域、１７ 第２コンタクトホール、
１９ 第３コンタクトホール、１８第２埋込層、２０
第３埋込層、２１ 第１アルミ配線層、２３ 第４コン
タクトホール、２４ 第４埋込層、２５ 第５コンタク
トホール、２６ 第５埋込層、２７ 第２アルミ配線
層。なお、各図中、同一符号は、同一または相当部分を
示す。
３ｂ シリサイド層、４ ゲート電極、５ シリサイド
膜、６ 側壁酸化膜、９ 第１層間酸化膜、１３ 第１
コンタクトホール、１５ 第１埋込層、１６ 第２層間
酸化膜、２ｃ活性領域、１７ 第２コンタクトホール、
１９ 第３コンタクトホール、１８第２埋込層、２０
第３埋込層、２１ 第１アルミ配線層、２３ 第４コン
タクトホール、２４ 第４埋込層、２５ 第５コンタク
トホール、２６ 第５埋込層、２７ 第２アルミ配線
層。なお、各図中、同一符号は、同一または相当部分を
示す。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 東谷 恵市 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社ユー・エル・エス・アイ開発研究 所内
Claims (11)
- 【請求項１】 第１導電層と、 前記第１導電層の近傍に設けられた第２導電層と、 前記第１導電層と前記第２導電層とを覆い、前記第１導
電層の所定の領域と、前記第２導電層の所定の領域とを
露出するコンタクトホールを有する層間絶縁膜と、 前記コンタクトホール内に埋込められ、前記第１導電層
と前記第２導電層とを電気的に接続する金属埋込層と、
を備えた半導体装置の配線構造。 - 【請求項２】 半導体基板の上に絶縁膜を介在し、側面
が側壁絶縁膜で覆われたゲート電極と、 前記ゲート電極の近傍において、前記半導体基板の主表
面から所定の深さにかけて形成された活性領域と、 前記ゲート電極と前記活性領域とを覆い、前記ゲート電
極の上面の所定の領域と、前記活性領域の主表面の所定
の領域とを露出するコンタクトホールを有する層間絶縁
膜と、 前記コンタクトホール内に埋込められ、前記ゲート電極
と前記活性領域とを電気的に接続する埋込導電層と、を
備えた半導体装置の配線構造。 - 【請求項３】 前記側壁絶縁膜の表面に、窒化膜をさら
に有する、請求項２に記載の半導体装置の配線構造。 - 【請求項４】 半導体基板の所定の領域に第１導電層を
形成する工程と、 前記半導体基板の前記第１導電層の近傍に第２導電層を
形成する工程と、 前記半導体基板の全面を覆うように第１層間絶縁膜を形
成する工程と、 前記第１層間絶縁膜に、フォトリソグラフィ技術により
前記第１導電層と前記第２導電層とに通ずる第１コンタ
クトホールを形成する工程と、 前記第１層間絶縁膜の全面に金属膜を堆積し、エッチバ
ックを行なうことにより、前記第１コンタクトホール内
に、前記第１導電層と前記第２導電層とに電気的に接続
された第１金属埋込層を形成する工程と、を備えた、半
導体装置の配線構造の製造方法。 - 【請求項５】 前記半導体基板の所定の領域に第３導電
層を形成する工程をさらに備え、 前記第１コンタクトホールを形成する工程は、前記第１
層間絶縁膜に前記第３導電層に通ずる第２コンタクトホ
ールを形成する工程を含み、 前記第１金属埋込層を形成する工程は、前記第２コンタ
クトホール内に前記第３導電層に電気的に接続する第２
金属埋込層を形成する工程を含む、請求項４に記載の半
導体装置の配線構造の製造方法。 - 【請求項６】 前記第２金属埋込層を形成する工程は、
前記金属層のエッチバック時に、前記第１層間絶縁膜の
上に前記第２金属埋込層に接続する配線層を同時に形成
する工程を含む、請求項５に記載の半導体装置の配線構
造の製造方法。 - 【請求項７】 前記第１層間絶縁膜の上に第２層間絶縁
膜を形成する工程と、 前記第２層間絶縁膜に、フォトリソグラフィ技術を用い
て、前記第２コンタクトホールに通ずる第３コンタクト
ホールを形成する工程と、 前記第３コンタクトホールに、前記第２金属埋込層と電
気的に接続された第１電極を形成する工程と、をさらに
備えた、請求項５に記載の半導体装置の配線構造の製造
方法。 - 【請求項８】 前記第２金属埋込層を形成する工程と、
前記第１電極を形成する工程との間に、前記第３コンタ
クトホール内に第３金属埋込層を形成する工程を含む、
請求項７に記載の半導体装置の配線構造の製造方法。 - 【請求項９】 前記半導体基板の所定の領域に第４導電
層を形成する工程と、 前記第１コンタクトホールの形成時に、前記第４導電層
に通ずる第４コンタクトホールを前記第１層間絶縁膜に
形成する工程と、 前記第１金属埋込層の形成時に、前記第４導電層に電気
的に通ずる第４金属埋込層を形成する工程と、 前記第１層間絶縁膜の表面を化学的機械的研磨法により
平坦化を行なう工程と、 前記第１層間絶縁膜の上に第２層間絶縁膜を形成する工
程と、 前記第２層間絶縁膜に、フォトリソグラフィ技術を用い
て、前記第２コンタクトホールに通ずる第３コンタクト
ホールと、前記第４コンタクトホールに通ずる第５コン
タクトホールとを形成する工程と、 前記第３コンタクトホールに、前記第２金属埋込層と電
気的に接続された第１電極と、前記第５コンタクトホー
ルに前記第３金属埋込層と電気的に接続された第２電極
とを形成する工程と、をさらに備えた、請求項５に記載
の半導体装置の配線構造の製造方法。 - 【請求項１０】 前記第２金属埋込層を形成する工程
は、前記第２金属埋込層の上面が、前記第２コンタクト
ホールより突出するようにパターニングされる、請求項
５に記載の半導体装置の配線構造の製造方法。 - 【請求項１１】 前記第１導電層を形成する工程は、 前記半導体基板の上にゲート酸化膜を介在して所定形状
のゲート電極を形成する工程と、 前記ゲート電極の側壁に側壁絶縁膜を形成する工程と、 前記側壁絶縁膜の上に窒化膜を形成する工程と、をさら
に備えた、請求項４に記載の半導体装置の配線構造の製
造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6322292A JPH08181205A (ja) | 1994-12-26 | 1994-12-26 | 半導体装置の配線構造およびその製造方法 |
| US08/479,735 US5600170A (en) | 1994-12-26 | 1995-06-07 | Interconnection structure of semiconductor device |
| DE19531602A DE19531602C2 (de) | 1994-12-26 | 1995-08-28 | Verbindungsstruktur einer Halbleitereinrichtung und ihr Herstellungsverfahren |
| KR1019950052632A KR0180287B1 (ko) | 1994-12-26 | 1995-12-20 | 반도체장치의 배선구조 및 그의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6322292A JPH08181205A (ja) | 1994-12-26 | 1994-12-26 | 半導体装置の配線構造およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08181205A true JPH08181205A (ja) | 1996-07-12 |
Family
ID=18142006
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6322292A Pending JPH08181205A (ja) | 1994-12-26 | 1994-12-26 | 半導体装置の配線構造およびその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5600170A (ja) |
| JP (1) | JPH08181205A (ja) |
| KR (1) | KR0180287B1 (ja) |
| DE (1) | DE19531602C2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000077840A1 (fr) * | 1997-12-19 | 2000-12-21 | Asahi Kasei Microsystems Co., Ltd. | Dispositif a semi-conducteur et son procede de fabrication |
| US7923843B2 (en) | 2006-05-31 | 2011-04-12 | Nec Electronics Corporation | Semiconductor device with a contact plug connected to multiple interconnects formed within |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5965924A (en) * | 1995-11-22 | 1999-10-12 | Cypress Semiconductor Corp. | Metal plug local interconnect |
| JP3527009B2 (ja) * | 1996-03-21 | 2004-05-17 | 株式会社半導体エネルギー研究所 | 半導体装置およびその作製方法 |
| JP3463979B2 (ja) * | 1997-07-08 | 2003-11-05 | 富士通株式会社 | 半導体装置の製造方法 |
| JP3064999B2 (ja) | 1997-11-13 | 2000-07-12 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| WO1999031733A1 (en) * | 1997-12-18 | 1999-06-24 | Advanced Micro Devices, Inc. | Silicon oxynitride spacer for preventing over-etching during local interconnect formation |
| TW405243B (en) * | 1998-02-25 | 2000-09-11 | Koninkl Philips Electronics Nv | Semiconductor device comprising a mos transistor |
| US6380023B2 (en) | 1998-09-02 | 2002-04-30 | Micron Technology, Inc. | Methods of forming contacts, methods of contacting lines, methods of operating integrated circuitry, and integrated circuits |
| US6075293A (en) * | 1999-03-05 | 2000-06-13 | Advanced Micro Devices, Inc. | Semiconductor device having a multi-layer metal interconnect structure |
| DE19983428B4 (de) * | 1999-06-15 | 2004-10-28 | Asahi Kasei Microsystems Co., Ltd. | Halbleitervorrichtung mit einer geteilten Kontaktstruktur und Verfahren zur Herstellung derselben |
| KR100574948B1 (ko) * | 2003-08-23 | 2006-04-28 | 삼성전자주식회사 | 기생 캐패시턴스가 감소된 반도체 메모리 소자 및 그제조방법 |
| DE102004024659B4 (de) * | 2004-05-18 | 2014-10-02 | Infineon Technologies Ag | Halbleiterbauteil |
| JP5305622B2 (ja) * | 2006-08-31 | 2013-10-02 | キヤノン株式会社 | 光電変換装置の製造方法 |
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| US4931411A (en) * | 1985-05-01 | 1990-06-05 | Texas Instruments Incorporated | Integrated circuit process with TiN-gate transistor |
| US4746219A (en) * | 1986-03-07 | 1988-05-24 | Texas Instruments Incorporated | Local interconnect |
| EP0469214A1 (en) * | 1990-07-31 | 1992-02-05 | International Business Machines Corporation | Method of forming stacked conductive and/or resistive polysilicon lands in multilevel semiconductor chips and structures resulting therefrom |
| US5124280A (en) * | 1991-01-31 | 1992-06-23 | Sgs-Thomson Microelectronics, Inc. | Local interconnect for integrated circuits |
| JPH0541378A (ja) * | 1991-03-15 | 1993-02-19 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JPH05109760A (ja) * | 1991-10-18 | 1993-04-30 | Seiko Epson Corp | 半導体装置 |
| JP3065829B2 (ja) * | 1992-12-25 | 2000-07-17 | 新日本製鐵株式会社 | 半導体装置 |
-
1994
- 1994-12-26 JP JP6322292A patent/JPH08181205A/ja active Pending
-
1995
- 1995-06-07 US US08/479,735 patent/US5600170A/en not_active Expired - Lifetime
- 1995-08-28 DE DE19531602A patent/DE19531602C2/de not_active Expired - Lifetime
- 1995-12-20 KR KR1019950052632A patent/KR0180287B1/ko not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| DE19531602A1 (de) | 1996-06-27 |
| US5600170A (en) | 1997-02-04 |
| KR0180287B1 (ko) | 1999-04-15 |
| KR960026644A (ko) | 1996-07-22 |
| DE19531602C2 (de) | 2002-12-05 |
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|---|---|---|---|
| A02 | Decision of refusal |
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