JPH11145802A - クロック発生回路 - Google Patents
クロック発生回路Info
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- JPH11145802A JPH11145802A JP9311750A JP31175097A JPH11145802A JP H11145802 A JPH11145802 A JP H11145802A JP 9311750 A JP9311750 A JP 9311750A JP 31175097 A JP31175097 A JP 31175097A JP H11145802 A JPH11145802 A JP H11145802A
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Abstract
(57)【要約】
【課題】 周波数、位相が変化するクロック発生回路を
提供することを目的とする。 【解決手段】 基準クロックを発生する発振回路１と、
発振回路で発生した基準クロックＣＫを所定の分周比１
／ｎで分周した第１の分周クロックＣＬＫ１を出力する
と共に基準クロックを分周比１／（２ｎ）で分周した第
２の分周クロックＣＬＫ２を出力する分周回路２と、第
２の分周クロックの立ち上がりエッジを検出して負のカ
ウントイネーブル信号ＥＮＰ１、ＥＮＰ２を分周回路へ
出力する位相制御用回路４とを有する。
提供することを目的とする。 【解決手段】 基準クロックを発生する発振回路１と、
発振回路で発生した基準クロックＣＫを所定の分周比１
／ｎで分周した第１の分周クロックＣＬＫ１を出力する
と共に基準クロックを分周比１／（２ｎ）で分周した第
２の分周クロックＣＬＫ２を出力する分周回路２と、第
２の分周クロックの立ち上がりエッジを検出して負のカ
ウントイネーブル信号ＥＮＰ１、ＥＮＰ２を分周回路へ
出力する位相制御用回路４とを有する。
Description
【０００１】
【発明の属する技術分野】本発明は、基準クロックを分
周して分周クロックを発生するクロック発生回路に関す
る。
周して分周クロックを発生するクロック発生回路に関す
る。
【０００２】
【従来の技術】一般に、ＣＰＵ等に代表されるデジタル
回路はクロックに同期して動作しており、クロック発生
回路が必要である。
回路はクロックに同期して動作しており、クロック発生
回路が必要である。
【０００３】図５は従来のクロック発生回路を示す回路
図である。図５において、１は基準クロックを発生する
発振回路、２は発振回路１で発生した基準クロックを１
／４分周する分周回路、３は分周回路２から出力される
分周クロックにより駆動されるＣＰＵ等のデジタル回
路、１１はＣＭＯＳインバータ、１２は水晶発振子であ
る。図５で発振回路１と分周回路２とはクロック発生回
路を構成する。
図である。図５において、１は基準クロックを発生する
発振回路、２は発振回路１で発生した基準クロックを１
／４分周する分周回路、３は分周回路２から出力される
分周クロックにより駆動されるＣＰＵ等のデジタル回
路、１１はＣＭＯＳインバータ、１２は水晶発振子であ
る。図５で発振回路１と分周回路２とはクロック発生回
路を構成する。
【０００４】以上のように構成されたクロック発生回路
について、その動作を図６を用いて説明する。図６
（ａ）は発振回路１から出力される発振クロック（基準
クロック）ＣＫを示すタイミング図、図６（ｂ）は分周
回路２から出力される基準クロックの１／４分周クロッ
クＣＬＫを示すタイミング図である。
について、その動作を図６を用いて説明する。図６
（ａ）は発振回路１から出力される発振クロック（基準
クロック）ＣＫを示すタイミング図、図６（ｂ）は分周
回路２から出力される基準クロックの１／４分周クロッ
クＣＬＫを示すタイミング図である。
【０００５】発振回路１はＣＭＯＳインバータ１１と水
晶発振子１２とを有し、安定した周期の基準クロックＣ
Ｋを出力する。発振回路１から出力された基準クロック
ＣＫは、分周回路２の端子ＣＫに入力され、図６に示す
ように１／４分周された分周クロックＣＬＫとなる。端
子Ｑ１から出力された分周クロックＣＬＫはデジタル回
路３の端子ＣＬＫに入力される。
晶発振子１２とを有し、安定した周期の基準クロックＣ
Ｋを出力する。発振回路１から出力された基準クロック
ＣＫは、分周回路２の端子ＣＫに入力され、図６に示す
ように１／４分周された分周クロックＣＬＫとなる。端
子Ｑ１から出力された分周クロックＣＬＫはデジタル回
路３の端子ＣＬＫに入力される。
【０００６】
【発明が解決しようとする課題】しかしながら、上記従
来のクロック発生回路では、周波数、位相共に一定のク
ロックが発生されるので、このクロックに同期して動作
するデジタル回路の動作ノイズもまた周波数と位相が常
に一定となる。従って、デジタル回路の動作ノイズの周
波数スペクトルも安定になり、基板のパターンやケーブ
ル等に定在波が発生し、これにより輻射ノイズが発生し
てしまうという問題点を有していた。この輻射ノイズを
削減するためにはフィルタやフェライトコア等の高価な
不要輻射対策部品を必要とする。
来のクロック発生回路では、周波数、位相共に一定のク
ロックが発生されるので、このクロックに同期して動作
するデジタル回路の動作ノイズもまた周波数と位相が常
に一定となる。従って、デジタル回路の動作ノイズの周
波数スペクトルも安定になり、基板のパターンやケーブ
ル等に定在波が発生し、これにより輻射ノイズが発生し
てしまうという問題点を有していた。この輻射ノイズを
削減するためにはフィルタやフェライトコア等の高価な
不要輻射対策部品を必要とする。
【０００７】このクロック発生回路では、発生するクロ
ックの周波数、位相を変化させて、基板のパターンやケ
ーブル等に定在波が発生することを防止し、これにより
輻射ノイズが発生することを防止することが要求されて
いる。
ックの周波数、位相を変化させて、基板のパターンやケ
ーブル等に定在波が発生することを防止し、これにより
輻射ノイズが発生することを防止することが要求されて
いる。
【０００８】本発明は、周波数、位相が変化するクロッ
ク発生回路を提供することを目的とする。
ク発生回路を提供することを目的とする。
【０００９】
【課題を解決するための手段】上記課題を解決するため
に本発明のクロック発生回路は、基準クロックを発生す
る発振回路と、発振回路で発生した基準クロックを所定
の分周比１／ｎで分周した第１の分周クロックを出力す
ると共に基準クロックを分周比１／（２ｎ）で分周した
第２の分周クロックを出力する分周回路と、第２の分周
クロックの立ち上がりエッジを検出して負のカウントイ
ネーブル信号を分周回路へ出力する位相制御用回路とを
有する構成を備えている。
に本発明のクロック発生回路は、基準クロックを発生す
る発振回路と、発振回路で発生した基準クロックを所定
の分周比１／ｎで分周した第１の分周クロックを出力す
ると共に基準クロックを分周比１／（２ｎ）で分周した
第２の分周クロックを出力する分周回路と、第２の分周
クロックの立ち上がりエッジを検出して負のカウントイ
ネーブル信号を分周回路へ出力する位相制御用回路とを
有する構成を備えている。
【００１０】これにより、周波数、位相が変化するクロ
ック発生回路が得られる。
ック発生回路が得られる。
【００１１】
【発明の実施の形態】本発明の請求項１に記載の発明
は、基準クロックを発生する発振回路と、発振回路で発
生した基準クロックを所定の分周比１／ｎで分周した第
１の分周クロックを出力すると共に基準クロックを分周
比１／（２ｎ）で分周した第２の分周クロックを出力す
る分周回路と、第２の分周クロックの立ち上がりエッジ
を検出して負のカウントイネーブル信号を分周回路へ出
力する位相制御用回路とを有することとしたものであ
り、負のカウントイネーブル信号が発生しているときに
は分周回路は基準クロックのカウントを行わないという
作用を有する。
は、基準クロックを発生する発振回路と、発振回路で発
生した基準クロックを所定の分周比１／ｎで分周した第
１の分周クロックを出力すると共に基準クロックを分周
比１／（２ｎ）で分周した第２の分周クロックを出力す
る分周回路と、第２の分周クロックの立ち上がりエッジ
を検出して負のカウントイネーブル信号を分周回路へ出
力する位相制御用回路とを有することとしたものであ
り、負のカウントイネーブル信号が発生しているときに
は分周回路は基準クロックのカウントを行わないという
作用を有する。
【００１２】請求項２に記載の発明は、基準クロックを
発生する発振回路と、発振回路で発生した基準クロック
を所定の分周比１／ｎで分周した第１の分周クロックを
出力すると共に基準クロックを分周比１／（２ｎ）で分
周した第２の分周クロックを出力する分周回路と、第２
の分周クロックの出力端子と発振回路との間に配置さ
れ、第２の分周クロックを発振回路へフィードバックす
るための周波数制御用抵抗器とを有することとしたもの
であり、第２の分周クロックのレベルに応じて基準クロ
ックの周波数が変化するという作用を有する。
発生する発振回路と、発振回路で発生した基準クロック
を所定の分周比１／ｎで分周した第１の分周クロックを
出力すると共に基準クロックを分周比１／（２ｎ）で分
周した第２の分周クロックを出力する分周回路と、第２
の分周クロックの出力端子と発振回路との間に配置さ
れ、第２の分周クロックを発振回路へフィードバックす
るための周波数制御用抵抗器とを有することとしたもの
であり、第２の分周クロックのレベルに応じて基準クロ
ックの周波数が変化するという作用を有する。
【００１３】以下、本発明の実施の形態について、図１
から図４を用いて説明する。 （実施の形態１）図１は、本発明の実施の形態１による
クロック発生回路を示す回路図である。図１において、
発振回路１、分周回路２、デジタル回路３、ＣＭＯＳイ
ンバータ１１、水晶発振子１２は図５と同様のものなの
で、同一符号を付し、説明は省略する。４は分周クロッ
クの立ち上がりエッジを検出して負のカウントイネーブ
ル信号を分周回路２へ出力する位相制御用回路である。
図１で、発振回路１と分周回路２と位相制御用回路４と
はクロック発生回路を構成する。すなわち、デジタル回
路３を除いた部分がクロック発生回路である。
から図４を用いて説明する。 （実施の形態１）図１は、本発明の実施の形態１による
クロック発生回路を示す回路図である。図１において、
発振回路１、分周回路２、デジタル回路３、ＣＭＯＳイ
ンバータ１１、水晶発振子１２は図５と同様のものなの
で、同一符号を付し、説明は省略する。４は分周クロッ
クの立ち上がりエッジを検出して負のカウントイネーブ
ル信号を分周回路２へ出力する位相制御用回路である。
図１で、発振回路１と分周回路２と位相制御用回路４と
はクロック発生回路を構成する。すなわち、デジタル回
路３を除いた部分がクロック発生回路である。
【００１４】以上のように構成されたクロック発生回路
について、その動作を図２を用いて説明する。図２
（ａ）は発振回路１から出力される発振クロック（基準
クロック）ＣＫを示すタイミング図、図２（ｂ）は基準
クロックＣＫの１／４分周クロックである第１の分周ク
ロックＣＬＫ１を示すタイミング図、図２（ｃ）は第１
の分周クロックＣＬＫ１の１／２分周クロックである第
２の分周クロックＣＬＫ２を示すタイミング図、図２
（ｄ）は第２の分周クロックＣＬＫ２の立ち上がりエッ
ジを検出して得られたカウントイネーブル信号ｅｎｐを
示すタイミング図である。
について、その動作を図２を用いて説明する。図２
（ａ）は発振回路１から出力される発振クロック（基準
クロック）ＣＫを示すタイミング図、図２（ｂ）は基準
クロックＣＫの１／４分周クロックである第１の分周ク
ロックＣＬＫ１を示すタイミング図、図２（ｃ）は第１
の分周クロックＣＬＫ１の１／２分周クロックである第
２の分周クロックＣＬＫ２を示すタイミング図、図２
（ｄ）は第２の分周クロックＣＬＫ２の立ち上がりエッ
ジを検出して得られたカウントイネーブル信号ｅｎｐを
示すタイミング図である。
【００１５】発振回路１はＣＭＯＳインバータ１１と水
晶発振子１２とを有し、安定した周期の基準クロックＣ
Ｋ（図２（ａ）参照）を出力する。発振回路１から出力
された基準クロックＣＫは、分周回路２の端子ＣＫに入
力され、図２（ｂ）に示すように１／４分周された分周
クロック（第１の分周クロック）ＣＬＫ１となって端子
Ｑ１から出力される。端子Ｑ１から出力された第１の分
周クロックＣＬＫ１はデジタル回路３の端子ＣＬＫに入
力される。一方、分周回路２の端子Ｑ２からは、第１の
分周クロックＣＬＫ１を１／２分周した第２の分周クロ
ックＣＬＫ２（図２（ｃ）参照）が出力される。この第
２の分周クロックＣＬＫ２は位相制御用回路４に入力さ
れ、この位相制御用回路４から、図２（ｄ）に示すよう
に、第２の分周クロックＣＬＫ２の立ち上がりエッジを
検出して生成したカウントイネーブル信号ｅｎｐが分周
回路２の端子ＥＮＰへ出力される。このカウントイネー
ブル信号ｅｎｐは第２の分周クロックＣＬＫ２の立ち上
がり部分においては負のカウントイネーブル信号ＥＮＰ
１、ＥＮＰ２となり、この負のカウントイネーブル信号
ＥＮＰ１、ＥＮＰ２は分周回路２における基準クロック
ＣＫのカウントを禁止する。したがって、負のカウント
イネーブル信号ＥＮＰ１、ＥＮＰ２が発生している間の
基準クロックＰ１、Ｐ２（図２（ａ）参照）は無視さ
れ、分周回路２はカウント停止の状態になり、第１の分
周クロックＣＬＫ１のロー期間が１クロック分長くな
る。これにより、第１の分周クロックＣＬＫ１の周期性
が崩れ、デジタル回路の動作ノイズも周期性が崩れる。
従って、動作ノイズの周波数スペクトルも分散され、ピ
ーク値が減少する。
晶発振子１２とを有し、安定した周期の基準クロックＣ
Ｋ（図２（ａ）参照）を出力する。発振回路１から出力
された基準クロックＣＫは、分周回路２の端子ＣＫに入
力され、図２（ｂ）に示すように１／４分周された分周
クロック（第１の分周クロック）ＣＬＫ１となって端子
Ｑ１から出力される。端子Ｑ１から出力された第１の分
周クロックＣＬＫ１はデジタル回路３の端子ＣＬＫに入
力される。一方、分周回路２の端子Ｑ２からは、第１の
分周クロックＣＬＫ１を１／２分周した第２の分周クロ
ックＣＬＫ２（図２（ｃ）参照）が出力される。この第
２の分周クロックＣＬＫ２は位相制御用回路４に入力さ
れ、この位相制御用回路４から、図２（ｄ）に示すよう
に、第２の分周クロックＣＬＫ２の立ち上がりエッジを
検出して生成したカウントイネーブル信号ｅｎｐが分周
回路２の端子ＥＮＰへ出力される。このカウントイネー
ブル信号ｅｎｐは第２の分周クロックＣＬＫ２の立ち上
がり部分においては負のカウントイネーブル信号ＥＮＰ
１、ＥＮＰ２となり、この負のカウントイネーブル信号
ＥＮＰ１、ＥＮＰ２は分周回路２における基準クロック
ＣＫのカウントを禁止する。したがって、負のカウント
イネーブル信号ＥＮＰ１、ＥＮＰ２が発生している間の
基準クロックＰ１、Ｐ２（図２（ａ）参照）は無視さ
れ、分周回路２はカウント停止の状態になり、第１の分
周クロックＣＬＫ１のロー期間が１クロック分長くな
る。これにより、第１の分周クロックＣＬＫ１の周期性
が崩れ、デジタル回路の動作ノイズも周期性が崩れる。
従って、動作ノイズの周波数スペクトルも分散され、ピ
ーク値が減少する。
【００１６】ここで考慮すべきはＣＰＵの処理能力であ
る。すなわち、ＣＰＵの処理能力がクロック周波数で決
まる場合があり、この場合にはクロック周波数が低いと
ＣＰＵの処理能力が低下する。図２（ｂ）に示すように
第１の分周クロックＣＬＫ１は低い周波数に変化してお
り、このときにはＣＰＵの処理能力が低下する。しか
し、一般に、高い処理能力がＣＰＵに要求されるのは或
る特定の処理時であり、通常はそれほど処理能力は要求
されない。この処理能力を問われない時のみ遅いクロッ
クを挿入すれば、処理能力的にも問題なく、ＣＰＵ等を
含むデジタル回路３の動作ノイズを削減することができ
る。
る。すなわち、ＣＰＵの処理能力がクロック周波数で決
まる場合があり、この場合にはクロック周波数が低いと
ＣＰＵの処理能力が低下する。図２（ｂ）に示すように
第１の分周クロックＣＬＫ１は低い周波数に変化してお
り、このときにはＣＰＵの処理能力が低下する。しか
し、一般に、高い処理能力がＣＰＵに要求されるのは或
る特定の処理時であり、通常はそれほど処理能力は要求
されない。この処理能力を問われない時のみ遅いクロッ
クを挿入すれば、処理能力的にも問題なく、ＣＰＵ等を
含むデジタル回路３の動作ノイズを削減することができ
る。
【００１７】なお、本実施の形態では、分周回路２から
出力される第２の分周クロックＣＬＫ２を利用して周波
数制御信号を生成したが、デジタル回路３からの信号を
利用しても同様に生成することができ、また、ランダム
信号を発生させてもよい。また、第１の分周クロックＣ
ＬＫ１の分周比を１／４としたが、１／２、１／３、１
／５、１／８等のような分周比でも同様の構成で対応で
きる。
出力される第２の分周クロックＣＬＫ２を利用して周波
数制御信号を生成したが、デジタル回路３からの信号を
利用しても同様に生成することができ、また、ランダム
信号を発生させてもよい。また、第１の分周クロックＣ
ＬＫ１の分周比を１／４としたが、１／２、１／３、１
／５、１／８等のような分周比でも同様の構成で対応で
きる。
【００１８】以上のように本実施の形態によれば、基準
クロックＣＫを分周比１／ｎ（ｎ＝４）で分周した第１
の分周クロックＣＬＫ１の１／２の分周比１／（２ｎ）
で分周した第２の分周クロックＣＬＫ２の立ち上がりエ
ッジを検出して負のカウントイネーブル信号ＥＮＰ１、
ＥＮＰ２を位相制御用回路４から分周回路２へ出力する
ようにしたことにより、負のカウントイネーブル信号Ｅ
ＮＰ１、ＥＮＰ２が発生しているときには分周回路２に
おいて基準クロックＣＫのカウントを行わないようにす
ることができるので、第１の分周クロックＣＬＫ１の周
波数を低下させる、つまり第１の分周クロックＣＬＫ１
の周波数、位相を変化させることができる。したがっ
て、ＣＰＵ等のデジタル回路の動作ノイズの周波数スペ
クトルを分散させ、基板のパターンやケーブル等に定在
波が発生するのを抑制し、輻射ノイズを削減することが
できる。
クロックＣＫを分周比１／ｎ（ｎ＝４）で分周した第１
の分周クロックＣＬＫ１の１／２の分周比１／（２ｎ）
で分周した第２の分周クロックＣＬＫ２の立ち上がりエ
ッジを検出して負のカウントイネーブル信号ＥＮＰ１、
ＥＮＰ２を位相制御用回路４から分周回路２へ出力する
ようにしたことにより、負のカウントイネーブル信号Ｅ
ＮＰ１、ＥＮＰ２が発生しているときには分周回路２に
おいて基準クロックＣＫのカウントを行わないようにす
ることができるので、第１の分周クロックＣＬＫ１の周
波数を低下させる、つまり第１の分周クロックＣＬＫ１
の周波数、位相を変化させることができる。したがっ
て、ＣＰＵ等のデジタル回路の動作ノイズの周波数スペ
クトルを分散させ、基板のパターンやケーブル等に定在
波が発生するのを抑制し、輻射ノイズを削減することが
できる。
【００１９】（実施の形態２）図３は、本発明の実施の
形態２によるクロック発生回路を示す回路図である。図
３において、発振回路１、分周回路２、デジタル回路
３、ＣＭＯＳインバータ１１、水晶発振子１２は図１と
同様のものなので、同一符号を付し、説明は省略する。
５は第２の分周クロックＣＬＫ２の出力端子Ｑ２と発振
回路１との間に配置され、第２の分周クロックＣＬＫ２
を発振回路１へフィードバックするための周波数制御用
抵抗器である。図３で、発振回路１と分周回路２と周波
数制御用抵抗器５とはクロック発生回路を構成する。す
なわち、デジタル回路３を除いた部分がクロック発生回
路である。
形態２によるクロック発生回路を示す回路図である。図
３において、発振回路１、分周回路２、デジタル回路
３、ＣＭＯＳインバータ１１、水晶発振子１２は図１と
同様のものなので、同一符号を付し、説明は省略する。
５は第２の分周クロックＣＬＫ２の出力端子Ｑ２と発振
回路１との間に配置され、第２の分周クロックＣＬＫ２
を発振回路１へフィードバックするための周波数制御用
抵抗器である。図３で、発振回路１と分周回路２と周波
数制御用抵抗器５とはクロック発生回路を構成する。す
なわち、デジタル回路３を除いた部分がクロック発生回
路である。
【００２０】以上のように構成されたクロック発生回路
について、その動作を図４を用いて説明する。図４
（ａ）は発振回路１から出力される発振クロック（基準
クロック）ＣＫを示すタイミング図、図４（ｂ）は基準
クロックの１／４分周クロックである第１の分周クロッ
クＣＬＫ１を示すタイミング図、図４（ｃ）は第１の分
周クロックＣＫＬ１の１／２分周クロックである第２の
分周クロックＣＬＫ２を示すタイミング図である。
について、その動作を図４を用いて説明する。図４
（ａ）は発振回路１から出力される発振クロック（基準
クロック）ＣＫを示すタイミング図、図４（ｂ）は基準
クロックの１／４分周クロックである第１の分周クロッ
クＣＬＫ１を示すタイミング図、図４（ｃ）は第１の分
周クロックＣＫＬ１の１／２分周クロックである第２の
分周クロックＣＬＫ２を示すタイミング図である。
【００２１】発振回路１はＣＭＯＳインバータ１１と水
晶発振子１２とを有し、基準クロックＣＫ（図４（ａ）
参照）を出力する。発振回路１から出力された基準クロ
ックＣＫは、分周回路２の端子ＣＫに入力され、図４
（ｂ）に示すように１／４分周された分周クロック（第
１の分周クロック）ＣＬＫ１となって端子Ｑ１から出力
される。端子Ｑ１から出力された第１の分周クロックＣ
ＬＫ１はデジタル回路３の端子ＣＬＫに入力される。一
方、分周回路２の端子Ｑ２からは、第１の分周クロック
ＣＬＫ１を１／２分周した第２の分周クロックＣＬＫ２
（図４（ｃ）参照）が出力される。この第２の分周クロ
ックＣＬＫ２はハイ、ローレベルを繰り返すが、このレ
ベル変化は周波数制御用抵抗器５を通して発振回路１へ
フィードバックされ、発振回路１はフィードバックされ
たレベルに応じた周波数の基準クロックＣＫを出力す
る。すなわち、図４（ａ）に示すように、第２の分周ク
ロックＣＬＫ２がローのときとハイのときとで基準クロ
ックＣＫの周波数が変化し、図４（ｂ）の周期Ｔ１、Ｔ
２で示すように、第１の分周クロックＣＬＫ１の周波数
も変化する。第１の分周クロックＣＬＫ１の周波数が変
化すれば、デジタル回路の動作ノイズの周期性も崩れ、
動作ノイズの周波数スペクトルも分散され、ピーク値が
減少する。
晶発振子１２とを有し、基準クロックＣＫ（図４（ａ）
参照）を出力する。発振回路１から出力された基準クロ
ックＣＫは、分周回路２の端子ＣＫに入力され、図４
（ｂ）に示すように１／４分周された分周クロック（第
１の分周クロック）ＣＬＫ１となって端子Ｑ１から出力
される。端子Ｑ１から出力された第１の分周クロックＣ
ＬＫ１はデジタル回路３の端子ＣＬＫに入力される。一
方、分周回路２の端子Ｑ２からは、第１の分周クロック
ＣＬＫ１を１／２分周した第２の分周クロックＣＬＫ２
（図４（ｃ）参照）が出力される。この第２の分周クロ
ックＣＬＫ２はハイ、ローレベルを繰り返すが、このレ
ベル変化は周波数制御用抵抗器５を通して発振回路１へ
フィードバックされ、発振回路１はフィードバックされ
たレベルに応じた周波数の基準クロックＣＫを出力す
る。すなわち、図４（ａ）に示すように、第２の分周ク
ロックＣＬＫ２がローのときとハイのときとで基準クロ
ックＣＫの周波数が変化し、図４（ｂ）の周期Ｔ１、Ｔ
２で示すように、第１の分周クロックＣＬＫ１の周波数
も変化する。第１の分周クロックＣＬＫ１の周波数が変
化すれば、デジタル回路の動作ノイズの周期性も崩れ、
動作ノイズの周波数スペクトルも分散され、ピーク値が
減少する。
【００２２】なお、本実施の形態では、分周回路２から
出力される第２の分周クロックＣＬＫ２を利用して周波
数制御信号を生成したが、デジタル回路３からの信号を
利用しても同様に生成することができ、また、ランダム
信号を発生させてもよい。また、第１の分周クロックＣ
ＬＫ１の分周比を１／４としたが、１／２、１／３、１
／５、１／８等のような分周比でも同様の構成で対応で
きる。
出力される第２の分周クロックＣＬＫ２を利用して周波
数制御信号を生成したが、デジタル回路３からの信号を
利用しても同様に生成することができ、また、ランダム
信号を発生させてもよい。また、第１の分周クロックＣ
ＬＫ１の分周比を１／４としたが、１／２、１／３、１
／５、１／８等のような分周比でも同様の構成で対応で
きる。
【００２３】以上のように本実施の形態によれば、分周
比１／ｎ（ｎ＝４）で分周した第１の分周クロックＣＬ
Ｋ１の１／２の分周比１／（２ｎ）で分周した第２の分
周クロックＣＬＫ２の出力端子Ｑ２と発振回路１との間
に周波数制御用抵抗器５を配置して第２の分周クロック
ＣＬＫ２を発振回路１へフィードバックするようにした
ことにより、第２の分周クロックＣＬＫ２がローのとき
とハイのときとで基準クロックＣＫの周波数が変化し、
第１の分周クロックＣＬＫ１の周波数も変化する。第１
の分周クロックＣＬＫ１の周波数が変化すれば、ＣＰＵ
等のデジタル回路の動作ノイズの周期性も崩れ、動作ノ
イズのスペクトルも分散され、ピーク値が減少する。す
なわち、ＣＰＵ等のデジタル回路の動作ノイズの周波数
スペクトルを分散させ、基板のパターンやケーブル等に
定在波が発生するのを抑制し、輻射ノイズを削減するこ
とができる。
比１／ｎ（ｎ＝４）で分周した第１の分周クロックＣＬ
Ｋ１の１／２の分周比１／（２ｎ）で分周した第２の分
周クロックＣＬＫ２の出力端子Ｑ２と発振回路１との間
に周波数制御用抵抗器５を配置して第２の分周クロック
ＣＬＫ２を発振回路１へフィードバックするようにした
ことにより、第２の分周クロックＣＬＫ２がローのとき
とハイのときとで基準クロックＣＫの周波数が変化し、
第１の分周クロックＣＬＫ１の周波数も変化する。第１
の分周クロックＣＬＫ１の周波数が変化すれば、ＣＰＵ
等のデジタル回路の動作ノイズの周期性も崩れ、動作ノ
イズのスペクトルも分散され、ピーク値が減少する。す
なわち、ＣＰＵ等のデジタル回路の動作ノイズの周波数
スペクトルを分散させ、基板のパターンやケーブル等に
定在波が発生するのを抑制し、輻射ノイズを削減するこ
とができる。
【００２４】
【発明の効果】以上のように本発明の請求項１に記載の
クロック発生回路によれば、基準クロックを発生する発
振回路と、発振回路で発生した基準クロックを所定の分
周比１／ｎで分周した第１の分周クロックを出力すると
共に基準クロックを分周比１／（２ｎ）で分周した第２
の分周クロックを出力する分周回路と、第２の分周クロ
ックの立ち上がりエッジを検出して負のカウントイネー
ブル信号を分周回路へ出力する位相制御用回路とを有す
ることにより、負のカウントイネーブル信号が発生して
いるときには分周回路において基準クロックのカウント
を行わないようにすることができるので、第１の分周ク
ロックの周波数、位相を変化させることができ、したが
って、ＣＰＵ等のデジタル回路の動作ノイズの周波数ス
ペクトルを分散させ、基板のパターンやケーブル等に定
在波が発生するのを抑制し、輻射ノイズを削減すること
ができるという有利な効果が得られる。
クロック発生回路によれば、基準クロックを発生する発
振回路と、発振回路で発生した基準クロックを所定の分
周比１／ｎで分周した第１の分周クロックを出力すると
共に基準クロックを分周比１／（２ｎ）で分周した第２
の分周クロックを出力する分周回路と、第２の分周クロ
ックの立ち上がりエッジを検出して負のカウントイネー
ブル信号を分周回路へ出力する位相制御用回路とを有す
ることにより、負のカウントイネーブル信号が発生して
いるときには分周回路において基準クロックのカウント
を行わないようにすることができるので、第１の分周ク
ロックの周波数、位相を変化させることができ、したが
って、ＣＰＵ等のデジタル回路の動作ノイズの周波数ス
ペクトルを分散させ、基板のパターンやケーブル等に定
在波が発生するのを抑制し、輻射ノイズを削減すること
ができるという有利な効果が得られる。
【００２５】請求項２に記載の発明によれば、基準クロ
ックを発生する発振回路と、発振回路で発生した基準ク
ロックを所定の分周比１／ｎで分周した第１の分周クロ
ックを出力すると共に基準クロックを分周比１／（２
ｎ）で分周した第２の分周クロックを出力する分周回路
と、第２の分周クロックの出力端子と発振回路との間に
配置され、第２の分周クロックを発振回路へフィードバ
ックするための周波数制御用抵抗器とを有することによ
り、第２の分周クロックがローのときとハイのときとで
基準クロックの周波数を変化させ、第１の分周クロック
の周波数を変化させることができ、第１の分周クロック
の周波数を変化させることにより、ＣＰＵ等のデジタル
回路の動作ノイズの周波数スペクトルを分散させ、基板
のパターンやケーブル等に定在波が発生するのを抑制
し、輻射ノイズを削減することができるという有利な効
果が得られる。
ックを発生する発振回路と、発振回路で発生した基準ク
ロックを所定の分周比１／ｎで分周した第１の分周クロ
ックを出力すると共に基準クロックを分周比１／（２
ｎ）で分周した第２の分周クロックを出力する分周回路
と、第２の分周クロックの出力端子と発振回路との間に
配置され、第２の分周クロックを発振回路へフィードバ
ックするための周波数制御用抵抗器とを有することによ
り、第２の分周クロックがローのときとハイのときとで
基準クロックの周波数を変化させ、第１の分周クロック
の周波数を変化させることができ、第１の分周クロック
の周波数を変化させることにより、ＣＰＵ等のデジタル
回路の動作ノイズの周波数スペクトルを分散させ、基板
のパターンやケーブル等に定在波が発生するのを抑制
し、輻射ノイズを削減することができるという有利な効
果が得られる。
【図１】本発明の実施の形態１によるクロック発生回路
を示す回路図
を示す回路図
【図２】（ａ）発振回路から出力される基準クロックを
示すタイミング図 （ｂ）第１の分周クロックを示すタイミング図 （ｃ）第２の分周クロックを示すタイミング図 （ｄ）第２の分周クロックの立ち上がりエッジを検出し
て得られたカウントイネーブル信号を示すタイミング図
示すタイミング図 （ｂ）第１の分周クロックを示すタイミング図 （ｃ）第２の分周クロックを示すタイミング図 （ｄ）第２の分周クロックの立ち上がりエッジを検出し
て得られたカウントイネーブル信号を示すタイミング図
【図３】本発明の実施の形態２によるクロック発生回路
を示す回路図
を示す回路図
【図４】（ａ）発振回路から出力される基準クロックを
示すタイミング図 （ｂ）第１の分周クロックを示すタイミング図 （ｃ）第２の分周クロックを示すタイミング図
示すタイミング図 （ｂ）第１の分周クロックを示すタイミング図 （ｃ）第２の分周クロックを示すタイミング図
【図５】従来のクロック発生回路を示す回路図
【図６】（ａ）発振回路から出力される基準クロックを
示すタイミング図 （ｂ）分周回路から出力される基準クロックの１／４分
周クロックを示すタイミング図
示すタイミング図 （ｂ）分周回路から出力される基準クロックの１／４分
周クロックを示すタイミング図
１ 発振回路 ２ 分周回路 ３ デジタル回路 ４ 位相制御用回路 ５ 周波数制御用抵抗器 １１ ＣＭＯＳインバータ １２ 水晶発振子
Claims (2)
- 【請求項１】基準クロックを発生する発振回路と、前記
発振回路で発生した基準クロックを所定の分周比１／ｎ
で分周した第１の分周クロックを出力すると共に前記基
準クロックを分周比１／（２ｎ）で分周した第２の分周
クロックを出力する分周回路と、前記第２の分周クロッ
クの立ち上がりエッジを検出して負のカウントイネーブ
ル信号を前記分周回路へ出力する位相制御用回路とを有
することを特徴とするクロック発生回路。 - 【請求項２】基準クロックを発生する発振回路と、前記
発振回路で発生した基準クロックを所定の分周比１／ｎ
で分周した第１の分周クロックを出力すると共に前記基
準クロックを分周比１／（２ｎ）で分周した第２の分周
クロックを出力する分周回路と、前記第２の分周クロッ
クの出力端子と前記発振回路との間に配置され、前記第
２の分周クロックを前記発振回路へフィードバックする
ための周波数制御用抵抗器とを有することを特徴とする
クロック発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9311750A JPH11145802A (ja) | 1997-11-13 | 1997-11-13 | クロック発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9311750A JPH11145802A (ja) | 1997-11-13 | 1997-11-13 | クロック発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11145802A true JPH11145802A (ja) | 1999-05-28 |
Family
ID=18021035
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9311750A Pending JPH11145802A (ja) | 1997-11-13 | 1997-11-13 | クロック発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11145802A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005184488A (ja) * | 2003-12-19 | 2005-07-07 | Matsushita Electric Ind Co Ltd | 周波数変調回路 |
-
1997
- 1997-11-13 JP JP9311750A patent/JPH11145802A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005184488A (ja) * | 2003-12-19 | 2005-07-07 | Matsushita Electric Ind Co Ltd | 周波数変調回路 |
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