JPH11145837A - Ａ／ｄ変換装置 - Google Patents
Ａ／ｄ変換装置Info
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- JPH11145837A JPH11145837A JP9308363A JP30836397A JPH11145837A JP H11145837 A JPH11145837 A JP H11145837A JP 9308363 A JP9308363 A JP 9308363A JP 30836397 A JP30836397 A JP 30836397A JP H11145837 A JPH11145837 A JP H11145837A
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Abstract
(57)【要約】
【課題】 量子化器の出力をラッチ回路に取り込み、ラ
ッチ回路の出力をＤ／Ａ変換器への帰還信号として用い
ることにより量子化器の出力タイミングの影響を受けな
い高精度なＡ／Ｄ変換装置を提供することを目的とす
る。 【解決手段】 入力回路１１とセレクタ回路１２と積分
器１３と量子化器１４とＤ／Ａ変換器１５とラッチ回路
１７を備え、ラッチ回路１７によって量子化器１４の出
力を任意にラッチし、ラッチ出力を帰還信号として帰還
するため、入力信号の電位差による量子化器１４からの
出力タイミングの変化に依存することなく、常に同一の
タイミングで帰還信号のＤ／Ａ変換および積分を開始す
ることができる。
ッチ回路の出力をＤ／Ａ変換器への帰還信号として用い
ることにより量子化器の出力タイミングの影響を受けな
い高精度なＡ／Ｄ変換装置を提供することを目的とす
る。 【解決手段】 入力回路１１とセレクタ回路１２と積分
器１３と量子化器１４とＤ／Ａ変換器１５とラッチ回路
１７を備え、ラッチ回路１７によって量子化器１４の出
力を任意にラッチし、ラッチ出力を帰還信号として帰還
するため、入力信号の電位差による量子化器１４からの
出力タイミングの変化に依存することなく、常に同一の
タイミングで帰還信号のＤ／Ａ変換および積分を開始す
ることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、アナログ信号をデ
ィジタル信号に変換するＡ／Ｄ（アナログ／ディジタ
ル）変換装置に関し、特に量子化器からの出力を入力側
に帰還する回路を有するΔΣ型Ａ／Ｄ変換器に関するも
のである。
ィジタル信号に変換するＡ／Ｄ（アナログ／ディジタ
ル）変換装置に関し、特に量子化器からの出力を入力側
に帰還する回路を有するΔΣ型Ａ／Ｄ変換器に関するも
のである。
【０００２】
【従来の技術】Ａ／Ｄ変換装置の一つとして、ΔΣ型Ａ
／Ｄ変換回路を用いたＡ／Ｄ変換装置が提案されてい
る。従来提案されているこの方式のＡ／Ｄ変換装置につ
いて図４を用いて説明する。
／Ｄ変換回路を用いたＡ／Ｄ変換装置が提案されてい
る。従来提案されているこの方式のＡ／Ｄ変換装置につ
いて図４を用いて説明する。
【０００３】図４は、従来のＡ／Ｄ変換装置の構成を示
すブロック図である。図４において、４１は入力回路、
４２はセレクタ回路、４３は積分器、４４は量子化器、
４５はＤ／Ａ変換器、４６は選択信号である。
すブロック図である。図４において、４１は入力回路、
４２はセレクタ回路、４３は積分器、４４は量子化器、
４５はＤ／Ａ変換器、４６は選択信号である。
【０００４】入力回路４１において、入力信号のサンプ
リングがサンプリング周期ごとに行われる。この入力回
路４１からの入力サンプリング信号を一方の入力とし、
Ｄ／Ａ変換器４５からの帰還信号を他方の入力とするセ
レクタ回路４２において、入力回路４１のサンプリング
周波数と同じ周波数クロックの選択信号４６によりいず
れか一方の信号が選択出力される。積分器４３では、セ
レクタ回路４２からの選択出力を入力とし累積加算が行
われ、量子化器４４に出力される。そして量子化器４４
において、積分器４３からの出力を１ビットのディジタ
ル信号に変換しディジタル出力信号として出力すると共
に、Ｄ／Ａ変換器４５に帰還する。Ｄ／Ａ変換器４５で
は、量子化器４４から帰還されたディジタル出力信号を
アナログ信号に変換したのちセレクタ回路４２の他方の
入力に帰還出力する。
リングがサンプリング周期ごとに行われる。この入力回
路４１からの入力サンプリング信号を一方の入力とし、
Ｄ／Ａ変換器４５からの帰還信号を他方の入力とするセ
レクタ回路４２において、入力回路４１のサンプリング
周波数と同じ周波数クロックの選択信号４６によりいず
れか一方の信号が選択出力される。積分器４３では、セ
レクタ回路４２からの選択出力を入力とし累積加算が行
われ、量子化器４４に出力される。そして量子化器４４
において、積分器４３からの出力を１ビットのディジタ
ル信号に変換しディジタル出力信号として出力すると共
に、Ｄ／Ａ変換器４５に帰還する。Ｄ／Ａ変換器４５で
は、量子化器４４から帰還されたディジタル出力信号を
アナログ信号に変換したのちセレクタ回路４２の他方の
入力に帰還出力する。
【０００５】このような構成を有するＡ／Ｄ変換装置で
は、セレクタ回路４２によって入力回路４１からの入力
サンプリング信号、または、Ｄ／Ａ変換器４５からの帰
還信号のいずれか一方が選択され、選択された出力を積
分器４３で積分する。従って、積分器４３において、入
力サンプリング信号と帰還信号を１サンプリング周期内
で時分割処理することができるため、入力サンプリング
信号と帰還信号とを加算処理するためのアナログ加算器
は不要な構成になっている。
は、セレクタ回路４２によって入力回路４１からの入力
サンプリング信号、または、Ｄ／Ａ変換器４５からの帰
還信号のいずれか一方が選択され、選択された出力を積
分器４３で積分する。従って、積分器４３において、入
力サンプリング信号と帰還信号を１サンプリング周期内
で時分割処理することができるため、入力サンプリング
信号と帰還信号とを加算処理するためのアナログ加算器
は不要な構成になっている。
【０００６】図５は、上記のような従来のＡ／Ｄ変換装
置における各構成要素の動作タイミングチャートを示
す。図５において、ＴS10、ＴS11、ＴS12、ＴS13、Ｔ
S14は動作タイミング時間、ΔＴ0、ΔＴ1は量子化開始
から量子化された信号が出力されるまでの時間、言い換
えれば量子化開始から帰還信号のＤ／Ａ変換および積分
が開始されるまでの時間を示す。
置における各構成要素の動作タイミングチャートを示
す。図５において、ＴS10、ＴS11、ＴS12、ＴS13、Ｔ
S14は動作タイミング時間、ΔＴ0、ΔＴ1は量子化開始
から量子化された信号が出力されるまでの時間、言い換
えれば量子化開始から帰還信号のＤ／Ａ変換および積分
が開始されるまでの時間を示す。
【０００７】以上のように構成された従来のＡ／Ｄ変換
装置の動作について、以下図４及び図５を用いて説明す
る。
装置の動作について、以下図４及び図５を用いて説明す
る。
【０００８】入力回路４１におけるサンプリング周期毎
のサンプリングを入力サンプリング（０）、（１）、
（２）とした場合、各構成要素の動作タイミングを、例
えば入力サンプリング（１）を用いて説明すると、 １）ＴS11のタイミングにおいて、入力回路４１でサン
プリングされた入力サンプリング（１）がセレクタ回路
４２により選択され、積分器４３に入力される。
のサンプリングを入力サンプリング（０）、（１）、
（２）とした場合、各構成要素の動作タイミングを、例
えば入力サンプリング（１）を用いて説明すると、 １）ＴS11のタイミングにおいて、入力回路４１でサン
プリングされた入力サンプリング（１）がセレクタ回路
４２により選択され、積分器４３に入力される。
【０００９】２）積分器４３では、セレクタ回路４２で
選択された入力サンプリング（１）の積分が所定の時間
（ＴS12−ＴS11）行われる。
選択された入力サンプリング（１）の積分が所定の時間
（ＴS12−ＴS11）行われる。
【００１０】３）ＴS12のタイミングにおいて、量子化
器４４により積分器４３からの出力の量子化が開始さ
れ、入力（１）の量子化が所定の時間（ＴS13−ＴS12）
行われる。同時に、ＴS12のタイミングでセレクタ回路
４２の切り換えが行われ、Ｄ／Ａ変換器４５を介して帰
還される帰還信号（１）側が選択される。
器４４により積分器４３からの出力の量子化が開始さ
れ、入力（１）の量子化が所定の時間（ＴS13−ＴS12）
行われる。同時に、ＴS12のタイミングでセレクタ回路
４２の切り換えが行われ、Ｄ／Ａ変換器４５を介して帰
還される帰還信号（１）側が選択される。
【００１１】４）量子化器４４では、量子化開始からΔ
Ｔ1だけ遅れてディジタル出力信号が出力される。この
出力の遅延は、信号の‘Ｈ’、‘Ｌ’レベル判定に要す
る時間であり、量子化器４４に入力される信号の電位差
に依存し、電位差が大きければ短く、電位差が小さけれ
ば長くなる。この出力を入力とするＤ／Ａ変換器４５に
おいても、帰還信号（１）のＤ／Ａ変換がΔＴ1だけ遅
れて開始される。従って、積分器４３における帰還信号
（１）の積分もΔＴ1だけ遅れて開始される。
Ｔ1だけ遅れてディジタル出力信号が出力される。この
出力の遅延は、信号の‘Ｈ’、‘Ｌ’レベル判定に要す
る時間であり、量子化器４４に入力される信号の電位差
に依存し、電位差が大きければ短く、電位差が小さけれ
ば長くなる。この出力を入力とするＤ／Ａ変換器４５に
おいても、帰還信号（１）のＤ／Ａ変換がΔＴ1だけ遅
れて開始される。従って、積分器４３における帰還信号
（１）の積分もΔＴ1だけ遅れて開始される。
【００１２】５）ＴS13のタイミングで、セレクタ回路
４２が切り換えられ入力サンプリング信号（２）側が選
択されると共に、量子化器４４による入力（１）の量子
化、Ｄ／Ａ変換器４５による帰還信号（１）のＤ／Ａ変
換、および、積分器４３による帰還信号（１）の積分が
終了する。
４２が切り換えられ入力サンプリング信号（２）側が選
択されると共に、量子化器４４による入力（１）の量子
化、Ｄ／Ａ変換器４５による帰還信号（１）のＤ／Ａ変
換、および、積分器４３による帰還信号（１）の積分が
終了する。
【００１３】６）一方、入力回路４１では、ＴS12のタ
イミングで次の入力信号のサンプリングが開始され、入
力サンプリング（２）が所定の時間（ＴS13−ＴS12）行
われる。
イミングで次の入力信号のサンプリングが開始され、入
力サンプリング（２）が所定の時間（ＴS13−ＴS12）行
われる。
【００１４】以上から明らかなように、積分器４３では
１サンプリング周期内に帰還信号を積分する期間と入力
サンプリング信号を積分する期間とを有し、時分割で処
理される。
１サンプリング周期内に帰還信号を積分する期間と入力
サンプリング信号を積分する期間とを有し、時分割で処
理される。
【００１５】図４のＡ／Ｄ変換装置のアナログ入力信号
をＸ、ディジタル出力信号をＹ、量子化器４４より発生
する量子化誤差をＶｑとするとき、入出力の関係をＺ関
数で記述すると次式のようになる。
をＸ、ディジタル出力信号をＹ、量子化器４４より発生
する量子化誤差をＶｑとするとき、入出力の関係をＺ関
数で記述すると次式のようになる。
【００１６】Ｙ＝Ｘ＋（１−ｚ-1）Ｖｑ このようにディジタル出力信号には、アナログ入力信号
成分以外に誤差として量子化誤差Ｖｑが含まれるが、一
次微分特性（１−ｚ-1）が乗じられているためＶｑによ
るノイズは低周波数ほど小さくなり、僅か１ビットの量
子化であっても広いダイナミックレンジを得ることがで
きる。
成分以外に誤差として量子化誤差Ｖｑが含まれるが、一
次微分特性（１−ｚ-1）が乗じられているためＶｑによ
るノイズは低周波数ほど小さくなり、僅か１ビットの量
子化であっても広いダイナミックレンジを得ることがで
きる。
【００１７】より広いダイナミックレンジを得るために
は、得ようとするディジタル出力信号よりもサンプリン
グ周期を短く（サンプリング周波数を高く）してＡ／Ｄ
変換を行い、出力の低周波領域のみを使用するように後
段のディジタルフィルタにてディジタル処理すればよ
い。このため、この方式のＡ／Ｄ変換はオーバーサンプ
リング方式とも呼ばれ、特に近年のディジタルオーディ
オの分野では必要不可欠な技術となっている。
は、得ようとするディジタル出力信号よりもサンプリン
グ周期を短く（サンプリング周波数を高く）してＡ／Ｄ
変換を行い、出力の低周波領域のみを使用するように後
段のディジタルフィルタにてディジタル処理すればよ
い。このため、この方式のＡ／Ｄ変換はオーバーサンプ
リング方式とも呼ばれ、特に近年のディジタルオーディ
オの分野では必要不可欠な技術となっている。
【００１８】
【発明が解決しようとする課題】しかしながら上記のよ
うな従来の構成において、量子化器４４は入力される信
号の電位差により判定時間が異なるという特性を有して
いるため、量子化を開始してから量子化されたディジタ
ル信号が出力されるまでの時間が入力される信号の電位
差によって変化する。そのため、量子化器４４からの量
子化出力を入力とするＤ／Ａ変換器４５のＤ／Ａ変換開
始までの時間ΔＴ0、ΔＴ1が、量子化器４４に入力され
る信号の電位差によって変化し、さらに積分器４３にお
ける帰還信号を積分する時間も変化することとなる。
うな従来の構成において、量子化器４４は入力される信
号の電位差により判定時間が異なるという特性を有して
いるため、量子化を開始してから量子化されたディジタ
ル信号が出力されるまでの時間が入力される信号の電位
差によって変化する。そのため、量子化器４４からの量
子化出力を入力とするＤ／Ａ変換器４５のＤ／Ａ変換開
始までの時間ΔＴ0、ΔＴ1が、量子化器４４に入力され
る信号の電位差によって変化し、さらに積分器４３にお
ける帰還信号を積分する時間も変化することとなる。
【００１９】すなわち、図５に示すように例えば入力
（１）の量子化の期間は、一定時間（ＴS13−ＴS12）で
あり、ＴS13のタイミングで帰還信号（１）のＤ／Ａ変
換および積分は終了となってしまう。したがって、量子
化器４４からの出力開始時間が変化すれば、当然ながら
Ｄ／Ａ変換器４５がＤ／Ａ変換を開始してから終了する
までの時間、および、積分器４３が積分を開始してから
終了するまでの時間（帰還量）が変化する。この帰還量
が変化すれば、本来の信号に含まれない成分が混入しノ
イズとなるため、高調波歪の発生やダイナミックレンジ
の悪化等のＡ／Ｄ変換特性の劣化の原因になるという課
題がある。
（１）の量子化の期間は、一定時間（ＴS13−ＴS12）で
あり、ＴS13のタイミングで帰還信号（１）のＤ／Ａ変
換および積分は終了となってしまう。したがって、量子
化器４４からの出力開始時間が変化すれば、当然ながら
Ｄ／Ａ変換器４５がＤ／Ａ変換を開始してから終了する
までの時間、および、積分器４３が積分を開始してから
終了するまでの時間（帰還量）が変化する。この帰還量
が変化すれば、本来の信号に含まれない成分が混入しノ
イズとなるため、高調波歪の発生やダイナミックレンジ
の悪化等のＡ／Ｄ変換特性の劣化の原因になるという課
題がある。
【００２０】図６に、従来のＡ／Ｄ変換装置における量
子化器および積分器の出力波形図を示す。図６におい
て、ＴAは量子化の開始時間、Ｔ0は入力サンプリング
（０）が量子化されて出力され始める時間、Ｔ1は入力
サンプリング（１）が量子化されて出力され始める時
間、ＴBは量子化の終了時間、Ｂは入力サンプリング
（０）の帰還量、Ｃは入力サンプリング（１）の帰還量
である。この場合の入力信号は、入力サンプリング
（１）の方が入力サンプリング（０）より電位差が小さ
い場合を示す。Ｄ／Ａ変換器を介して帰還された帰還信
号（０）、（１）の積分は、入力サンプリングが量子化
されて出力され始める時間Ｔ0、Ｔ1に連動して開始さ
れ、ＴBのタイミングで終了する。なお、積分器の出力
波形には、積分器の構成要素であるオペアンプのセトリ
ング時間や負荷、寄生抵抗、寄生容量により発生するリ
ンギングを含んでいる。
子化器および積分器の出力波形図を示す。図６におい
て、ＴAは量子化の開始時間、Ｔ0は入力サンプリング
（０）が量子化されて出力され始める時間、Ｔ1は入力
サンプリング（１）が量子化されて出力され始める時
間、ＴBは量子化の終了時間、Ｂは入力サンプリング
（０）の帰還量、Ｃは入力サンプリング（１）の帰還量
である。この場合の入力信号は、入力サンプリング
（１）の方が入力サンプリング（０）より電位差が小さ
い場合を示す。Ｄ／Ａ変換器を介して帰還された帰還信
号（０）、（１）の積分は、入力サンプリングが量子化
されて出力され始める時間Ｔ0、Ｔ1に連動して開始さ
れ、ＴBのタイミングで終了する。なお、積分器の出力
波形には、積分器の構成要素であるオペアンプのセトリ
ング時間や負荷、寄生抵抗、寄生容量により発生するリ
ンギングを含んでいる。
【００２１】図６から明らかなように、量子化器に入力
される信号の電位差によって、量子化器からの出力開始
時間がＴ0からＴ1に変化した場合、そのまま帰還信号
（０）、（１）の積分も開始時間がＴ0からＴ1に変化
し、積分器の出力波形がリンギングを含んでいるため積
分終了時ＴBの帰還量もＢからＣに変化する。この帰還
量の変化が、上述のようにＡ／Ｄ変換特性に影響を与え
劣化の原因になってしまう。
される信号の電位差によって、量子化器からの出力開始
時間がＴ0からＴ1に変化した場合、そのまま帰還信号
（０）、（１）の積分も開始時間がＴ0からＴ1に変化
し、積分器の出力波形がリンギングを含んでいるため積
分終了時ＴBの帰還量もＢからＣに変化する。この帰還
量の変化が、上述のようにＡ／Ｄ変換特性に影響を与え
劣化の原因になってしまう。
【００２２】本発明は、上記のような従来の課題を解決
するものであり、量子化器から信号が出力され始めるま
での時間に関係なく、同一のタイミングで帰還信号のＤ
／Ａ変換および積分を開始することができ、帰還量が一
定となる高精度なＡ／Ｄ変換装置を提供する事を目的と
する。
するものであり、量子化器から信号が出力され始めるま
での時間に関係なく、同一のタイミングで帰還信号のＤ
／Ａ変換および積分を開始することができ、帰還量が一
定となる高精度なＡ／Ｄ変換装置を提供する事を目的と
する。
【００２３】
【課題を解決するための手段】本発明に係るＡ／Ｄ変換
装置は、入力信号と帰還信号を時分割で積分する積分器
と、前記積分器の出力を量子化する量子化器と、前記量
子化器の出力を任意に設定されたラッチ信号によりラッ
チするラッチ回路と、前記ラッチ回路の出力をＤ／Ａ変
換するＤ／Ａ変換器とを備え、前記Ｄ／Ａ変換器の出力
を帰還信号として前記積分器に帰還することを特徴とす
る。
装置は、入力信号と帰還信号を時分割で積分する積分器
と、前記積分器の出力を量子化する量子化器と、前記量
子化器の出力を任意に設定されたラッチ信号によりラッ
チするラッチ回路と、前記ラッチ回路の出力をＤ／Ａ変
換するＤ／Ａ変換器とを備え、前記Ｄ／Ａ変換器の出力
を帰還信号として前記積分器に帰還することを特徴とす
る。
【００２４】この構成によれば、ラッチ回路によって量
子化器の出力を任意にラッチし、ラッチ出力を帰還信号
として帰還するため、入力信号の電位差による量子化器
からの出力変化に依存することなく、常に同一のタイミ
ングで帰還信号のＤ／Ａ変換および積分を開始すること
ができる。したがって、Ｄ／Ａ変換器による帰還信号の
Ｄ／Ａ変換時間、および、積分器による帰還信号の積分
時間が常に一定となるため、従来のような帰還量の変化
（誤差）によるノイズ成分の混入が防止され、且つ、高
調波歪の発生やダイナミックレンジの悪化を押さえるこ
とができる。
子化器の出力を任意にラッチし、ラッチ出力を帰還信号
として帰還するため、入力信号の電位差による量子化器
からの出力変化に依存することなく、常に同一のタイミ
ングで帰還信号のＤ／Ａ変換および積分を開始すること
ができる。したがって、Ｄ／Ａ変換器による帰還信号の
Ｄ／Ａ変換時間、および、積分器による帰還信号の積分
時間が常に一定となるため、従来のような帰還量の変化
（誤差）によるノイズ成分の混入が防止され、且つ、高
調波歪の発生やダイナミックレンジの悪化を押さえるこ
とができる。
【００２５】上記Ａ／Ｄ変換装置に、入力信号を一方の
入力とし、Ｄ／Ａ変換器からの帰還信号を他方の入力と
するセレクタ回路を備えることによって、セレクタ回路
において入力信号または帰還信号のいずれか一方を選択
して積分器に出力することができる。
入力とし、Ｄ／Ａ変換器からの帰還信号を他方の入力と
するセレクタ回路を備えることによって、セレクタ回路
において入力信号または帰還信号のいずれか一方を選択
して積分器に出力することができる。
【００２６】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しながら説明する。
て図面を参照しながら説明する。
【００２７】図１は、本実施の形態に係るＡ／Ｄ変換装
置の構成を示すブロック図である。図１において、１１
は入力回路、１２はセレクタ回路、１３は積分器、１４
は量子化器、１５はＤ／Ａ変換器、１６は選択信号、１
７はラッチ回路、１８はラッチ信号である。
置の構成を示すブロック図である。図１において、１１
は入力回路、１２はセレクタ回路、１３は積分器、１４
は量子化器、１５はＤ／Ａ変換器、１６は選択信号、１
７はラッチ回路、１８はラッチ信号である。
【００２８】入力回路１１において、入力信号のサンプ
リングがサンプリング周期ごとに行われる。この入力回
路１１からの入力サンプリング信号を一方の入力とし、
Ｄ／Ａ変換器１５からの帰還信号を他方の入力とするセ
レクタ回路１２において、入力回路１１のサンプリング
周波数と同じ周波数クロックの選択信号１６によりいず
れか一方の信号が選択出力される。積分器１３では、セ
レクタ回路１２からの選択出力を入力とし累積加算が行
われ、量子化器１４に出力される。そして量子化器１４
において、積分器１３からの出力を１ビットのディジタ
ル信号に変換しディジタル出力信号をラッチ回路１７に
出力する。ラッチ回路１７では、量子化器１４からの出
力を任意に設定されたラッチ信号（ラッチクロック）１
８のタイミングで取り込み、取り込んだデータをディジ
タル出力信号として出力すると共に、Ｄ／Ａ変換器１５
に帰還する。Ｄ／Ａ変換器１５では、ラッチ回路１７か
ら帰還されたディジタル出力信号をアナログ信号に変換
したのちセレクタ回路１２の他方の入力に帰還出力す
る。
リングがサンプリング周期ごとに行われる。この入力回
路１１からの入力サンプリング信号を一方の入力とし、
Ｄ／Ａ変換器１５からの帰還信号を他方の入力とするセ
レクタ回路１２において、入力回路１１のサンプリング
周波数と同じ周波数クロックの選択信号１６によりいず
れか一方の信号が選択出力される。積分器１３では、セ
レクタ回路１２からの選択出力を入力とし累積加算が行
われ、量子化器１４に出力される。そして量子化器１４
において、積分器１３からの出力を１ビットのディジタ
ル信号に変換しディジタル出力信号をラッチ回路１７に
出力する。ラッチ回路１７では、量子化器１４からの出
力を任意に設定されたラッチ信号（ラッチクロック）１
８のタイミングで取り込み、取り込んだデータをディジ
タル出力信号として出力すると共に、Ｄ／Ａ変換器１５
に帰還する。Ｄ／Ａ変換器１５では、ラッチ回路１７か
ら帰還されたディジタル出力信号をアナログ信号に変換
したのちセレクタ回路１２の他方の入力に帰還出力す
る。
【００２９】図２は、上記のような本発明のＡ／Ｄ変換
装置における各構成要素の動作タイミングチャートを示
す。図２において、ＴS0、ＴS1、ＴS2、ＴS3、ＴS4は動
作タイミング時間、ΔＴ0、ΔＴ1は量子化開始から量子
化された信号が出力されるまでの時間、ΔＴは量子化開
始からラッチ回路１７が量子化器１４からの出力をラッ
チし、ラッチデータを出力するまでの時間、言い換えれ
ば量子化開始から帰還信号のＤ／Ａ変換および積分が開
始されるまでの時間を示す。
装置における各構成要素の動作タイミングチャートを示
す。図２において、ＴS0、ＴS1、ＴS2、ＴS3、ＴS4は動
作タイミング時間、ΔＴ0、ΔＴ1は量子化開始から量子
化された信号が出力されるまでの時間、ΔＴは量子化開
始からラッチ回路１７が量子化器１４からの出力をラッ
チし、ラッチデータを出力するまでの時間、言い換えれ
ば量子化開始から帰還信号のＤ／Ａ変換および積分が開
始されるまでの時間を示す。
【００３０】以上のように構成された本発明のＡ／Ｄ変
換装置の動作について、以下図１及び図２を用いて説明
する。
換装置の動作について、以下図１及び図２を用いて説明
する。
【００３１】入力回路１１におけるサンプリング周期毎
のサンプリングを入力サンプリング（０）、（１）、
（２）とした場合、各構成要素の動作タイミングを、例
えば入力サンプリング（１）を用いて説明すると、 １）ＴS1のタイミングにおいて、入力回路１１でサンプ
リングされた入力サンプリング（１）がセレクタ回路１
２により選択され、積分器１３に入力される。
のサンプリングを入力サンプリング（０）、（１）、
（２）とした場合、各構成要素の動作タイミングを、例
えば入力サンプリング（１）を用いて説明すると、 １）ＴS1のタイミングにおいて、入力回路１１でサンプ
リングされた入力サンプリング（１）がセレクタ回路１
２により選択され、積分器１３に入力される。
【００３２】２）積分器１３では、セレクタ回路１２で
選択された入力サンプリング（１）の積分が所定の時間
（ＴS2−ＴS1）行われる。
選択された入力サンプリング（１）の積分が所定の時間
（ＴS2−ＴS1）行われる。
【００３３】３）ＴS2のタイミングにおいて、量子化器
１４により積分器１３からの出力の量子化が開始され、
入力（１）の量子化が所定の時間（ＴS3−ＴS2）行われ
る。同時に、ＴS2のタイミングでセレクタ回路１２の切
り換えが行われ、Ｄ／Ａ変換器１５から帰還される帰還
信号（１）側が選択される。
１４により積分器１３からの出力の量子化が開始され、
入力（１）の量子化が所定の時間（ＴS3−ＴS2）行われ
る。同時に、ＴS2のタイミングでセレクタ回路１２の切
り換えが行われ、Ｄ／Ａ変換器１５から帰還される帰還
信号（１）側が選択される。
【００３４】４）量子化器１４では、量子化開始からΔ
Ｔ1だけ遅れてディジタル出力信号が出力される。
Ｔ1だけ遅れてディジタル出力信号が出力される。
【００３５】５）ラッチ回路１７では、量子化開始から
一定時間ΔＴ経過した時点で、ラッチ信号１８のエッジ
にて量子化器１４からの出力データをラッチし、ラッチ
データを出力する。この出力を入力とするＤ／Ａ変換器
１５においても、帰還信号（１）のＤ／Ａ変換がΔＴだ
け遅れて開始される。また、積分器１３における帰還信
号（１）の積分もΔＴだけ遅れて開始される。
一定時間ΔＴ経過した時点で、ラッチ信号１８のエッジ
にて量子化器１４からの出力データをラッチし、ラッチ
データを出力する。この出力を入力とするＤ／Ａ変換器
１５においても、帰還信号（１）のＤ／Ａ変換がΔＴだ
け遅れて開始される。また、積分器１３における帰還信
号（１）の積分もΔＴだけ遅れて開始される。
【００３６】このように積分器１３では１サンプリング
周期内に帰還信号を積分する期間と入力サンプル信号を
積分する期間を有し、時分割で処理される。
周期内に帰還信号を積分する期間と入力サンプル信号を
積分する期間を有し、時分割で処理される。
【００３７】６）ＴS3のタイミングで、セレクタ回路１
２が切り換えられ入力サンプリング（２）側が選択され
ると共に、量子化器１４による入力（１）の量子化、Ｄ
／Ａ変換器１５による帰還信号（１）のＤ／Ａ変換、お
よび、積分器１３による帰還信号（１）の積分が終了す
る。
２が切り換えられ入力サンプリング（２）側が選択され
ると共に、量子化器１４による入力（１）の量子化、Ｄ
／Ａ変換器１５による帰還信号（１）のＤ／Ａ変換、お
よび、積分器１３による帰還信号（１）の積分が終了す
る。
【００３８】７）一方、入力回路１１では、ＴS2のタイ
ミングで次の入力信号のサンプリングが開始され、入力
サンプリング（２）が所定の時間（ＴS3−ＴS2）行われ
る。
ミングで次の入力信号のサンプリングが開始され、入力
サンプリング（２）が所定の時間（ＴS3−ＴS2）行われ
る。
【００３９】以上から明らかなように、ラッチ回路１７
は、量子化器１４の量子化開始からΔＴ経過した後、ラ
ッチ信号１８により量子化器１４の出力データをラッチ
し、ラッチしたデータを出力する。このラッチ回路１７
からの出力信号によってＤ／Ａ変換器１５がＤ／Ａ変換
を開始するため、量子化器１４からディジタル出力信号
が出力され始めるまでの時間ΔＴ0、ΔＴ1が入力される
信号の電位差によって変化しても影響を受けることがな
く、Ｄ／Ａ変換の開始時間は常に一定（量子化開始から
ΔＴ経過後）となる。従って、積分器１３も量子化開始
からΔＴ経過した後に積分を開始するため、帰還信号の
積分時間は常に一定となる。
は、量子化器１４の量子化開始からΔＴ経過した後、ラ
ッチ信号１８により量子化器１４の出力データをラッチ
し、ラッチしたデータを出力する。このラッチ回路１７
からの出力信号によってＤ／Ａ変換器１５がＤ／Ａ変換
を開始するため、量子化器１４からディジタル出力信号
が出力され始めるまでの時間ΔＴ0、ΔＴ1が入力される
信号の電位差によって変化しても影響を受けることがな
く、Ｄ／Ａ変換の開始時間は常に一定（量子化開始から
ΔＴ経過後）となる。従って、積分器１３も量子化開始
からΔＴ経過した後に積分を開始するため、帰還信号の
積分時間は常に一定となる。
【００４０】図３に、本発明のＡ／Ｄ変換装置における
量子化器、ラッチ回路および積分器の出力波形図を示
す。図３において、ＴAは量子化の開始時間、ＴBは量子
化の終了時間、Ｔ0は入力サンプリング（０）が量子化
されて出力され始める時間、Ｔ1は入力サンプリング
（１）が量子化されて出力され始める時間、Ｔ2は入力
サンプリング（２）が量子化されて出力され始める時
間、ＴLはラッチ信号のクロック入力時間、言い換えれ
ばラッチ出力の開始時間であり、積分器１３による帰還
信号の積分開始時間である。
量子化器、ラッチ回路および積分器の出力波形図を示
す。図３において、ＴAは量子化の開始時間、ＴBは量子
化の終了時間、Ｔ0は入力サンプリング（０）が量子化
されて出力され始める時間、Ｔ1は入力サンプリング
（１）が量子化されて出力され始める時間、Ｔ2は入力
サンプリング（２）が量子化されて出力され始める時
間、ＴLはラッチ信号のクロック入力時間、言い換えれ
ばラッチ出力の開始時間であり、積分器１３による帰還
信号の積分開始時間である。
【００４１】量子化器１４では、入力される信号の電位
差が大きいときには量子化開始からディジタル信号が出
力され始めるまでの時間が短く、例えば出力開始時間は
Ｔ0となり、入力される信号の電圧差が小さくなるに連
れて、ディジタル信号が出力され始めるまでの時間が長
くなり、出力開始時間はＴ1、Ｔ2となる。
差が大きいときには量子化開始からディジタル信号が出
力され始めるまでの時間が短く、例えば出力開始時間は
Ｔ0となり、入力される信号の電圧差が小さくなるに連
れて、ディジタル信号が出力され始めるまでの時間が長
くなり、出力開始時間はＴ1、Ｔ2となる。
【００４２】また、ラッチ回路１７では、ラッチ信号１
８の立ち上がりエッジにて量子化器１４からの出力デー
タをラッチ（確定）する構成になっているため、ラッチ
信号１８のクロック入力時間ＴLが、ラッチ回路１７か
らラッチデータが出力され始める時間となる。さらに、
このラッチ出力が帰還信号となりＤ／Ａ変換された後、
積分器１３で積分されるため、積分開始時間もＴLとな
る。
８の立ち上がりエッジにて量子化器１４からの出力デー
タをラッチ（確定）する構成になっているため、ラッチ
信号１８のクロック入力時間ＴLが、ラッチ回路１７か
らラッチデータが出力され始める時間となる。さらに、
このラッチ出力が帰還信号となりＤ／Ａ変換された後、
積分器１３で積分されるため、積分開始時間もＴLとな
る。
【００４３】以上のような本実施の形態によれば、入力
される信号の電位差によって量子化器１４からのディジ
タル信号の出力開始時間が例えばＴ0とＴ1の間で変化し
ても、帰還信号のＤ／Ａ変換および積分の開始時間はラ
ッチ回路１７のラッチ信号のクロック入力時間ＴLによ
って決まるため、常に一定のタイミング（ＴL）で帰還
信号のＤ／Ａ変換および積分を開始することができる。
される信号の電位差によって量子化器１４からのディジ
タル信号の出力開始時間が例えばＴ0とＴ1の間で変化し
ても、帰還信号のＤ／Ａ変換および積分の開始時間はラ
ッチ回路１７のラッチ信号のクロック入力時間ＴLによ
って決まるため、常に一定のタイミング（ＴL）で帰還
信号のＤ／Ａ変換および積分を開始することができる。
【００４４】ここで、量子化器１４からのディジタル信
号の出力開始時間がＴ2になった場合には、ラッチ信号
１８のクロック入力時間ＴLより開始時間が遅いため、
ラッチ回路１７は未確定の出力データをラッチすること
になる。このような未確定データをラッチした場合、ラ
ッチ回路１７のラッチ出力は‘Ｈ’、‘Ｌ’のどちらの
レベルになるかは不明であり、量子化器１４の出力とは
異なるレベルをラッチする可能性がある。しかしなが
ら、量子化開始からディジタル信号が出力されるまで長
時間かかるのは、量子化器に入力される信号の電位差が
ごく僅かなためであり、帰還信号のレベルが逆になって
いても特性に大きく影響を及ぼすことはない。従って、
ラッチ回路１７が未確定データをラッチした場合には、
例えば‘Ｌ’レベルを出力するようにしておけばよい。
号の出力開始時間がＴ2になった場合には、ラッチ信号
１８のクロック入力時間ＴLより開始時間が遅いため、
ラッチ回路１７は未確定の出力データをラッチすること
になる。このような未確定データをラッチした場合、ラ
ッチ回路１７のラッチ出力は‘Ｈ’、‘Ｌ’のどちらの
レベルになるかは不明であり、量子化器１４の出力とは
異なるレベルをラッチする可能性がある。しかしなが
ら、量子化開始からディジタル信号が出力されるまで長
時間かかるのは、量子化器に入力される信号の電位差が
ごく僅かなためであり、帰還信号のレベルが逆になって
いても特性に大きく影響を及ぼすことはない。従って、
ラッチ回路１７が未確定データをラッチした場合には、
例えば‘Ｌ’レベルを出力するようにしておけばよい。
【００４５】また、積分器１３の出力波形にはオペアン
プのセトリング時間や負荷、寄生抵抗、寄生容量により
発生するリンギングを含んでいるが、積分器１３の積分
開始時間はＴLとなり常に一定であるため、帰還量は常
に一定量Ａとなる。
プのセトリング時間や負荷、寄生抵抗、寄生容量により
発生するリンギングを含んでいるが、積分器１３の積分
開始時間はＴLとなり常に一定であるため、帰還量は常
に一定量Ａとなる。
【００４６】以上の如く、本発明によれば、帰還信号の
Ｄ／Ａ変換および積分は、量子化器からのディジタル信
号が出力され始める時間に関係なく、ラッチ回路の任意
に設定されたラッチ信号によって決まるため、一定のタ
イミングで開始することができる。その結果、Ｄ／Ａ変
換器による帰還信号のＤ／Ａ変換時間、および、積分器
による帰還信号の積分時間が常に一定となり、帰還量が
一定となる。このように帰還量が一定になることによっ
て、従来のような帰還量の変化（誤差）によるノイズ成
分の混入が防止され、且つ、高調波歪の発生やダイナミ
ックレンジの悪化を押さえることができるため、高精度
なＡ／Ｄ変換特性が得られる。
Ｄ／Ａ変換および積分は、量子化器からのディジタル信
号が出力され始める時間に関係なく、ラッチ回路の任意
に設定されたラッチ信号によって決まるため、一定のタ
イミングで開始することができる。その結果、Ｄ／Ａ変
換器による帰還信号のＤ／Ａ変換時間、および、積分器
による帰還信号の積分時間が常に一定となり、帰還量が
一定となる。このように帰還量が一定になることによっ
て、従来のような帰還量の変化（誤差）によるノイズ成
分の混入が防止され、且つ、高調波歪の発生やダイナミ
ックレンジの悪化を押さえることができるため、高精度
なＡ／Ｄ変換特性が得られる。
【００４７】
【発明の効果】以上のように本発明によれば、ラッチ回
路によって帰還信号を制御するため、常に同一のタイミ
ングで帰還信号のＤ／Ａ変換および積分を開始すること
ができる。したがって、量子化器への入力信号の電位差
に依存しない高精度な変換特性を有するＡ／Ｄ変換装置
を実現することができる。
路によって帰還信号を制御するため、常に同一のタイミ
ングで帰還信号のＤ／Ａ変換および積分を開始すること
ができる。したがって、量子化器への入力信号の電位差
に依存しない高精度な変換特性を有するＡ／Ｄ変換装置
を実現することができる。
【図１】本発明の実施の形態に係るＡ／Ｄ変換装置の構
成を示すブロック図
成を示すブロック図
【図２】本発明のＡ／Ｄ変換装置における各構成要素の
動作タイミングチャート
動作タイミングチャート
【図３】本発明のＡ／Ｄ変換装置における量子化器、ラ
ッチ回路、積分器の出力波形図
ッチ回路、積分器の出力波形図
【図４】従来のＡ／Ｄ変換装置の構成を示すブロック図
【図５】従来のＡ／Ｄ変換装置における各構成要素の動
作タイミングチャート
作タイミングチャート
【図６】従来のＡ／Ｄ変換装置における量子化器、積分
器の出力波形図
器の出力波形図
１１ 入力回路 １２ セレクタ回路 １３ 積分器 １４ 量子化器 １５ Ｄ／Ａ変換器 １６ 選択信号 １７ ラッチ回路 １８ ラッチ信号
Claims (2)
- 【請求項１】 入力信号と帰還信号を時分割で積分する
積分器と、前記積分器の出力を量子化する量子化器と、
前記量子化器の出力を任意に設定されたラッチ信号によ
りラッチするラッチ回路と、前記ラッチ回路の出力をＤ
／Ａ変換するＤ／Ａ変換器とを備え、前記Ｄ／Ａ変換器
の出力を帰還信号として前記積分器に帰還することを特
徴とするＡ／Ｄ変換装置。 - 【請求項２】 入力信号を一方の入力とし、Ｄ／Ａ変換
器からの帰還信号を他方の入力とするセレクタ回路を備
え、前記セレクタ回路において前記入力信号または前記
帰還信号のいずれか一方を選択して積分器に出力するこ
とを特徴とする請求項１記載のＡ／Ｄ変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9308363A JPH11145837A (ja) | 1997-11-11 | 1997-11-11 | Ａ／ｄ変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9308363A JPH11145837A (ja) | 1997-11-11 | 1997-11-11 | Ａ／ｄ変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11145837A true JPH11145837A (ja) | 1999-05-28 |
Family
ID=17980170
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9308363A Pending JPH11145837A (ja) | 1997-11-11 | 1997-11-11 | Ａ／ｄ変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11145837A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003017496A3 (en) * | 2001-08-15 | 2003-11-06 | Analog Devices Inc | Multiplexed analog to digital converter |
-
1997
- 1997-11-11 JP JP9308363A patent/JPH11145837A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003017496A3 (en) * | 2001-08-15 | 2003-11-06 | Analog Devices Inc | Multiplexed analog to digital converter |
| CN100409575C (zh) * | 2001-08-15 | 2008-08-06 | 模拟设备公司 | 快速复用模数转换器 |
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