JPH11146021A

JPH11146021A - 信号伝送回路、ｃｍｏｓ半導体デバイス、及び回路基板

Info

Publication number: JPH11146021A
Application number: JP10230754A
Authority: JP
Inventors: Toshiyuki Okayasu; 俊幸岡安
Original assignee: Advantest Corp
Current assignee: Advantest Corp
Priority date: 1997-08-20
Filing date: 1998-08-17
Publication date: 1999-05-28
Anticipated expiration: 2018-08-17
Also published as: JP4197553B2

Abstract

(57)【要約】【課題】大規模集積回路内に形成される長い信号線路
或いは接続される被駆動回路の数が多数存在する等によ
り形成される静電容量の容量値が大きい信号線路の信号
伝送特性を改善する。【解決手段】駆動回路及び被駆動回路の電源電圧の中
点電圧を出力し、出力インピーダンスが低い付加回路を
信号線路に接続し、信号線路の電位を電源電圧の中点電
圧に維持すると共に、駆動回路から出力される駆動信号
を中点電圧（被駆動回路の閾値電圧）を中心に小振幅で
励振させ、この小振幅に制限された駆動信号により被駆
動回路を駆動させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、信号伝送回路、Ｃ
ＭＯＳ半導体デバイス、及び回路基板に関し、特に、付
加回路を有する信号伝送回路、ＣＭＯＳ半導体デバイ
ス、及び回路基板に関する。

【０００２】

【従来の技術】半導体集積回路素子の規模の増大と共
に、これを形成する半導体チップの形状も大形化され、
内部に形成される信号線（例えばクロックを分配する信
号線、バスラインを構成する信号線等）の配線長が長く
なる傾向にある。

【０００３】図１に集積回路素子内に形成される信号線
の各種の形態を示す。大規模集積回路素子は一辺が約１
５〜２０ｍｍ程度の正四角形の半導体チップＣＰに形成
される。従って内部に形成される信号線ＬＩＮの線路長
は長いもので２０ｍｍ以上に達する例も少なくない。

【０００４】図１に示すＡは駆動回路ＤＲと被駆動回路
ＲＣとの間の信号線路ＬＩＮの線路長が１００μｍ以下
の配線形態を示す。Ｂは線路長が２０ｍｍ以上の場合の
配線形態を示す。Ｃはバスライン或はクロック分配線路
のように被駆動回路ＲＣが信号線路ＬＩＮに多数接続さ
れている場合の配線形態を示す。

【０００５】図２にこれらの各配線形態Ａ、Ｂ、Ｃの電
気的な等価回路を示す。

【０００６】駆動回路ＤＲと被駆動回路ＲＣとの間を接
続する信号線路ＬＩＮには配線容量ＣＬが発生し、また
被駆動回路ＲＣの入力端には入力容量ＣＧが形成され
る。これらの配線容量ＣＬと入力容量ＣＧは配線形態
Ａ、Ｂ、Ｃによってそれぞれ異なる値となる。入力容量
ＣＧは接続される被駆動回路ＲＣの個数に比例した値と
なり、また配線容量ＣＬは信号線路ＬＩＮの長さに比例
した値となる。

【０００７】この視点で配線形態Ａ、Ｂ、Ｃを見ると、
配線形態Ａが信号線路ＬＩＮに接続される容量値が最も
小さく、次に配線形態Ｂ、配線形態Ｃの順に静電容量値
の値が大きくなり、この静電容量の値によって信号の伝
送特性に大きな違いが発生する。

【０００８】

【発明が解決しようとする課題】図３にこれらの各種配
線形態Ａ、Ｂ、Ｃの信号線路にステップパルスを与えた
場合のステップ応答波形を示す。図３Ａは図１に示した
配線形態Ａのステップ応答波形、図３Ｂは図１に示した
配線形態Ｂのステップ応答波形、図３Ｃは図１に示した
配線形態Ｃのステップ応答波形を示す。図３から明らか
なように、図１に示した配線形態Ａの線路長ではステッ
プ波形の立上りの遅れはほとんど見られないが、配線形
態ＢとＣではステップ波形は大きくなまり、大きな応答
遅れを発生する。特に信号線路ＬＩＮが長く、然も被駆
動回路ＲＣが多数接続される配線形態Ｃでその傾向が著
るしく現れる。

【０００９】図４にパルス応答波形を示す。配線形態Ａ
は入力したパルスはほぼ正常に被駆動回路ＲＣに伝達さ
れるが、配線形態ＢとＣではパルスはほとんど被駆動回
路ＲＣに伝達されない。つまり、パルス幅が狭いパルス
は容量性が大きい信号線路では伝達できないことが解
る。この点が半導体チップの大形化を阻害する要因とな
っている。

【００１０】また同様の現象として回路基板（プリント
配線基板）に実装した集積回路素子の相互間を接続する
信号線路にも当てはまる内容である。

【００１１】尚、半導体集積回路素子の集積度を高める
ために、トランジスタ等の素子の加工寸法は微細化し、
配線の線幅は細く形成しなければならない。この点で信
号線路に発生する静電容量値は小さくなるものと考えら
れるが、線幅を細く形成するのと同時に絶縁層の厚みも
薄く形成されるので、結果として信号線路の配線容量Ｃ
Ｌ及び被駆動回路ＲＣの入力容量ＣＧは集積度の向上の
ために形成面積が縮小化されたとしても大きく減少する
ことはない。

【００１２】一方、この不都合を解決するに例えば図５
に示すようにクロックパルスを多数の回路領域ＭＡＰに
配給する回路において、信号線路に大容量駆動回路ＤＲ
_１、中容量駆動回路ＤＲ_２、小容量駆動回路ＤＲ_３を接
続する方法も考えられるが、このように各信号線路ＬＩ
Ｎに駆動回路ＤＲ_１、ＤＲ_２、ＤＲ_３を接続すると、集
積回路内の回路が多くなり、消費電力も増大する。ま
た、通過する回路が多くなるので、タイミング精度も劣
化する。

【００１３】この発明の目的は集積回路内の集積度を高
めることなく、長い信号線路でも確実に信号を伝送する
ことができる信号伝送回路を提案しようとするものであ
る。

【００１４】そこで本発明は、上記の課題を解決するこ
とのできる信号伝送回路、ＣＭＯＳ半導体デバイス、及
び回路基板を提供することを目的とする。この目的は特
許請求の範囲における独立項に記載の特徴の組み合わせ
により達成される。また従属項は本発明の更なる有利な
具体例を規定する。

【００１５】

【課題を解決するための手段】この発明では、信号線路
の何れかに出力インピーダンスが低く、電源電圧の中点
の電圧を出力する付加回路を接続した構成の信号伝送回
路を提案するものである。

【００１６】この発明による信号伝送回路によれば配線
容量又は入力容量が大きい信号線路に対し、何れかに出
力インピーダンスが低く、電源電圧の中点の電位を出力
する付加回路を接続することにより、信号線路の電位は
電源電圧の中点電位を中心に駆動される。つまり、被駆
動回路は自己の閾値電圧を中心に駆動される。

【００１７】付加回路の出力インピーダンスが低いこと
から、信号の振幅は小振幅に抑えられる。然し被駆動回
路は自己の閾値を中心に駆動されるから、与えられる信
号の振幅は小振幅であっても、確実にオン、オフ動作
し、信号を受信することができる。また、付加回路の出
力インピーダンスが低いために、伝送信号の遷移時間を
決定する時定数（この場合は抵抗と容量の積）が小さく
なるため、高速な信号を通過させることができる。

【００１８】よって配線容量及び入力容量の和の値が大
きい形態の信号線路であっても、入力されたパルスに波
形歪みを与えることなく伝送することができる。

【００１９】加えて伝送信号の振幅が小さくなるため、
配線容量、入力容量への過渡的な充放電電流が小さくな
り、動作時の消費電力も減らすことができる。

【００２０】上記課題を解決するために、本発明の一つ
の形態は、伝送信号を送り出す駆動回路と、前記伝送信
号を伝搬させる信号線路と、２つの電源電圧Ｖ_SS及びＶ
_DD（Ｖ_DD＞Ｖ_SS）により駆動され、前記信号線路で伝播
された前記伝送信号を取り込む被駆動回路を備える信号
伝送回路において、前記信号線路に対し、前記電源電圧
Ｖ_SSより大きく、前記電源電圧Ｖ_DDより小さい所定の電
圧を出力する付加回路を備えることを特徴とする信号伝
送回路を提供する。

【００２１】本形態の一つの態様においては、上記信号
伝送回路において、前記被駆動回路は、入力された電圧
に応じて２値の出力電圧のいずれかを出力するディジタ
ル回路を有し、前記付加回路が、前記ディジタル回路の
出力が前記２値の出力電圧の一方から他方へ反転する閾
値電圧にほぼ一致する電圧を出力する。

【００２２】本形態の別の態様においては、上記信号伝
送回路において、前記付加回路が、電源電圧Ｖ_SS及びＶ
_DDのほぼ中点の電圧を出力する。

【００２３】本形態の更に別の態様においては、上記信
号伝送回路において、前記付加回路が、前記駆動回路の
出力インピーダンスよりも低い出力インピーダンスを有
する。

【００２４】本形態の更に別の態様においては、上記信
号伝送回路において、前記付加回路の出力インピーダン
スが、前記駆動回路の出力インピーダンスの１／２から
１／４の大きさである。

【００２５】本形態の更に別の態様においては、上記信
号伝送回路において、前記付加回路が、第１のインバー
タと、前記第１のインバータの入力端子と出力端子を接
続した帰還回路を有する。

【００２６】本形態の更に別の態様においては、上記信
号伝送回路において、前記被駆動回路は第２のインバー
タを有し、前記第１のインバータが、前記第２のインバ
ータとほぼ等しいベータレシオを有する。

【００２７】本形態の更に別の態様においては、上記信
号伝送回路において、前記付加回路が、Ｐ型ＦＥＴ及び
Ｎ型ＦＥＴを有し、前記Ｐ型ＦＥＴ及び前記Ｎ型ＦＥＴ
のゲートのそれぞれに、順方向バイアス電圧が印加され
る。

【００２８】本形態の更に別の態様においては、上記信
号伝送回路において、前記付加回路が、前記電源電圧Ｖ
_SSより大きく、前記電源電圧Ｖ_DDより小さい所定の電圧
を出力する電圧源を有する。

【００２９】本形態の更に別の態様においては、上記信
号伝送回路において、前記付加回路が、前記電圧源が出
力した前記電圧の出力インピーダンスを下げる低インピ
ーダンスバッファ回路を更に有する。

【００３０】本形態の更に別の態様においては、上記信
号伝送回路において、前記信号線路と、前記付加回路と
の間に流れる電流を遮断する遮断手段を備える。

【００３１】本形態の更に別の態様においては、上記信
号伝送回路において、前記付加回路が、ＮＡＮＤゲート
と、前記ＮＡＮＤゲートの一つの入力端子と出力端子を
接続した帰還回路を有する。

【００３２】本形態の更に別の態様においては、上記信
号伝送回路において、前記ＮＡＮＤゲートが、前記信号
線路と前記付加回路との間に流れる電流を遮断する制御
信号が入力される制御端子を有する。

【００３３】本形態の更に別の態様においては、上記信
号伝送回路において、前記付加回路が、ＮＯＲゲート
と、前記ＮＯＲゲートの一つの入力端子と出力端子を接
続した帰還回路を有する。

【００３４】本形態の更に別の態様においては、上記信
号伝送回路において、前記ＮＯＲゲートが、前記信号線
路と前記付加回路との間に流れる電流を遮断する制御信
号が入力される制御端子を有する。

【００３５】本形態の更に別の態様においては、上記信
号伝送回路において、前記付加回路が、前記信号線路の
終端に接続される。

【００３６】また、上記課題を解決するために、本発明
の別の形態は、伝送信号を送り出す駆動回路と、前記伝
送信号を伝搬させる信号線路と、２つの電源電圧Ｖ_SS及
びＶ _DD（Ｖ_DD＞Ｖ_SS）により駆動され、前記信号線路で
伝播された前記伝送信号を取り込む被駆動回路を有する
信号伝送回路を形成されたＣＭＯＳ半導体デバイスにお
いて、前記信号伝送回路が、前記信号線路に対し、前記
電源電圧Ｖ_SSより大きく、前記電源電圧Ｖ_DDより小さい
所定の電圧を出力する付加回路を有することを特徴とす
るＣＭＯＳ半導体デバイスを提供する。

【００３７】本形態の一つの態様においては、上記ＣＭ
ＯＳ半導体デバイスにおいて、前記付加回路が、前記駆
動回路の出力インピーダンスよりも低い出力インピーダ
ンスを有する。

【００３８】本形態の別の態様においては、上記ＣＭＯ
Ｓ半導体デバイスにおいて、前記付加回路のベータレシ
オが、前記被駆動回路のベータレシオにほぼ等しい。

【００３９】また、上記課題を解決するために、本発明
の更に別の形態は、伝送信号を送り出す駆動回路を有す
る第１半導体デバイスと、２つの電源電圧Ｖ_SS及びＶ_DD
（Ｖ _DD＞Ｖ_SS）により駆動され、前記伝送信号を取り込
む被駆動回路を有する第２半導体デバイスと、前記伝送
信号を前記駆動回路から前記被駆動回路に伝搬させる信
号線路のパターンとを備える回路基板において、前記信
号線路に対し、前記電源電圧Ｖ_SSより大きく、前記電源
電圧Ｖ_DDより小さい所定の電圧を出力する付加回路を備
えることを特徴とする回路基板を提供する。

【００４０】本発明の一つの態様においては、前記付加
回路が、前記駆動回路の出力インピーダンスよりも低い
出力インピーダンスを有する。

【００４１】なお上記の発明の概要は、本発明の必要な
特徴の全てを列挙したものではなく、これらの特徴群の
サブコンビネーションも又発明となりうる。

【００４２】

【発明の実施の形態】以下、発明の実施の形態を通じて
本発明を説明するが、以下の実施形態はクレームにかか
る発明を限定するものではなく、又実施形態の中で説明
されている特徴の組み合わせの全てが発明の解決手段に
必須であるとは限らない。

【００４３】図６にこの発明による信号伝送回路の一実
施例を示す。図６に示すＤＲ、ＲＣ、ＬＩＮ、ＣＬ、Ｃ
Ｇは図で説明したと同様に駆動回路、被駆動回路、信号
線路、配線容量、入力容量をそれぞれ示す。

【００４４】この発明では信号線路ＬＩＮの何れかに付
加回路を接続する。付加回路は例えばＣＭＯＳ回路で構
成されるインバータＩＶ（極性反転回路）に全帰還回路
ＮＦを接続して構成することができる。

【００４５】高速信号伝送を行う場合には、信号線路で
伝播された信号が、被駆動回路で反射し、被駆動回路で
取り込まれる信号波形に、オーバーシュート及びアンダ
ーシュートが生じることがある。このようなオーバーシ
ュート及びアンダーシュートを小さくするために、付加
回路を信号線路ＬＩＮの終端に接続してもよい。

【００４６】図７にその具体的回路構造の一例を示す。
この例では駆動回路ＤＲと被駆動回路ＲＣもＣＭＯＳ回
路で構成したインバータを用いた例を示す。付加回路も
ＣＭＯＳ回路構造のインバータに全帰還回路ＮＦを接続
して構成することができる。この付加回路の回路構造に
よれば、インバータの入力端子及び出力端子の共通接続
点Ｊの電位を電源電圧Ｖ_DD−Ｖ_SSのほぼ中点電位に安定
させることができる。図８を用いてその理由を説明す
る。

【００４７】図８において、曲線ＹはインバータＩＶの
直流伝達特性（入力電圧に対する出力電圧の関係）を示
している。

【００４８】インバータは論理反転（否定）の機能を有
しているため、論理的閾値の近傍で右下がりの特性を示
す。

【００４９】ここで、本発明による付加回路を構成する
ため、入力と出力の端子を短絡して（あるいは抵抗のよ
うな素子で接続して）全帰還をかけると、入力と出力電
圧が等しい値になるので、曲線Ｙに重ねてＶｉｎ＝Ｖｏ
ｕｔの直線Ｘを描くと、この回路の出力電圧は直線Ｘと
曲線Ｙの交点に等しくなることが判る。

【００５０】この交点はちょうど直流伝達特性において
出力電圧が反転する点であり、すなわち、インバータの
論理的閾値に等しい。

【００５１】インバータを構成するＰ型ＦＥＴとＮ型Ｆ
ＥＴのオン抵抗が等しい場合はこの交点は電源電圧のち
ょうど中点になる。

【００５２】ここで簡単のためにオン抵抗という語を用
いたが、実際には非線形性を持っている。もう少し正確
に表現するため、ＦＥＴのドレイン電流の流れ易さを表
す指標として、ドレイン係数βという数字を用いること
にする。

【００５３】ドレイン電流係数 β；ＭＯＳＦＥＴの大
きさ、アスペクト比等で定まる比例定数である。

【００５４】Ｎ型ＦＥＴ，Ｐ型ＦＥＴのβをそれぞれβ
ｎ、βｐとすると、

【００５５】βｎ＝（Ｗ／Ｌｅｆｆ）・（εｏｘ／Ｔｏ
ｘ）・μｎ，ｅｆｆ

【００５６】βｐ＝（Ｗ／Ｌｅｆｆ）・（εｏｘ／Ｔｏ
ｘ）・μｐ，ｅｆｆ

【００５７】Ｗ；ゲート幅、Ｌｅｆｆ；実効ゲート長、
Ｔｏｘ；ゲート酸化膜厚、εｏｘ；ゲート酸化膜誘電
率、μｎ，ｅｆｆ；電子の実効移動度、μｐ，ｅｆｆ；
正孔の実効移動度

【００５８】このβを使えばＭＯＳＦＥＴのドレイン電
流は以下のように簡単に表すことができる。Ｉｄ＝β｛（Ｖｇｓ−Ｖｔ）Ｖｄｓ−（１／２）（Ｖｄ
ｓ^２）｝

【００５９】（Ｖｄｓ≦Ｖｇｓ−Ｖｔ）Ｉｄ＝（１／２）β（Ｖｇｓ−Ｖｔ）^２（Ｖｄｓ＞Ｖｇｓ−Ｖｔ）

【００６０】シリコンの場合、正孔の移動度は電子の移
動度の約半分だから、Ｎ型ＦＥＴとＰ型ＦＥＴを同じ形
に作れば（閾値電圧は等しいという前提で）、（１）Ｎ型ＦＥＴはＰ型ＦＥＴの倍の電流が流れる。（２）Ｎ型ＦＥＴのオン抵抗はＰ型ＦＥＴの半分であ
る。と言える。

【００６１】通常の素子においては、Ｎ型ＦＥＴとＰ型
ＦＥＴのβを等しくとるか、あるいは形状（Ｗ，Ｈ）を
等しくするのが普通である。

【００６２】Ｐ型ＦＥＴのβｐとＮ型ＦＥＴのβｎの比
（βＲ＝βｎ／βｐ、ベータレシオ）を１０倍程度変え
た場合、概ね、図８に示す曲線Ｙ１とＹ２の曲線程度の
変化になる。但し、Ｙ１は例えば、βｎ＞βｐ，（βＲ
＝１０）、Ｙ２はβｎ＜βｐ，（βＲ＝０．１）とする
ことができる（βｎ，βｐはそれぞれＮ型ＦＥＴ，Ｐ型
ＦＥＴのドレイン電流係数）。

【００６３】この場合、被駆動回路ＲＣを構成するイン
バータＩＶもＮ型ＦＥＴＱ_NとＰ型ＦＥＴＱ_Pのベータレ
シオを付加回路と同様に設定することにより、被駆動回
路ＲＣが反転動作する閾値電圧を電源電圧Ｖ_DD−Ｖ_SSの
中点電圧に合致させることができる。従って付加回路を
構成するインバータＩＶと被駆動回路ＲＣを構成するイ
ンバータの関係を上述のような関係（一般にベータレシ
オを等しく採ると言われている）に設定することによ
り、被駆動回路ＲＣは自己の閾値電圧を中心に駆動回路
ＤＲから送られて来る信号を受取ることになる。

【００６４】図９にこの信号伝送回路の等価回路を示
す。駆動回路ＤＲは等価的にスイッチＳＷで表すことが
できる。Ｒ_OUTは駆動回路ＤＲの出力インピーダンスを
示す。図９では信号線路ＬＩＮの直流抵抗は省略して示
す。ＲＭは付加回路の出力インピーダンスに等しい等価
抵抗器を表す。つまり、付加回路は抵抗値がＲ_Tの等価
抵抗器ＲＭを通じて中点電圧Ｖ_Cに接続された回路とし
て表わすことができる。

【００６５】駆動回路ＤＲにおいてスイッチＳＷが接点
Ａ側に切替わると、信号線路ＬＩＮには出力インピーダ
ンスＲ_OUTを通じて正極電圧Ｖ_DDが印加される。このと
き等価抵抗器ＲＭのインピーダンスＲ_Tに電流Ｉ_１が流
れ接続点Ｊには中点電圧Ｖ_Cより正側に偏倚する電圧Ｅ
_１（図１０Ａ及びＢ）が発生する。この電圧Ｅ_１は

【００６６】Ｅ_１＝（Ｖ_DD−Ｖ_C）Ｒ_T／（Ｒ_T＋Ｒ_OUT）で表わされる。

【００６７】一方、駆動回路ＤＲにおいて、スイッチＳ
Ｗが接点Ｂ側に切替わると、信号線路ＬＩＮには電源電
圧Ｖ_SSが与えられる。よってこのとき付加回路のインピ
ーダンスＲ_Tには電流Ｉ_２が流れ、接点Ｊの電圧は中点
電位Ｖ_CよりＥ_２だけ負側に振れる。この電圧Ｅ_２は

【００６８】Ｅ_２＝（Ｖ_SS−Ｖ_C）Ｒ_T／（Ｒ_T＋Ｒ_OUT）で表される。

【００６９】付加回路の等価抵抗器ＲＭの抵抗値Ｒ_Tは
上述したように小さい値でＲ_T＜＜Ｒ _OUTの関係となる。
従って接続点Ｊに発生する信号の振幅Ｅ_１とＥ_２は微少
な値となる。然も、被駆動回路ＲＣは中点電位Ｖ_Cを反
転動作の閾値として動作するから、接続点Ｊに発生する
電圧Ｅ_１とＥ_２の振幅の範囲内に存在する電圧Ｅ_AとＥ_B
（図１０Ｂ）で確実に反転動作する。従って被駆動回路
ＲＣは接続点Ｊの電位が中点電圧Ｖ_Cをわずかに横切る
と直ちに反転動作し、配線容量ＣＬ及び入力容量ＣＧの
和の値が大きく、信号線路ＬＩＮの電位変化に遅れが有
っても、被駆動回路ＲＣの出力は図１０Ｃに示すよう
に、波形歪がほとんどない波形で伝送することができ
る。

【００７０】出力インピーダンスＲ_Tと出力インピーダ
ンスＲ_OUTの関係について説明する。電圧Ｅ_１及びＥ_２
は、上式で示されるように、Ｒ_TとＲ_OUTの関数である。
Ｒ_T値を小さくするほど、電圧Ｅ_１とＥ_２は微少な値と
なる。しかし、被駆動回路ＲＣは、閾値電圧を有してお
り、被駆動回路ＲＣの信号の感度範囲で、Ｒ_Tの値を定
めなければならない。入力がＬであるときに被駆動回路
ＲＣが安定したＬ又はＨの値を出力することのできる最
大の入力電圧をＶ_thLとし、入力がＨであるときに被駆
動回路ＲＣが安定したＨ又はＬの値を出力することので
きる最小の入力電圧をＶ_thHとする。入力をＬから徐々
に大きくした場合において、被駆動回路ＲＣの出力が実
質的に変化し始めるときの入力電圧をＶ_thLとし、入力
をＨから徐々に小さくした場合において、被駆動回路Ｒ
Ｃの出力が実質的に変化し始めるときの入力電圧をＶ
_thHとしてもよい。例えば、被駆動回路ＲＣの入力電圧
Ｖ_thHが、Ｖ_C＋（Ｖ_DD−Ｖ_C）×0.2程度であり、同様に
入力電圧Ｖ_thLが、Ｖ_C＋（Ｖ_SS−Ｖ_C）×0.2程度である
とき、電圧Ｅ_１とＥ_２の式より、Ｒ_TとＲ_OUTの比は、
（１）：（４以下）であるのが好ましい。また、Ｒ_Tを
Ｒ_OUTで除した値は、１／２から１／４の間にあるのが
更に好ましい。

【００７１】本明細書では、用語「中点電圧」は、必ず
しも電源電圧Ｖ_DDからＶ_SSの間の中心の電圧だけを意味
するものではない。図８に関して説明したように、中点
電圧は、ベータレシオの値に応じて、電源電圧Ｖ_DDから
Ｖ_SSの間のいずれかの電圧を意味し、中心の電圧から変
動し得る。

【００７２】従って、図１１に示すように信号線路ＬＩ
Ｎに多数の被駆動回路ＲＣが接続されている信号線路Ｌ
ＩＮであっても、この信号線路ＬＩＮに付加回路を接続
することにより、各被駆動回路ＲＣを駆動回路ＤＲの出
力電圧の変化に追従して動作し、例えば各被駆動回路Ｒ
Ｃに同一タイミングの（時間のずれのない）クロックパ
ルスを与えることができる。

【００７３】図１２は図１１の変形実施例を示す。この
実施例では信号線路ＬＩＮの何れの位置に付加回路を接
続しても、正常に動作することを表わしている。

【００７４】上述した説明は全て同一半導体チップ内に
形成された信号線路ＬＩＮについて述べた。集積回路の
外部に形成する信号線路ＬＩＮにこの発明を適用する場
合には図１３に示すように、例えば集積回路素子ＬＳＩ
_１とＬＳＩ_２の間に接続される信号線路ＬＩＮの場合
は、信号線路ＬＩＮの終端側に付加回路を接続しなけれ
ばならない。つまり、集積回路素子の外部に形成される
信号線路ＬＩＮは一般に特性インピーダンスを所定のイ
ンピーダンスに整合させるために、例えばマイクロスト
リップラインのような分布常数回路が用いられる。分布
常数回路は部分的に誘導性及び容量性を呈するため、結
果的には図１３に示すように信号線路ＬＩＮの終端に付
加回路を接続することが望ましい。

【００７５】図１３は、本発明の実施例である回路基板
を示す。この回路基板は、ＬＳＩ_１とＬＳＩ_２と、信号
線路ＬＩＮのパターンを有する。信号線路ＬＩＮには、
付加回路が接続されている。ＬＳＩ_１は、伝送信号を送
り出す駆動回路を有し、ＬＳＩ_２は、伝送信号を取り込
む被駆動回路を有する。付加回路は、上述したように、
信号線路ＬＩＮの終端に接続されている。この付加回路
は、これまでの実施例と同様に、電源電圧Ｖ_SSより大き
く、電源電圧Ｖ_DDより小さい所定の電圧を出力する。ま
た、付加回路は、ＬＳＩ_１の駆動回路の出力インピーダ
ンスよりも低い出力インピーダンスを有している。

【００７６】図１４及び図１５は付加回路の変形実施例
を示す。図１４に示す付加回路はＰ型ＦＥＴＱ_P及びＮ
型ＦＥＴＱ_Nのゲートにそれぞれ順方向バイアス電圧を
直接与える構造とした場合を示す。このように構成する
ことにより、Ｐ型ＦＥＴＱ_Pと、Ｎ型ＦＥＴＱ_Nは常時オ
ンの状態を維持し、接続点Ｊの電位を電圧Ｖ_DDとＶ_SSの
中点電圧に維持し、低インピーダンスの中点電圧源とし
て動作する。

【００７７】図１５は低インピーダンスバッファ回路Ｌ
ＯＷと中点電圧源ＥＪＶとを組合せて付加回路を構成し
た場合を示す。低インピーダンスバッファ回路ＬＯＷの
構成はインバータと全く逆で正極電圧Ｖ_DD側にＮ型ＦＥ
ＴＱ_Nのドレインを接続し、負極電圧Ｖ_SS側にＰ型ＦＥ
ＴＱ_Pのドレインを接続し、ゲート及びソースをそれぞ
れ共通に接続し、ゲートの共通接続点に中点電圧源ＥＪ
Ｖから中点電圧Ｖ_Cを与える。

【００７８】図１６に図１５に示した低インピーダンス
バッファ回路ＬＯＷの等価回路を示す。図１５に示した
インピーダンスバッファ回路ＬＯＷを構成するＮ型ＦＥ
ＴＱ _NとＰ型ＦＥＴＱ_Pは利得１の電圧バッファとして見
ることができ、図１０に示したと同様に出力インピーダ
ンスに等しい抵抗値Ｒ_Ｕを持つ等価抵抗器ＲＭと中点電
圧源ＥＪＶとによって表現することができる。

【００７９】従って、駆動回路ＤＲがＬ論理を出力して
いる状態では、等価抵抗器ＲＭから信号線路ＬＩＮに向
かって電流Ｉ_１が流れ、接続点Ｊの電位を中点電位か
ら、わずかに負電位Ｖ_SS（Ｌ論理）方向に偏倚させる。
従ってこのとき被駆動回路ＲＣはＨ論理を出力する状態
である。

【００８０】一方、駆動回路ＤＲがＨ論理を出力する状
態に反転すると、等価抵抗器ＲＭには信号線路ＬＩＮか
ら中点電圧源ＥＪＶに向かって電流Ｉ_２が流れる。この
電流Ｉ_２が流れることによって接続点Ｊの電位は中点電
位Ｖ_Cからわずかに正極電圧Ｖ_DDに近ずく方向に偏倚さ
れる。よってこの状態では被駆動回路ＲＣはＬ論理を出
力する状態に反転される。

【００８１】図１６に示した等価抵抗器ＲＭの抵抗値Ｒ
_Ｕは図９に示した等価抵抗器の抵抗値Ｒ_Tよりは大きく
なるが、Ｒ_OUT＞＞Ｒ_Ｕの関係は維持され接続点Ｊの電
位変化をわずかな振幅変動に抑えることができる。よっ
て図９と図１０を使って説明したと同様に駆動回路ＤＲ
の出力の状態が反転したタイミングから被駆動回路ＲＣ
の閾値を横切るまでの時間（電圧変化が小さいから）を
短くでき、図１５に示した実施例によっても被駆動回路
ＲＣの応答速度を高めることができる。

【００８２】尚、図１５に示した実施例では中点電圧源
ＥＪＶを抵抗分割回路によって構成した場合を示した
が、この中点電圧源ＥＪＶに図７に示した付加回路又は
図１４に示した付加回路を用いることもできる。中点電
圧源ＥＪＶと低インピーダンスバッファ回路ＬＯＷとに
よって付加回路を構成する場合、図１７に示すように１
個の中点電圧源ＥＪＶによって複数の低インピーダンス
バッファ回路ＬＯＷに中点電圧Ｖ_Cを与え、複数の信号
線路に対して付加回路を接続するように構成することも
できる。

【００８３】ところでＣＭＯＳ構造の半導体集積回路で
は能動素子が静止状態に維持されている状態では消費電
流はほとんど０に近い値に収束する。従って通常半導体
集積回路素子を試験する場合、この静止時の電流を測定
し、その電流値が規定した値以下であるか否かをテスト
する項目がある。これに対し、上述した付加回路を半導
体集積回路素子に組込んだとすると、付加回路は静止状
態でも電流を消費する。この結果、付加回路を組込んだ
集積回路素子は静止電流測定が不可能な素子となる。

【００８４】図１８乃至図２１に示す実施例ではこの不
都合を解消するために付加回路に遮断手段ＣＵＴを付加
し、この遮断手段ＣＵＴに制御信号を与え、必要に応じ
て付加回路に流れる電流を遮断させ静止電流測定を可能
とするように構成したものである。

【００８５】図１８に示す例では図７に示した付加回路
に遮断手段ＣＵＴを付加した例を示す。遮断手段ＣＵＴ
は制御端子ＣＴを有し、この制御端子ＣＴにこの例では
Ｈ論理を与えることにより付加回路は動作状態に維持さ
れ、Ｌ論理を与えると非動作状態に切替えられ、付加回
路は電流を全く消費しない状態に制御されるように構成
した場合を示す。

【００８６】つまり、制御端子ＣＴにＨ論理を与える
と、ＦＥＴＱ_１、Ｑ_３がオフ、Ｑ_２、Ｑ_４がオンの状態
に制御される。ＦＥＴＱ_２がオン、Ｑ_１がオフの状態に
制御されることから、ＦＥＴＱ_５がオン、Ｑ_６がオフの
状態に制御される。結果として、ＦＥＴＱ_４とＱ_５がオ
ンの状態に制御され、これらＦＥＴＱ_４とＱ_５を通じて
ＦＥＴＱ_PとＱ_Nのゲート相互が接続された状態に維持さ
れて付加回路として動作する。

【００８７】制御電子ＣＴにＬ論理を与えると、ＦＥＴ
Ｑ_１、Ｑ_３がオン、ＦＥＴＱ_２、Ｑ _４がオフの状態に制
御される。ＦＥＴＱ_１がオン、ＦＥＴＱ_２がオフの状態
に制御されることから、ＦＥＴＱ_５はオフ、Ｑ_６がオン
の状態に制御される。つまり、ＦＥＴＱ_４とＱ_５がオフ
の状態に制御され、ＦＥＴＱ_３とＱ_６がオンの状態に制
御されるから、ＦＥＴＱ_PとＱ_Nはオフの状態に制御され
る。ここでＦＥＴＱ_１、Ｑ_３、Ｑ_６がオンの状態に制御
されるが、これらに直列に接続されているＦＥＴＱ_２、
Ｑ_４、Ｑ_５がオフの状態制御されるから付加回路には全
く電源電流が流れないことになる。よって制御端子ＣＴ
にＬ論理を与えた状態にすれば静止電流測定を行うこと
ができる。

【００８８】図１９に示す実施例では遮断手段ＣＵＴを
一般にアナログスイッチ等と呼ばれているスイッチ素子
ＡＮＳによって構成した場合を示す。スイッチ端子ＡＮ
Ｓをオフの状態に制御することにより、付加回路を構成
するＦＥＴＱ_PとＱ_Nはオフの状態に制御される。

【００８９】図２０は図１４に示した付加回路に遮断手
段ＣＵＴを付加した場合を示す。図１８との違いはＦＥ
ＴＱ_４のソース電極が負極電源Ｖ_SSに接続されている点
と、ＦＥＴＱ_５のソース電極が正極電源Ｖ_DDに接続され
ている点である。制御端子ＣＴにＨ論理を与えることに
よりこれらのＦＥＴＱ_４とＱ_５をオンの状態に制御する
と、Ｐ型ＦＥＴＱ_PのゲートとＮ型ＦＥＴＱ_Nのゲートに
は順方向バイアス電圧Ｖ_SSとＶ_DDが与えられ、Ｐ型ＦＥ
ＴＱ_PとＮ型ＦＥＴＱ_Nはオンの状態に制御され、付加回
路として動作する。

【００９０】制御端子ＣＴにＬ論理を与えると、ＦＥＴ
Ｑ_４とＱ_５がオフ、Ｑ_３とＱ_６がオンの状態に制御さ
れ、この状態ではＰ型ＦＥＴＱ_PとＮ型ＦＥＴＱ_Nはオフ
の状態に制御され、電流の消費をほぼ０の状態に制御さ
れる。

【００９１】図２１は図１５に示した低インピーダンス
バッファ回路ＬＯＷと中点電圧源ＥＪＶとを組合せて付
加回路を構成した場合に、遮断手段を付加した構成を示
す。また、この実施例では図７に示した付加回路を中点
電圧源ＥＪＶに流用した場合を示す。ＣＵＴ１は中点電
圧源ＥＪＶを構成するＰ型ＦＥＴＱ_P１とＮ型ＦＥＴＱ
_N１を遮断の状態に制御するための遮断手段、ＣＵＴ２
は低インピーダンスバッファ回路ＬＯＷを構成するＮ型
ＦＥＴＱ_N２とＰ型ＦＥＴＱ_P２を遮断の状態に制御する
ための遮断手段を示す。

【００９２】制御端子ＣＴにＨ論理を与えると、遮断手
段ＣＵＴ１ではＦＥＴＱ_４−１とＱ _５−１がオンの状態
に制御され、中点電圧源ＥＪＶを構成するＰ型ＦＥＴＱ
_P１とＮ型ＦＥＴＱ_N１の各ゲートがこれらＦＥＴＱ
_４−１とＱ_５−１を通じて接続される。この結果、図７
に示した回路と同一の回路が構成され、接続点Ｊ１に中
点電圧を出力する。

【００９３】一方、遮断手段ＣＵＴ２では入力端子ＣＴ
にＨ論理が与えられることにより、ＦＥＴＱ_４−２とＦ
ＥＴＱ_５−２がオンの状態に制御される。この結果、低
インピーダンスバッファ回路ＬＯＷを構成するＮ型ＦＥ
ＴＱ_N２とＰ型ＦＥＴＱ_P２はゲートがＦＥＴＱ_４−２と
ＦＥＴＱ_５−２を通じて共通接続され、この共通接続点
に中点電圧源ＥＪＶから中点電圧が与えられる。よっ
て、この状態ではＮ型ＦＥＴＱ_N２とＰ型ＦＥＴＱ_P２は
図１５に示した低インピーダンスバッファ回路ＬＯＷと
同じ回路構造とされ、接続点Ｊ２に駆動回路ＤＲから信
号電位が与えられることにより、図１５で説明したと同
様に動作する。

【００９４】入力端子ＣＴにＬ論理が与えられると、遮
断手段ＣＵＴ１ではＦＥＴＱ_３−１とＱ_６−１がオン、
Ｑ_４−１とＱ_５−１がオフに制御されるから中間電圧源
ＥＪＶを構成するＰ型ＦＥＴＱ_P１とＮ型ＦＥＴＱ_N１は
オフに制御される。

【００９５】遮断手段ＣＵＴ２ではＦＥＴＱ_４−２とＦ
ＥＴＱ_５−２がオフ、Ｑ_３−２とＱ _６−２がオンの状態
に制御されるから、低インピーダンスバッファ回路ＬＯ
Ｗを構成するＮ型ＦＥＴＱ_N２とＰ型ＦＥＴＱ_P２はオフ
の状態に制御される。

【００９６】よってこの図２１に示す付加回路でも制御
端子ＣＴにＬ論理を与えると全ての電流が遮断の状態と
なり、静止電流測定を行うことができる。

【００９７】これまでの実施例では、付加回路として、
インバータＩＶに全帰還回路ＮＦを接続した構成につい
て説明してきた。以下に、インバータＩＶ以外の回路、
例えば、ＮＡＮＤゲート、ＮＯＲゲートを利用して、付
加回路を形成する実施例について説明する。

【００９８】図２２は、本発明による信号伝送回路の別
の実施例を示す。図６に示された実施例と比較すると、
図６に示された付加回路が、インバータＩＶを有するの
に対し、本実施例による付加回路は、ＮＡＮＤゲートを
有している。図２２に示された付加回路は、ＮＡＮＤゲ
ートに全帰還回路ＮＦを接続して構成される。また、Ｎ
ＡＮＤゲートは、複数の入力端子を有するので、図示さ
れるように、一つの端子を制御端子ＣＴとして利用する
ことが可能である。

【００９９】図２３は、ＮＡＮＤゲートを用いた付加回
路の具体的な構成の一例を示す。この回路構成は、制御
端子ＣＴの入力信号をＨ論理とＬ論理の間で切り替える
ことにより、付加回路の動作をオン／オフすることがで
きる。この実施例では、制御端子ＣＴにＨ論理を与える
と、付加回路は動作状態に維持されて、中点電位を出力
することができ、制御端子ＣＴにＬ論理を与えると、付
加回路は非動作状態に切り替えられ、出力をＨとする。

【０１００】図２３の回路図を参照して、制御端子ＣＴ
にＨ論理を与えると、ＦＥＴＱ_１がオン、ＦＥＴＱ_４が
オフの状態に制御される。従って、ＦＥＴＱ_２とＦＥＴ
Ｑ_３のドレイン相互が接続された状態に維持されて、付
加回路が動作状態に維持され、中点電位を出力する。前
述したように、被駆動回路を構成するＮ型ＦＥＴＱ_Nと
Ｐ型ＦＥＴＱ_Pのベータレシオを付加回路と同様に設定
することにより、被駆動回路ＲＣが反転動作する閾値電
圧を電源電圧Ｖ_DD−Ｖ_SSの中点電圧に合致させることが
でき、被駆動回路ＲＣは自己の閾値電圧を中心に駆動回
路ＤＲから送られて来る信号を受取ることが可能とな
る。

【０１０１】一方、制御端子ＣＴにＬ論理を与えると、
ＦＥＴＱ_１がオフ、ＦＥＴＱ_４がオンの状態に制御され
る。従って、共通接続点Ｊの電位は、常にＨになる。半
導体集積回路素子の漏れ電流試験（静止電流試験）時に
は、送信側（駆動回路ＤＲ）の出力を、共通接続点Ｊの
電位に等しく設定する必要がある。

【０１０２】このように、制御端子ＣＴの入力を制御す
ることによって、ＮＡＮＤゲートを用いて構成された付
加回路の動作をオン／オフすることができる。

【０１０３】図２４は、本発明による信号伝送回路の更
に別の実施例を示す。図６に示された実施例と比較する
と、図６に示された付加回路が、インバータＩＶを有す
るのに対し、本実施例による付加回路は、ＮＯＲゲート
を有している。図２４に示された付加回路は、ＮＯＲゲ
ートに全帰還回路ＮＦを接続して構成される。また、Ｎ
ＯＲゲートは、複数の入力端子を有するので、図示され
るように、一つの端子を制御端子ＣＴとして利用するこ
とが可能である。

【０１０４】図２５は、ＮＯＲゲートを用いた付加回路
の具体的な構成の一例を示す。この回路構成は、制御端
子ＣＴの入力信号をＨ論理とＬ論理の間で切り替えるこ
とにより、付加回路の動作をオン／オフすることができ
る。この実施例では、制御端子ＣＴにＬ論理を与える
と、付加回路は動作状態に維持されて、中点電位を出力
することができ、制御端子ＣＴにＨ論理を与えると、付
加回路は非動作状態に切り替えられ、出力をＬとする。

【０１０５】図２５の回路図を参照して、制御端子ＣＴ
にＬ論理を与えると、ＦＥＴＱ_１がオフ、ＦＥＴＱ_２が
オンの状態に制御される。ＦＥＴＱ_３のドレインがＦＥ
ＴＱ _２のソースに接続しており、ＦＥＴＱ_２がオンの状
態となることから、ＦＥＴＱ _３とＦＥＴＱ_４のドレイン
相互が接続された状態に維持されて、付加回路として動
作状態に維持され、中点電位を出力する。前述したよう
に、被駆動回路を構成するＮ型ＦＥＴＱ_NとＰ型ＦＥＴ
Ｑ_Pのベータレシオを付加回路と同様に設定することに
より、被駆動回路ＲＣが反転動作する閾値電圧を電源電
圧Ｖ_DD−Ｖ_SSの中点電圧に合致させることができ、被駆
動回路ＲＣは自己の閾値電圧を中心に駆動回路ＤＲから
送られて来る信号を受取ることが可能となる。

【０１０６】一方、制御端子ＣＴにＨ論理を与えると、
ＦＥＴＱ_１がオン、ＦＥＴＱ_２がオフの状態に制御され
る。ＦＥＴＱ_１がオン状態になるので、共通接続点Ｊの
電位は、常にＬになる。半導体集積回路素子の漏れ電流
試験（静止電流試験）時には、送信側（駆動回路ＤＲ）
の出力を、共通接続点Ｊの電位に等しく設定する必要が
ある。

【０１０７】このように、制御端子ＣＴの入力を制御す
ることによって、ＮＯＲゲートを用いて構成された付加
回路の動作をオン／オフすることができる。

【０１０８】本発明の実施例を説明するために、用語
「中点電圧」が用いられてきたが、「中点電圧」は、必
ずしも電源電圧Ｖ_DDからＶ_SSの間の中心の電圧だけを意
味するものではない。図８に関して説明したように、中
点電圧は、ベータレシオの値に応じて、電源電圧Ｖ_DDか
らＶ_SSの間のいずれかの電圧を意味し、中心の電圧から
変動し得る。例えば、図１５に示された「中点電圧源」
は、必ずしも電源電圧Ｖ _DDからＶ_SSの間の中心の電圧だ
けを出力するのではなく、被駆動回路ＲＣの閾値電圧に
対応する電圧を出力することができる。

【０１０９】以上、本発明を実施の形態を用いて説明し
たが、本発明の技術的範囲は上記実施の形態に記載の範
囲には限定されない。上記実施の形態に、多様な変更又
は改良を加えることができることが当業者に明らかであ
る。その様な変更又は改良を加えた形態も本発明の技術
的範囲に含まれ得ることが、特許請求の範囲の記載から
明らかである。

【０１１０】

【発明の効果】以上説明したように、この発明によれば
付加回路を信号線路ＬＩＮに接続することにより、信号
線路ＬＩＮは電源電圧の中点電圧を中心にわずかな振幅
で励振される。また、応答速度を劣化させる容量と並列
に低抵抗が挿入されることにより遷移時間が短くなる。
この結果、被駆動回路ＲＣは駆動回路ＤＲの信号の反転
のタイミングから電圧がわずかに変化したタイミングで
反転動作し、駆動回路ＤＲから送られた信号の反転のタ
イミングをわずかな時間遅れで検出することができる。
つまり、被駆動回路ＲＣの応答速度を高速化することが
できる。この結果、駆動回路ＤＲからパルス幅が狭いパ
ルスが出力されても、このパルスを確実に検出し、被駆
動回路ＲＣの出力側に再現することができる。また、こ
の発明では付加回路が出力する中点電圧Ｖ_Cは電源電圧
が変動しても、その変動に追従して変化するからこの点
で電源電圧の変動があっても被駆動回路ＲＣの閾値に追
従し、常に正常動作させることができる。

【０１１１】よって、半導体チップＣＰの形状が大きい
大規模な半導体集積回路において、例えばクロック配給
用の信号線路の全長が長くなっても、このクロック配給
用の信号線路の終端側まで確実にクロックを送り込むこ
とができる。

【０１１２】また、クロック配給線路に限らずバスライ
ンのように、各所にデータの受取回路が接続され、入力
容量が多数接続される配線形態の信号線路であっても全
てのデータ受取回路にデータを送り込むことができる。
よってこの発明を適用することにより大規模集積回路の
実現が可能となる。

【０１１３】被駆動回路のベータレシオと等しいベータ
レシオを有し、全帰還回路を備える付加回路は、被駆動
回路の論理的閾値電圧に合致した電圧を自動的に発生す
ることができる。特に、同一のデバイス（半導体チッ
プ）上に、被駆動回路ＲＣおよび付加回路が共に形成さ
れる場合には、例えば温度変動によって被駆動回路ＲＣ
の論理的閾値電圧が変動しても、付加回路の出力電圧も
その論理的閾値電圧に追従して変動するので、精度の高
い伝送が可能となる。また、同一デバイス上に被駆動回
路ＲＣおよび付加回路が共に形成される場合には、その
デバイス内の信号の伝送は、製造偏差による影響を受け
ない。

【０１１４】更に、この発明では付加回路及び中点電圧
源等の回路に遮断終端ＣＵＴを付設し、この遮断手段に
よって付加回路及び中点電圧源等の回路を流れる電流を
遮断の状態に制御できる構成を提案したから、仮に付加
回路及び中点電圧源が静止状態でもアイドリング電流を
消費する回路であっても、遮断状態に制御することによ
り、アイドリング電流を除去することができる。

【０１１５】この結果、付加回路或いは中点電圧源を組
込んだ集積回路素子を製造した場合、その半導体集積回
路素子をテストする場合、静止電流測定を簡単に実施で
きる利点も得られる。

【図面の簡単な説明】

【図１】従来の技術の不都合を説明するための半導体チ
ップの拡大平面図である。

【図２】従来の技術を説明するための接続図である。

【図３】図２の動作状態を説明するための波形図であ
る。

【図４】図２の動作の他の状態を説明するための波形図
である。

【図５】従来技術で発生する課題を解決する一つの方法
を説明するための半導体チップの拡大平面図である。

【図６】この発明の概要を説明するためのブロック図で
ある。

【図７】図６に示したブロック図の各部の具体的に示し
た接続図である。

【図８】図７に示した実施例の動作を説明するためのグ
ラフである。

【図９】図７に示した実施例の動作を説明するための等
価回路図である。

【図１０】図９に示した等価回路の各部の波形を示す波
形図である。

【図１１】この発明の実用例を説明するためのブロック
図である。

【図１２】この発明の実用例の他の例を説明するための
ブロック図である。

【図１３】この発明の実用例の更に他の例を示すブロッ
ク図である。

【図１４】この発明に用いる付加回路の変形例を説明す
るための接続図である。

【図１５】この発明に用いる付加回路の更に他の変形例
を説明するための接続図である。

【図１６】図１５の等価回路図である。

【図１７】図１５に示した実施例の実用例を説明するた
めのブロック図である。

【図１８】この発明に用いた付加回路に遮断手段を付加
した例を説明するための接続図である。

【図１９】図１８に示した遮断手段の他の例を説明する
ための接続図である。

【図２０】図１４に示した付加回路に遮断手段を付加し
た構成を説明するための接続図である。

【図２１】図１５に示した付加回路と、図７に示した付
加回路を中点電圧源とした場合に、これらの付加回路と
中点電圧源に遮断手段を付加した構成を説明するための
接続図である。

【図２２】本発明による信号伝送回路の別の実施例を示
すブロック図である。

【図２３】ＮＡＮＤゲートを用いた付加回路の具体的な
構成の一例を示す。

【図２４】本発明による信号伝送回路の更に別の実施例
を示すブロック図である。

【図２５】ＮＯＲゲートを用いた付加回路の具体的な構
成の一例を示す。

【符号の説明】

ＤＲ駆動回路ＲＣ被駆動回路ＬＩＮ信号線路ＣＬ線路容量ＣＧ入力容量ＥＪＶ中点電圧源ＣＵＴ遮断手段

Claims

【特許請求の範囲】

【請求項１】伝送信号を送り出す駆動回路と、前記伝
送信号を伝搬させる信号線路と、２つの電源電圧Ｖ_SS及
びＶ_DD（Ｖ_DD＞Ｖ_SS）により駆動され、前記信号線路で
伝播された前記伝送信号を取り込む被駆動回路を備える
信号伝送回路において、前記信号線路に対し、前記電源電圧Ｖ_SSより大きく、前
記電源電圧Ｖ_DDより小さい所定の電圧を出力する付加回
路を備えることを特徴とする信号伝送回路。
【請求項２】前記被駆動回路は、入力された電圧に応
じて２値の出力電圧のいずれかを出力するディジタル回
路を有し、前記付加回路が、前記ディジタル回路の出力が前記２値
の出力電圧の一方から他方へ反転する閾値電圧にほぼ一
致する電圧を出力することを特徴とする請求項１に記載
の信号伝送回路。
【請求項３】前記付加回路が、電源電圧Ｖ_SS及びＶ_DD
のほぼ中点の電圧を出力することを特徴とする請求項２
に記載の信号伝送回路。
【請求項４】前記付加回路が、前記駆動回路の出力イ
ンピーダンスよりも低い出力インピーダンスを有するこ
とを特徴とする請求項１に記載の信号伝送回路。
【請求項５】前記付加回路の出力インピーダンスが、
前記駆動回路の出力インピーダンスの１／２から１／４
の大きさであることを特徴とする請求項４に記載の信号
伝送回路。
【請求項６】前記付加回路が、第１のインバータと、
前記第１のインバータの入力端子と出力端子を接続した
帰還回路を有することを特徴とする請求項１に記載の信
号伝送回路。
【請求項７】前記被駆動回路は第２のインバータを有
し、前記第１のインバータが、前記第２のインバータと
ほぼ等しいベータレシオを有することを特徴とする請求
項６に記載の信号伝送回路。
【請求項８】前記付加回路が、Ｐ型ＦＥＴ及びＮ型Ｆ
ＥＴを有し、前記Ｐ型ＦＥＴ及び前記Ｎ型ＦＥＴのゲー
トのそれぞれに、順方向バイアス電圧が印加されること
を特徴とする請求項１に記載の信号伝送回路。
【請求項９】前記付加回路が、前記電源電圧Ｖ_SSより
大きく、前記電源電圧Ｖ_DDより小さい所定の電圧を出力
する電圧源を有することを特徴とする請求項１に記載の
信号伝送回路。
【請求項１０】前記付加回路が、前記電圧源が出力し
た前記電圧の出力インピーダンスを下げる低インピーダ
ンスバッファ回路を更に有することを特徴とする請求項
９に記載の信号伝送回路。
【請求項１１】前記信号線路と、前記付加回路との間
に流れる電流を遮断する遮断手段を備えることを特徴と
する請求項１から１０のいずれかに記載の信号伝送回
路。
【請求項１２】前記付加回路が、ＮＡＮＤゲートと、
前記ＮＡＮＤゲートの一つの入力端子と出力端子を接続
した帰還回路を有することを特徴とする請求項１に記載
の信号伝送回路。
【請求項１３】前記ＮＡＮＤゲートが、前記信号線路
と前記付加回路との間に流れる電流を遮断する制御信号
が入力される制御端子を有することを特徴とする請求項
１２に記載の信号伝送回路。
【請求項１４】前記付加回路が、ＮＯＲゲートと、前
記ＮＯＲゲートの一つの入力端子と出力端子を接続した
帰還回路を有することを特徴とする請求項１に記載の信
号伝送回路。
【請求項１５】前記ＮＯＲゲートが、前記信号線路と
前記付加回路との間に流れる電流を遮断する制御信号が
入力される制御端子を有することを特徴とする請求項１
４に記載の信号伝送回路。
【請求項１６】前記付加回路が、前記信号線路の終端
に接続されることを特徴とする請求項１に記載の信号伝
送回路。
【請求項１７】伝送信号を送り出す駆動回路と、前記
伝送信号を伝搬させる信号線路と、２つの電源電圧Ｖ_SS
及びＶ_DD（Ｖ_DD＞Ｖ_SS）により駆動され、前記信号線路
で伝播された前記伝送信号を取り込む被駆動回路を有す
る信号伝送回路を形成されたＣＭＯＳ半導体デバイスに
おいて、前記信号伝送回路が、前記信号線路に対し、前記電源電
圧Ｖ_SSより大きく、前記電源電圧Ｖ_DDより小さい所定の
電圧を出力する付加回路を有することを特徴とするＣＭ
ＯＳ半導体デバイス。
【請求項１８】前記付加回路が、前記駆動回路の出力
インピーダンスよりも低い出力インピーダンスを有する
ことを特徴とする請求項１７に記載のＣＭＯＳ半導体デ
バイス。
【請求項１９】前記付加回路のベータレシオが、前記
被駆動回路のベータレシオにほぼ等しいことを特徴とす
る請求項１７に記載のＣＭＯＳ半導体デバイス。
【請求項２０】伝送信号を送り出す駆動回路を有する
第１半導体デバイスと、２つの電源電圧Ｖ_SS及びＶ
_DD（Ｖ_DD＞Ｖ_SS）により駆動され、前記伝送信号を取り
込む被駆動回路を有する第２半導体デバイスと、前記伝
送信号を前記駆動回路から前記被駆動回路に伝搬させる
信号線路のパターンとを備える回路基板において、前記信号線路に対し、前記電源電圧Ｖ_SSより大きく、前
記電源電圧Ｖ_DDより小さい所定の電圧を出力する付加回
路を備えることを特徴とする回路基板。
【請求項２１】前記付加回路が、前記駆動回路の出力
インピーダンスよりも低い出力インピーダンスを有する
ことを特徴とする請求項２０に記載の回路基板。