JPH1114695A

JPH1114695A - 信号極性切替え回路

Info

Publication number: JPH1114695A
Application number: JP9162276A
Authority: JP
Inventors: Masatoshi Kunida; 正寿国田
Original assignee: NEC Engineering Ltd
Current assignee: NEC Engineering Ltd
Priority date: 1997-06-19
Filing date: 1997-06-19
Publication date: 1999-01-22

Abstract

(57)【要約】【課題】ＬＳＩ内部信号の極性不具合をも処理可能と
し、入力クロック数の制御をＬＳＩ外部で行う必要を無
くし、多信号の処理における切替え情報の削減を可能と
する信号極性切替え回路を提供する。【解決手段】インタフェース部１は極性切替え部５の
制御情報であるビットデータを入力する。タイミング生
成部２はビットデータのヘッダ部に付与されたスタート
ビット及びエンド部に付与されたストップビットを夫々
検出し、その検出結果に応じてビットデータの保持に必
要なタイミングを生成する。ビットデータ認識部３は保
持したビットデータのコードを認識する。記憶部４はビ
ットデータ認識部３の認識結果を記憶する。極性切替え
部５記憶部４に保持された制御情報を基にブロック６，
７のブロック間信号を含む入出力信号の極性を切替え
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は信号極性切替え回路
に関し、特に電子回路素子（トランジスタや抵抗等）を
シリコン薄膜上等に微細技術を用いて作製してパッケー
ジ化した大規模集積回路への入出力信号の極性を切替え
る極性切替え回路に関する。

【０００２】

【従来の技術】従来、この種の極性切替え回路において
は、ＬＳＩ（大規模集積回路）に対する入出力信号の極
性の反転処理を行っており、ＬＳＩの入出力部及びＬＳ
Ｉ内部における機能ブロック間の信号において、その極
性の切替えを外部から決定している。

【０００３】ＬＳＩ開発における回路設計ミスの中には
ＬＳＩの入出力極性を間違えるというミスがある。例え
ば、正論理で入力されて処理されるべき信号が負論理入
力で設計されていたり、あるいは負論理で出力されるべ
き信号が正論理出力で設計されてしまっている場合であ
る。また、同じような不具合として、ＬＳＩ内部でのブ
ロック間受渡し信号における極性の間違いもある。

【０００４】これらの問題の改善策としては、ＬＳＩの
設計変更を行ってＬＳＩの再開発及び製造を行う方法
や、ＬＳＩを実装する基板上でＬＳＩ入出力端子の外部
にインバータ回路を取付ける方法等がある。

【０００５】図５は従来の極性切替え回路の一例を示す
ブロック図である。図において、従来の極性切替え回路
は大別して、インタフェース部１００、情報記憶部（シ
フトレジスタ）１１０、極性切替え部１２０の３つのブ
ロックで構成されている。この従来の極性切替え回路に
ついては、特開平４−１９４６７６号公報に開示されて
いる。

【０００６】インタフェース部１００は入力バッファ１
０１〜１０３から構成され、クロック信号（ＣＬＫ）
と、クロック信号に同期したシリアルのビットデータ
（ＤＡＴＡ）と、情報記憶部１１０のクリヤ信号（ＲＳ
ＴＢ）とが入力される。

【０００７】情報記憶部１１０はレジスタ１１１〜１１
ｎを縦続接続してなるシフトレジスタ構成で、インタフ
ェース部１００を介してクロック信号とシリアルのビッ
トデータとクリヤ信号とが入力される。

【０００８】極性切替え部１２０はＥＸＯＲ（排他的論
理和回路）１２１〜１２８から構成され、ＥＸＯＲ１２
１〜１２８各々への制御信号は情報記憶部１１０に保持
されたビットデータである。

【０００９】ＥＸＯＲ１２１〜１２８各々はロジック部
１３０への入出力信号を一方の入力とし、情報記憶部１
１０からのビットデータを他方の入力としてそれらの排
他的論理和演算を行い、ビットデータに基づいてロジッ
ク部１３０への入出力信号の極性を反転する。

【００１０】すなわち、図６（ａ）に示すように、ＥＸ
ＯＲ１２０ａはＬＳＩ入出力信号Ａと極性切替えの制御
信号Ｂとを入力し、極性補正後の信号Ｃを出力する。こ
の場合、図６（ｂ）に示すように、ＥＸＯＲ１２０ａは
ＬＳＩ入出力信号Ａが“０”でかつ極性切替えの制御信
号Ｂが“０”であれば、極性補正後の信号Ｃとして
“０”（＝Ａ）を出力し、ＬＳＩ入出力信号Ａが“１”
でかつ極性切替えの制御信号Ｂが“０”であれば、極性
補正後の信号Ｃとして“１”（＝Ａ）を出力する。

【００１１】また、ＥＸＯＲ１２０ａはＬＳＩ入出力信
号Ａが“０”でかつ極性切替えの制御信号Ｂが“１”で
あれば、極性補正後の信号Ｃとして“１”（＝Ａの反転
値）を出力し、ＬＳＩ入出力信号Ａが“１”でかつ極性
切替えの制御信号Ｂが“１”であれば、極性補正後の信
号Ｃとして“０”（＝Ａの反転値）を出力する。

【００１２】上記の極性切替え回路では、図７に示すよ
うに、まずクリア信号に“０”レベルを入力し、情報記
憶部１１０のレジスタ１１１〜１１ｎ各々に対するクリ
ヤ処理を行う。

【００１３】続いて、情報記憶部１１０のレジスタ１１
１〜１１ｎ各々の数だけ、ＬＳＩ外部からビットデータ
とクロックとを入力し、最後のビットデータが情報記憶
部１１０に保持された時点で、データシフトを止める。
レジスタ１１１〜１１ｎ各々のデータはクリヤ信号が
“１”の間、そのレベルが保持される。

【００１４】この場合、ロジック部１３０の入出力信号
各々に対応する極性補正のレジスタ１１１〜１１ｎの出
力が“０”ならば、入出力信号の極性が正転され、レジ
スタ１１１〜１１ｎの出力が“１”ならば、入出力信号
の極性が反転される。

【００１５】

【発明が解決しようとする課題】上述した従来の極性切
替え回路では、情報記憶部が極性切替え部への制御信号
を保持し、極性切替え部がその制御情報に基づいてロジ
ック部への入出力信号の極性を反転しているので、ＬＳ
Ｉ内部におけるブロック間の受渡し信号の信号極性が相
互で異なるという設計の不具合に対して対処することが
できない。

【００１６】また、情報記憶部がシフトレジスタ構成で
あるため、入力クロックの数が必要数、つまりシフトレ
ジスタ構成のレジスタ数に限定されている。この場合、
極性切替え回路に対してはクロック制御回路がＬＳＩ外
部に必要になる。

【００１７】さらに、回路規模の大規模化に伴って、入
出力信号や内部信号も増加してきているので、対応する
信号の増加がシリアルビットデータ、つまり制御情報の
ビット数の増加を生む。

【００１８】そこで、本発明の目的は上記の問題点を解
消し、ＬＳＩ内部信号の極性不具合をも処理することが
でき、入力クロック数の制御をＬＳＩ外部で行う必要を
無くすことができるとともに、多信号の処理における切
替え情報の削減を図ることができる信号極性切替え回路
を提供することにある。

【００１９】

【課題を解決するための手段】本発明による信号極性切
替え回路は、複数のブロックからなる大規模集積回路に
おける前記ブロック各々のブロック間信号を含む入出力
信号の極性を切替える信号極性切替え回路であって、前
記複数のブロック各々への入出力信号に対応して設けら
れかつ対応する入出力信号の極性を反転する複数の極性
切替え手段と、前記大規模集積回路の外部から入力され
かつ前記複数の極性切替え手段各々への極性切替えを指
示する切替え情報を認識する認識手段と、前記認識手段
の認識結果を保持する保持手段とを備え、前記複数の極
性切替え手段各々が前記保持手段の保持内容にしたがっ
て前記複数のブロック各々への入出力信号の極性の切替
えを行うようにしている。

【００２０】すなわち、本発明の信号極性切替え回路
は、ＬＳＩを構成するブロックのブロック間信号を含む
入出力信号の極性を切替える極性切替え部と、極性切替
え部の制御情報であるビットデータを入力するためのイ
ンタフェース部と、ビットデータのヘッダ部に付与され
たスタートビット及びエンド部に付与されたストップビ
ットを夫々検出するスタートビット・ストップビット検
出部を備えかつスタートビット・ストップビット検出部
の検出結果に応じてビットデータの保持に必要なタイミ
ングを生成するタイミング生成部と、保持されたビット
データを認識するビットデータ認識部と、ビットデータ
認識部の認識結果を記憶する記憶部とを具備している。

【００２１】これらの回路によって、ＬＳＩ内部のブロ
ック間信号においても極性切替えの制御が可能となる。
この場合、ＬＳＩに対して全信号分の切替え情報を与え
なくとも、極性の切替えを行いたい信号の切替え情報の
みの入力で済むので、多信号の処理においては切替え情
報の削減を図ることが可能となる。

【００２２】また、スタートビット・ストップビット検
出部におけるスタートビット及びストップビットの認識
と、ビットデータ認識部におけるコード情報の認識とを
夫々異なる方法で行うことで、スタートビット及びスト
ップビットの誤った認識を防ぐことが可能となる。

【００２３】

【発明の実施の形態】次に、本発明の一実施例について
図面を参照して説明する。図１は本発明の一実施例によ
る信号極性切替え回路の構成を示すブロック図である。
図において、本発明の一実施例による信号極性切替え回
路はインタフェース部１と、タイミング生成部２と、ビ
ットデータ認識部３と、記憶部４と、極性切替え部５と
から構成されている。

【００２４】また、本発明の一実施例による信号極性切
替え回路の制御対象のＬＳＩを構成するブロック６，７
は入力バッファ８ａ〜８ｄを介して入力信号ＳＩＧ−ｉ
１〜ＳＩＧ−ｉ４を入力し、出力バッファ８ｅ〜８ｈを
介して出力信号ＳＩＧ−ｏ１〜ＳＩＧ−ｏ４を出力す
る。ブロック６，７間ではブロック間信号がやりとりさ
れる。

【００２５】インタフェース部１は入力バッファ１１〜
１３から構成され、クロック信号（ＣＬＫ）と、クロッ
ク信号に同期したシリアルのビットデータ（ＤＡＴＡ）
と、記憶部４のクリヤ信号（ＲＳＴＢ）とを入力する。

【００２６】タイミング生成部２はスタートビット・ス
トップビット検出部２１と、クロック／パルス生成部２
２とから構成されている。スタートビット・ストップビ
ット検出部２１はビットデータのヘッダ部に付与された
スタートビットとエンド部に付与されたストップビット
とを夫々検出する。クロック／パルス生成部２２はビッ
トデータの保持に必要なクロック及びラッチタイミング
パルスを生成する。

【００２７】尚、図示していないが、スタートビット・
ストップビット検出部２１はシフトレジスタとデコーダ
と分周回路とから構成され、スタートビット（例えば、
“０１０１ｂ”）を検出した後にデータ検出用のクロッ
クとタイミングパルスとを送出し、ストップビット（例
えば、“１０１０ｂ”）を検出した後にその送出を
“Ｌ”（ローレベル）固定とする。

【００２８】ここで、スタートビット及びストップビッ
トは“１０ｂ”もしくは“０１ｂ”の２値を１情報と
し、その連続データとする。尚、スタートビット及びス
トップビットはリターン・ゼロの情報とする。

【００２９】ビットデータ認識部３はシフトレジスタ３
１と、デコーダ／パルス生成部３２とから構成され、ビ
ットデータをデコードしてコードを認識する。ここで、
ビットデータ認識部３はビットデータにおける“００
ｂ”を“０”の情報として認識し、“１１ｂ”を“１”
の情報として認識する。尚、ビットデータはノー・リタ
ーン・ゼロの情報とする。

【００３０】記憶部４はラッチ回路４０から構成され、
ビットデータ認識部３で認識されるコードに対応したラ
ッチ回路４０のレジスタ（図示せず）に極性切替え信号
を保持する。

【００３１】極性切替え部５はＥＸＯＲ（排他的論理和
回路）５１〜６２から構成され、記憶部４からの極性切
替えの制御信号が“０”レベルの時に、ブロック６，７
への入出力信号及びブロック間信号の極性を正転する
（極性そのままとする）。また、極性切替え部５は極性
切替えの制御信号が“１”レベルの時に、ブロック６，
７への入出力信号及びブロック間信号の極性を反転す
る。

【００３２】図２は本発明の一実施例による信号極性切
替え回路の動作を示すタイミングチャートである。これ
ら図１及び図２を参照して本発明の一実施例による信号
極性切替え回路の動作について説明する。

【００３３】まず、イニシャライズ時にクリヤ信号とし
て“０”が入力され、記憶部４のラッチ回路４０が
“０”クリヤされる。その後に、タイミング生成部２は
インタフェース部１を介して入力されるビットデータを
クロック信号でスタートビット・ストップビット検出部
２１に取込み、スタートビット・ストップビット検出部
２１がスタートビット（図２において、“０１０１
ｂ”）を検出した後、クロック／パルス生成部２２でデ
ータ検出用のクロックとタイミングパルスとを生成し、
ビットデータ認識部３のシフトレジスタ３１に送出す
る。

【００３４】また、タイミング生成部２はスタートビッ
ト・ストップビット検出部２１がストップビット（図５
において、“１０１０ｂ”）を検出した後、クロック／
パルス生成部２２からの出力を“０”固定とする。

【００３５】ビットデータ認識部３はクロック／パルス
生成部２２で生成されたクロックでビットデータをシフ
トレジスタ３１に取込み、そのシフトレジスタ３１の出
力をデコーダ／パルス生成部３２でデコードしてコード
を認識する。デコーダ／パルス生成部３２はそのコード
の認識結果とタイミングパルスとデータ検出用のクロッ
クとから、記憶部４のラッチ回路４０へのラッチパルス
を生成する。

【００３６】記憶部４のラッチ回路４０はそのラッチパ
ルスで設定されたラッチ出力を極性切替え回路５のＥＸ
ＯＲ５１〜６２各々に送出し、ブロック６，７各々の入
出力信号及びブロック間信号の極性を切替える。尚、記
憶部４としては揮発性のメモリ素子を用いても、また不
揮発性のメモリ素子を用いても良い。

【００３７】図３は図１のビットデータ認識部３の構成
を示すブロック図である。図において、ビットデータ認
識部３はシフトレジスタ３１と、デコーダ３２ａと、イ
ンバータ（ＩＮＶ）３２ｂと、３入力ナンドゲート（Ｎ
ＡＮＤ）３２ｃとから構成されている。

【００３８】図４は図３に示すビットデータ認識部３と
記憶部４と極性切替え部５とにおける動作を示すタイミ
ングチャートである。これら図３及び図４を参照してビ
ットデータ認識部３と記憶部４と極性切替え部５とにお
ける動作について説明する。

【００３９】ビットデータ認識部３はビットデータと、
タイミング生成部２で生成されたクロック及びタイミン
グパルスと、クリヤ信号ｅとを入力し、入力信号ＳＩＧ
−ｉ１の極性を切替えて出力信号ＳＩＧ−ｏ１として送
出する。

【００４０】ビットデータ認識部３にはビットデータを
クロックで読取るシフトレジスタ３１が設けられてお
り、シフトレジスタ３１のレジスタの個数は極性切替え
を行う信号を扱えるコードのビット数だけ必要となる。
シフトレジスタ３１のレジスタ出力はデコーダ３２ａに
接続され、デコーダ３２ａでデコードが行われることで
ビットデータのコードの認識が行われる。

【００４１】３入力ナンドゲート３２ｃへのクロック入
力はグリッチノイズ除去のためとする。タイミングパル
ス（信号ｃ）はビットデータがパラレルのコード情報と
して揃ったタイミングを計る信号である。

【００４２】記憶部４のＲＳラッチ４０ａにはリセット
入力端子（ＲＢ）にクリヤ信号（信号ｅ）が、セット入
力端子（ＳＢ）にデコード信号（信号ａ）とタイミング
パルス（信号ｃ）とインバータ３２ｂからのクロック
（信号ｂ）とがナンドされた３入力ナンドゲート出力
（信号ｄ）が夫々入力される。

【００４３】極性切替え部５はＲＳラッチ４０ａからの
ＲＳラッチ出力（信号ｆ）と、入出力信号／ブロック間
信号（ＳＩＧ−ｉ１）との２信号を入力とするＥＸＯＲ
ゲート５０ａで構成されている。

【００４４】ビットデータ認識部３はクロックに同期し
てビットデータをシフトレジスタ３１に取込む。そのシ
フトレジスタ３１のレジスタ出力をデコーダ３２ａでデ
コードし、コードの認識を行う。

【００４５】タイミングパルス（信号ｃ）は通常、
“Ｌ”の信号で、ビットデータがパラレルのコード情報
として揃ったタイミングにおいて１クロック幅“Ｈ”
（ハイレベル）となる。そのパルスはコード数だけ発生
する（この例では４ｂｉｔで１コードとなる）。

【００４６】記憶部４の各ＲＳラッチ４０ａはイニシャ
ライズ時（信号ｅ＝“Ｌ”時）に“Ｌ”にリセットさ
れ、ビットデータでコードが入力された時（信号ｄ＝
“Ｌ”時）にそのコードに対応するＲＳラッチ４０ａが
“Ｈ”にセットされ、ＲＳラッチ出力（信号ｆ）が
“Ｈ”となる。

【００４７】ＲＳラッチ出力（信号ｆ）が“Ｌ”の時に
は、そのコードに対応するＥＸＯＲゲート出力（ＳＩＧ
−ｏ１）が入出力信号／ブロック間信号（ＳＩＧ−ｉ
１）の極性を正転で出力されたものとなる。

【００４８】また、ＲＳラッチ出力（信号ｆ）が“Ｈ”
の時には、そのコードに対応するＥＸＯＲゲート出力
（ＳＩＧ−ｏ１）が入出力信号／ブロック間信号（ＳＩ
Ｇ−ｉ１）の極性を反転して出力されたものとなる。

【００４９】このように、インタフェース部１から入力
されるビットデータのヘッダ部に付与されたスタートビ
ット及びエンド部に付与されたストップビットを夫々タ
イミング生成部２のスタートビット・ストップビット検
出部２１で検出し、その検出結果に応じてビットデータ
の保持に必要なタイミングをクロック／パルス生成部２
２で生成し、そのタイミングを基にビットデータ認識部
３のシフトレジスタ３１にビットデータを保持し、この
保持されたビットデータをデコーダ／パルス生成部３２
で認識して記憶部４のラッチ回路４０に記憶するととも
に、ラッチ回路４０に記憶した制御情報を基に極性切替
え部５でブロック６，７のブロック間信号を含む入出力
信号の極性を切替えることによって、ＬＳＩの入出力信
号及び内部ブロック間信号においても極性切替えの制御
を行うことができる。

【００５０】この場合、ＬＳＩに対して全信号分の切替
え情報を与えなくとも、極性の切替えを行いたい信号の
切替え情報のみの入力で済むので、多信号の処理におい
ては極性切替え設定信号のビット数を削減することがで
きる。尚、入力クロック数の制御はＬＳＩ外部で行わな
くてもよい。

【００５１】また、スタートビット・ストップビット検
出部２１におけるスタートビット及びストップビットの
認識と、ビットデータ認識部３におけるコード情報の認
識とを夫々異なる方法で行うことで、スタートビット及
びストップビットの誤った認識を防ぐことが可能とな
る。

【００５２】

【発明の効果】以上説明したように本発明によれば、複
数のブロックからなる大規模集積回路におけるブロック
各々のブロック間信号を含む入出力信号の極性を切替え
る信号極性切替え回路において、複数のブロック各々へ
の入出力信号の極性を反転する複数の極性切替え手段各
々への極性切替えを指示する切替え情報を認識し、その
認識結果を保持しておき、複数の極性切替え手段各々が
その保持内容にしたがって複数のブロック各々への入出
力信号の極性の切替えを行うことによって、ＬＳＩ内部
信号の極性不具合をも処理することができ、入力クロッ
ク数の制御をＬＳＩ外部で行う必要を無くすことができ
るとともに、多信号の処理における切替え情報の削減を
図ることができるという効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例による信号極性切替え回路の
構成を示すブロック図である。

【図２】本発明の一実施例による信号極性切替え回路の
動作を示すタイミングチャートである。

【図３】図１のビットデータ認識部の構成を示すブロッ
ク図である。

【図４】図３に示すビットデータ認識部と記憶部と極性
切替え部とにおける動作を示すタイミングチャートであ
る。

【図５】従来の極性切替え回路の一例を示すブロック図
である。

【図６】（ａ）は図５のＥＸＯＲの動作を示す図、
（ｂ）は図５のＥＸＯＲの動作内容を示す図である。

【図７】従来の極性切替え回路の動作を示すタイミング
チャートである。

【符号の説明】

１インタフェース部２タイミング生成部３ビットデータ認識部４記憶部５極性切替え部６，７ブロック８ａ〜８ｄ，１１〜１３入力バッファ８ｅ〜８ｈ出力バッファ２１スタートビット・ストップビット検出部２２クロック／パルス生成部３１シフトレジスタ３２デコーダ／パルス生成部３２ａデコーダ３２ｂインバータ３２ｃ３入力ナンドゲート４０ラッチ回路４０ａＲＳラッチ５０ａ，５１〜６２ＥＸＯＲ（排他的論理和回路）

Claims

【特許請求の範囲】

【請求項１】複数のブロックからなる大規模集積回路
における前記ブロック各々のブロック間信号を含む入出
力信号の極性を切替える信号極性切替え回路であって、
前記複数のブロック各々への入出力信号に対応して設け
られかつ対応する入出力信号の極性を反転する複数の極
性切替え手段と、前記大規模集積回路の外部から入力さ
れかつ前記複数の極性切替え手段各々への極性切替えを
指示する切替え情報を認識する認識手段と、前記認識手
段の認識結果を保持する保持手段とを有し、前記複数の
極性切替え手段各々が前記保持手段の保持内容にしたが
って前記複数のブロック各々への入出力信号の極性の切
替えを行うようにしたことを特徴とする信号極性切替え
回路。
【請求項２】前記認識手段は、前記切替え情報に付与
されたスタートビット及びエンドビットを検出する検出
手段と、前記検出手段の検出結果に応じて前記切替え情
報を取込む取込手段と、前記取込手段が取込んだ切替え
情報をデコードするデコード手段とを含むことを特徴と
する請求項１記載の信号極性切替え回路。
【請求項３】前記切替え情報は、前記複数の極性切替
え手段のうちの極性の切替えを行いたい信号に対応する
極性切替え手段への情報のみを含むことを特徴とする請
求項１または請求項２記載の信号極性切替え回路。
【請求項４】前記保持手段は、揮発性の記憶素子から
なりかつ初期化時に予め設定された所定値に設定される
よう構成したことを特徴とする請求項１から請求項３の
いずれか記載の信号極性切替え回路。
【請求項５】前記保持手段は、不揮発性の記憶素子か
らなることを特徴とする請求項１から請求項３のいずれ
か記載の信号極性切替え回路。