JPH11150134A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH11150134A JPH11150134A JP9335070A JP33507097A JPH11150134A JP H11150134 A JPH11150134 A JP H11150134A JP 9335070 A JP9335070 A JP 9335070A JP 33507097 A JP33507097 A JP 33507097A JP H11150134 A JPH11150134 A JP H11150134A
- Authority
- JP
- Japan
- Prior art keywords
- chip
- lead frame
- island
- semiconductor device
- inner lead
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/551—Materials of bond wires
- H10W72/552—Materials of bond wires comprising metals or metalloids, e.g. silver
- H10W72/5522—Materials of bond wires comprising metals or metalloids, e.g. silver comprising gold [Au]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/756—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink
Landscapes
- Die Bonding (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 本発明は、１種類のリードフレームを異なる
サイズの半導体チップで共用でき、しかもパッケージが
許容するサイズのチップまで搭載可能な半導体装置を提
供する。 【解決手段】 半導体チップ１と、このチップを搭載す
るリードフレームのアイランド部２と、前記チップ上の
電極との間がボンディングワイヤ３で接続される前記リ
ードフレームのインナーリード部４と、前記チップ、ア
イランド部、インナーリード部をモールドする樹脂パッ
ケージ５とを備えを備える半導体装置である。本発明で
は、前記チップを、前記アイランド部の凸部側に搭載す
る。
サイズの半導体チップで共用でき、しかもパッケージが
許容するサイズのチップまで搭載可能な半導体装置を提
供する。 【解決手段】 半導体チップ１と、このチップを搭載す
るリードフレームのアイランド部２と、前記チップ上の
電極との間がボンディングワイヤ３で接続される前記リ
ードフレームのインナーリード部４と、前記チップ、ア
イランド部、インナーリード部をモールドする樹脂パッ
ケージ５とを備えを備える半導体装置である。本発明で
は、前記チップを、前記アイランド部の凸部側に搭載す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、リードフレームの
アイランド部にチップを搭載するタイプの半導体装置に
関する。
アイランド部にチップを搭載するタイプの半導体装置に
関する。
【０００２】
【従来の技術】一般的なモノリシックＩＣは、図３に断
面を、また図４に平面を示すように、半導体チップ１を
リードフレームのアイランド部（ダイパッド）２に搭載
する。チップ１をアイランド部２にダイボンディングす
る時の接着剤としては、導電性および熱伝導性に優れた
銀ペースト等が用いられる。
面を、また図４に平面を示すように、半導体チップ１を
リードフレームのアイランド部（ダイパッド）２に搭載
する。チップ１をアイランド部２にダイボンディングす
る時の接着剤としては、導電性および熱伝導性に優れた
銀ペースト等が用いられる。
【０００３】アイランド部２に搭載されたチップ１上の
図示せぬ電極（ボンディングパッド）は、金線等の細線
（ボンディングワイヤ）３を用いてリードフレームのイ
ンナーリード部４に接続される。細線３とインナーリー
ド部４とのワイヤボンディングが終了したら全体を樹脂
パッケージ５にモールドして完成する。６はパッケージ
５の外部に露出するリードフレームのアウターリード部
である。
図示せぬ電極（ボンディングパッド）は、金線等の細線
（ボンディングワイヤ）３を用いてリードフレームのイ
ンナーリード部４に接続される。細線３とインナーリー
ド部４とのワイヤボンディングが終了したら全体を樹脂
パッケージ５にモールドして完成する。６はパッケージ
５の外部に露出するリードフレームのアウターリード部
である。
【０００４】図３に示す半導体装置では、アイランド部
２のチップ搭載位置がインナーリード部４の凹部側であ
るため、チップ１の搭載位置としてのアイランド部２が
インナーリード部４より低い。このため、チップ１のサ
イズが大きいと、チップ１の端部がインナーリード部４
と接触してしまう。この点を回避するために、一般には
チップ１のサイズをアイランド部２より小さく設定して
いる。
２のチップ搭載位置がインナーリード部４の凹部側であ
るため、チップ１の搭載位置としてのアイランド部２が
インナーリード部４より低い。このため、チップ１のサ
イズが大きいと、チップ１の端部がインナーリード部４
と接触してしまう。この点を回避するために、一般には
チップ１のサイズをアイランド部２より小さく設定して
いる。
【０００５】
【発明が解決しようとする課題】図３の構造では、樹脂
パッケージ５のサイズに余裕がある場合でも、アイラン
ド部４の凹部内に収容できるチップ１のサイズには制限
がある。また、サイズの異なるチップを収容するため
に、同じサイズのパッケージ１に対し、複数種類のリー
ドフレームを用意する必要があり、部品管理が煩雑にな
る。これらが本発明で解決しようとする課題である。
パッケージ５のサイズに余裕がある場合でも、アイラン
ド部４の凹部内に収容できるチップ１のサイズには制限
がある。また、サイズの異なるチップを収容するため
に、同じサイズのパッケージ１に対し、複数種類のリー
ドフレームを用意する必要があり、部品管理が煩雑にな
る。これらが本発明で解決しようとする課題である。
【０００６】本発明は、１種類のリードフレームを異な
るサイズの半導体チップで共用でき、しかもパッケージ
が許容するサイズのチップまで搭載可能な半導体装置を
提供することを目的としている。
るサイズの半導体チップで共用でき、しかもパッケージ
が許容するサイズのチップまで搭載可能な半導体装置を
提供することを目的としている。
【０００７】
【課題を解決するための手段】本発明の上記目的は、半
導体チップと、このチップを搭載するリードフレームの
アイランド部と、前記チップ上の電極との間がボンディ
ングワイヤで接続される前記リードフレームのインナー
リード部と、前記チップ、アイランド部、インナーリー
ド部をモールドする樹脂パッケージとを備え、前記チッ
プを、前記アイランド部の凸部側に搭載する構造として
なる半導体装置で達成できる。
導体チップと、このチップを搭載するリードフレームの
アイランド部と、前記チップ上の電極との間がボンディ
ングワイヤで接続される前記リードフレームのインナー
リード部と、前記チップ、アイランド部、インナーリー
ド部をモールドする樹脂パッケージとを備え、前記チッ
プを、前記アイランド部の凸部側に搭載する構造として
なる半導体装置で達成できる。
【０００８】本発明の半導体装置では、従来とは逆に、
アイランド部の凸部側にチップを搭載するので、チップ
搭載位置としてのアイランド部はインナーリード部より
高くなる。従って、チップサイズがアイランド部のサイ
ズより大きくてもチップ端部がインナーリード部に接触
することはない。このため、１種類のリードフレームを
異なるサイズのチップで共用でき、しかもパッケージが
許容するサイズのチップまで搭載可能になる。
アイランド部の凸部側にチップを搭載するので、チップ
搭載位置としてのアイランド部はインナーリード部より
高くなる。従って、チップサイズがアイランド部のサイ
ズより大きくてもチップ端部がインナーリード部に接触
することはない。このため、１種類のリードフレームを
異なるサイズのチップで共用でき、しかもパッケージが
許容するサイズのチップまで搭載可能になる。
【０００９】
【発明の実施の形態】以下、図面に示した実施形態を参
照して、本発明を詳細に説明する。図１は本発明の一実
施形態を示す断面図、図２はそのレイアウトを示す平面
パターン図である。図中、１はシリコン半導体ウエハに
必要な素子及び配線形成を行った後、複数に分割した１
つの半導体チップ、２はこのチップ１を搭載するリード
フレームのアイランド部、４はリードフレームのインナ
ーリード部、３はこのインナーリード部４とチップ１上
の電極との間を接続するボンディングワイヤ、５はチッ
プ１、アイランド部２およびインナーリード部４を一体
的にモールドする樹脂パッケージである。
照して、本発明を詳細に説明する。図１は本発明の一実
施形態を示す断面図、図２はそのレイアウトを示す平面
パターン図である。図中、１はシリコン半導体ウエハに
必要な素子及び配線形成を行った後、複数に分割した１
つの半導体チップ、２はこのチップ１を搭載するリード
フレームのアイランド部、４はリードフレームのインナ
ーリード部、３はこのインナーリード部４とチップ１上
の電極との間を接続するボンディングワイヤ、５はチッ
プ１、アイランド部２およびインナーリード部４を一体
的にモールドする樹脂パッケージである。
【００１０】本発明では、チップ１を、アイランド部２
の凸部側に搭載するので、チップ搭載位置としてのアイ
ランド部２はインナーリード部４より高くなる。従っ
て、チップ１のサイズがアイランド部２のサイズより大
きくても、チップ１の端部がインナーリード部４に接触
することはない。このため、１種類のリードフレームを
異なるサイズのチップ１で共用でき、しかもパッケージ
５が許容するサイズのチップまで搭載可能になる。
の凸部側に搭載するので、チップ搭載位置としてのアイ
ランド部２はインナーリード部４より高くなる。従っ
て、チップ１のサイズがアイランド部２のサイズより大
きくても、チップ１の端部がインナーリード部４に接触
することはない。このため、１種類のリードフレームを
異なるサイズのチップ１で共用でき、しかもパッケージ
５が許容するサイズのチップまで搭載可能になる。
【００１１】一例として、現状搭載可能なチップサイズ
の３．５倍の面積のチップを同一サイズのパッケージに
収容できることが試算される。しかも、現在使用してい
る工程、設備、作業の全てを変更又は追加する必要がな
い。
の３．５倍の面積のチップを同一サイズのパッケージに
収容できることが試算される。しかも、現在使用してい
る工程、設備、作業の全てを変更又は追加する必要がな
い。
【００１２】本発明を実施する場合、チップ１をパッケ
ージ５の中心部分にモールドする関係で、アウターリー
ド部６の折り曲げ方向は図３とは逆向きになる。本発明
でも、アイランド部２に対しては、銀ペースト等の接着
剤を使用してチップ１をダイボンディングする。
ージ５の中心部分にモールドする関係で、アウターリー
ド部６の折り曲げ方向は図３とは逆向きになる。本発明
でも、アイランド部２に対しては、銀ペースト等の接着
剤を使用してチップ１をダイボンディングする。
【００１３】
【発明の効果】以上述べたように本発明によれば、１種
類のリードフレームを異なるサイズの半導体チップで共
用でき、しかもパッケージが許容するサイズのチップま
で搭載可能な半導体装置を提供することができる。
類のリードフレームを異なるサイズの半導体チップで共
用でき、しかもパッケージが許容するサイズのチップま
で搭載可能な半導体装置を提供することができる。
【図１】本発明の一実施形態を示す半導体装置の断面図
である。
である。
【図２】図１の半導体装置のレイアウトを示す平面パタ
ーン図である。
ーン図である。
【図３】従来の半導体装置の一例を示す断面図である。
【図４】図３の半導体装置のレイアウトを示す平面パタ
ーン図である。
ーン図である。
１ 半導体チップ ２ アイランド部 ３ ボンディングワイヤ ４ インナーリード部 ５ 樹脂パッケージ ６ アウターリード部
Claims (1)
- 【請求項１】 半導体チップと、 このチップを搭載するリードフレームのアイランド部
と、 前記チップ上の電極との間がボンディングワイヤで接続
される前記リードフレームのインナーリード部と、 前記チップ、アイランド部、インナーリード部をモール
ドする樹脂パッケージとを備え、 前記チップを、前記アイランド部の凸部側に搭載する構
造としてなることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9335070A JPH11150134A (ja) | 1997-11-19 | 1997-11-19 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9335070A JPH11150134A (ja) | 1997-11-19 | 1997-11-19 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11150134A true JPH11150134A (ja) | 1999-06-02 |
Family
ID=18284435
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9335070A Pending JPH11150134A (ja) | 1997-11-19 | 1997-11-19 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11150134A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013115054A (ja) * | 2011-11-24 | 2013-06-10 | Rohm Co Ltd | 半導体チップおよび半導体パッケージ |
| CN110047767A (zh) * | 2018-01-15 | 2019-07-23 | 国民技术股份有限公司 | 一种芯片测试装置及其设计方法、故障注入分析方法 |
-
1997
- 1997-11-19 JP JP9335070A patent/JPH11150134A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013115054A (ja) * | 2011-11-24 | 2013-06-10 | Rohm Co Ltd | 半導体チップおよび半導体パッケージ |
| CN110047767A (zh) * | 2018-01-15 | 2019-07-23 | 国民技术股份有限公司 | 一种芯片测试装置及其设计方法、故障注入分析方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6917098B1 (en) | Three-level leadframe for no-lead packages | |
| US4684975A (en) | Molded semiconductor package having improved heat dissipation | |
| JPH0661406A (ja) | 半導体装置及び半導体装置の製造方法及びテ−プキャリア | |
| JP2011097090A (ja) | ドレインクリップを備えた半導体ダイパッケージ | |
| JPH1167809A (ja) | 半導体装置 | |
| JP5227501B2 (ja) | スタックダイパッケージ及びそれを製造する方法 | |
| US6469395B1 (en) | Semiconductor device | |
| US6498389B1 (en) | Ultra-thin semiconductor package device using a support tape | |
| US8097952B2 (en) | Electronic package structure having conductive strip and method | |
| US6440779B1 (en) | Semiconductor package based on window pad type of leadframe and method of fabricating the same | |
| JPH11150134A (ja) | 半導体装置 | |
| JPH06232196A (ja) | 半導体装置 | |
| KR100891649B1 (ko) | 반도체 패키지 제조방법 | |
| JP3842241B2 (ja) | 半導体装置 | |
| JPH07101698B2 (ja) | 樹脂封止型半導体装置の製造方法 | |
| JP2001313362A (ja) | 半導体装置 | |
| CN112216658A (zh) | 具有适应各种管芯尺寸的引线框架的半导体器件 | |
| KR19980064438A (ko) | 집적 회로용 극미세 피치 리드 프레임 | |
| JP2913858B2 (ja) | 混成集積回路 | |
| US20020145186A1 (en) | Method of forming HSQFN type package | |
| JPH0521649A (ja) | 半導体装置 | |
| US6323541B1 (en) | Structure for manufacturing a semiconductor die with copper plated tapes | |
| JPH0555452A (ja) | 半導体集積回路装置 | |
| KR100252862B1 (ko) | 반도체 패키지 및 그의 제조방법 | |
| JP2890795B2 (ja) | 混成集積回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041021 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060828 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060905 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20070116 |