JPH1167809A - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JPH1167809A
JPH1167809A JP9229509A JP22950997A JPH1167809A JP H1167809 A JPH1167809 A JP H1167809A JP 9229509 A JP9229509 A JP 9229509A JP 22950997 A JP22950997 A JP 22950997A JP H1167809 A JPH1167809 A JP H1167809A
Authority
JP
Japan
Prior art keywords
semiconductor chip
bonding wire
bonding
lead terminal
wire
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP9229509A
Other languages
English (en)
Inventor
Takashi Shigeno
隆 茂野
Osamu Isaki
治 伊佐木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sanyo Electric Co Ltd
Original Assignee
Sanyo Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sanyo Electric Co Ltd filed Critical Sanyo Electric Co Ltd
Priority to JP9229509A priority Critical patent/JPH1167809A/ja
Priority to US09/138,616 priority patent/US6372625B1/en
Publication of JPH1167809A publication Critical patent/JPH1167809A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/40—Leadframes
    • H10W70/464—Additional interconnections in combination with leadframes
    • H10W70/465—Bumps or wires
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/40—Leadframes
    • H10W70/481—Leadframes for devices being provided for in groups H10D8/00 - H10D48/00
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/071—Connecting or disconnecting
    • H10W72/0711—Apparatus therefor
    • H10W72/07141—Means for applying energy, e.g. ovens or lasers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/071—Connecting or disconnecting
    • H10W72/075—Connecting or disconnecting of bond wires
    • H10W72/07521—Aligning
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/071—Connecting or disconnecting
    • H10W72/075—Connecting or disconnecting of bond wires
    • H10W72/07531—Techniques
    • H10W72/07532—Compression bonding, e.g. thermocompression bonding
    • H10W72/07533—Ultrasonic bonding, e.g. thermosonic bonding
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/071—Connecting or disconnecting
    • H10W72/075—Connecting or disconnecting of bond wires
    • H10W72/07551—Connecting or disconnecting of bond wires characterised by changes in properties of the bond wires during the connecting
    • H10W72/07553—Connecting or disconnecting of bond wires characterised by changes in properties of the bond wires during the connecting changes in shapes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H10W72/531—Shapes of wire connectors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H10W72/531—Shapes of wire connectors
    • H10W72/536—Shapes of wire connectors the connected ends being ball-shaped
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H10W72/531—Shapes of wire connectors
    • H10W72/5363—Shapes of wire connectors the connected ends being wedge-shaped
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H10W72/541—Dispositions of bond wires
    • H10W72/547—Dispositions of multiple bond wires
    • H10W72/5475—Dispositions of multiple bond wires multiple bond wires connected to common bond pads at both ends of the wires
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H10W72/551—Materials of bond wires
    • H10W72/552—Materials of bond wires comprising metals or metalloids, e.g. silver
    • H10W72/5522—Materials of bond wires comprising metals or metalloids, e.g. silver comprising gold [Au]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H10W72/59—Bond pads specially adapted therefor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/851—Dispositions of multiple connectors or interconnections
    • H10W72/874—On different surfaces
    • H10W72/884—Die-attach connectors and bond wires
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/921—Structures or relative sizes of bond pads
    • H10W72/926—Multiple bond pads having different sizes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/931—Shapes of bond pads
    • H10W72/932—Plan-view shape, i.e. in top view
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/931—Shapes of bond pads
    • H10W72/934—Cross-sectional shape, i.e. in side view
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/951—Materials of bond pads
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00—Encapsulations, e.g. protective coatings
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/731—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors
    • H10W90/736—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors between a chip and a stacked lead frame, conducting package substrate or heat sink
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
    • H10W90/756—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink

Landscapes

  • Wire Bonding (AREA)

Abstract

(57)【要約】 【課題】 ボンディングワイヤの形状と配置を工夫する
ことにより、より大きな半導体チップの搭載を可能にす
る。 【解決手段】 アイランド１３上に半導体チップ１１を
固着し、半導体チップ１１のボンディングパッド１２と
リード端子１５とをボンディングワイヤ１６でワイヤボ
ンディングする。ボンディングワイヤ１６には垂直に上
昇する第１の延在部２０と、ほぼ水平方向に延在する第
２の延在部分２１と、ほぼ垂直に近い角度で下降する第
３の延在部分２２とを具備し、第２の屈曲部２４を半導
体チップ１１のチップ端から外側に配置する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、小型化したパッケ
ージ内部に、より大きなサイズの半導体チップを搭載で
きる半導体装置に関する。
【０００２】
【従来の技術】一般的に、半導体装置のパッケージは１
機種についてその都度専用のパッケージを新設計するも
のではなく、あらかじめ複数種類の大きさと形態に分
類、規格化しておき、収納すべき半導体チップの種類と
容量などに鑑みてピン数、リードの曲げ形状等が最適な
パッケージを選択して収納するものである。
【０００３】図８は、ディスクリート型半導体装置を収
納する為の、小型・表面実装用途との為のパッケージを
示している。この半導体装置は、半導体チップ１をリー
ドフレームのアイランド２に接着剤３にてダイボンド
し、半導体チップ１のボンディングパッドとリード端子
４をワイヤ５でワイヤボンドし、所望の外形形状を具備
する金型内にリードフレームをセットし、金型内にエポ
キシ樹脂を注入、これを硬化させることで周囲を樹脂６
でモールドし、外部に導出したリード端子４を表面実装
用に適したＺ字型に曲げ加工を施したものである。
【０００４】この様なディスクリート型の半導体装置に
おいてすら、小型化、大容量化の波はとどまるところを
知らず、一層の小型化と大容量化が望まれることにな
る。故に、同サイズのパッケージ内に、更に大きなサイ
ズの半導体チップを搭載したいという要求が生じてい
る。
【０００５】
【発明が解決しようとする課題】しかしながら、パッケ
ージに収納可能な半導体チップの最大サイズは、主とし
てリードフレームのアイランド２の面積によって決定さ
れ、そのアイランド面積は外形寸法からアイランド２と
リード端子４の形成に要する抜きしろや樹脂６の残り膜
厚等を差し引いて決まってくる。更には、後述するよう
にボンディングワイヤ５のループ高さｔにも制約を受け
るので、より大きな半導体チップ１を搭載することが困
難である欠点があった。
【０００６】図８を参照して、ボンディングワイヤ５
は、先ず半導体チップ１上のボンディングパッドに対し
てファーストボンドが打たれ、キャピラリによって所定
の軌跡を描いてワイヤ５のループ形状を整形し、そして
リード端子４に対してセカンドボンドを打つことによ
り、ある高さ（図示ｔ）をもったループで両者を電気的
に接続するものである。装置の厚み方向の大きさ７を小
さく抑えるにはループ高さｔを小さくする必要がある
が、小さくすることによってボンディングワイヤ６の角
度θが小さくなる。この様な制約の下で半導体チップ１
の大きさを大きくすると、図示Ａの箇所で半導体チップ
１の角部とボンディングワイヤ５とが接触し、電気的短
絡事故の要因となる。
【０００７】従って、上記アイランド２の面積に依存す
る以外にも、ボンディングワイヤ５に関する制約がある
ので一定の大きさ以上の半導体チップ１を収納すること
ができないという欠点があった。更に、半導体チップ１
の電流容量の増大に追随してボンディングワイヤ５の直
径を太くしようとすると、ボンディングワイヤ５の機械
的強度が増大することから図示Ｂの部分におけるワイヤ
５の曲率を大きくしなければ成らず、これがループ高さ
ｔを押し上げる要因となるので、その太さには限界があ
るという欠点があった。無理に曲率を大にすると、図示
Ｃの箇所でワイヤ剥がれが生じやすくなる。
【０００８】加えて、例えば２０μのものを６０μのも
のに変更しようとすると、折り曲げる箇所を同じにした
としてもその差である２０〜４０μの分だけは必ずルー
プ高さｔが高くなってしまう。
【０００９】
【課題を解決するための手段】本発明は上述した従来の
課題に鑑み成されたもので、ボンディングワイヤのルー
プ形状を変更し、その屈曲部の一つが半導体チップのチ
ップ端より外側に位置するように形成することにより、
リード端子に向かうワイヤの勾配を急峻な形状に加工
し、もって同一サイズのパッケージ内により大きな半導
体チップを搭載可能にしたものである。
【００１０】また、ボンディングワイヤの折り曲げ角度
を緩和することにより、太いワイヤを使用したときに不
必要にループ高さｔが増大することを防止するものであ
る
【００１１】
【発明の実施の形態】以下に本発明の一実施の形態を図
面を参照しながら詳細に説明する。図１は本発明の半導
体装置を示す断面図、図２は本発明の半導体装置を示す
平面図、図３は本発明の半導体装置を示す斜視図であ
る。尚、図１は図２の要部断面図を示しており、図２
（Ｂ）は図２（Ａ）のＡＡ線断面図を示している。
【００１２】これらの図において、１１は半導体チップ
を示している。半導体チップ１１は、Ｐ型またはＮ型の
シリコン半導体基板の表面部分に、各種の拡散領域を形
成する工程、配線を形成する工程などの処理を施すこと
により、バイポーラ型、ＭＯＳ型等のディスクリートデ
バイス、各種能動、受動素子を集積化した集積回路、等
が形成されている。ここではＤＳＡ型のパワーＭＯＳＦ
ＥＴデバイスを例にしてある。
【００１３】半導体チップ１１の表面部分には前記配線
を形成する工程により、外部接続用のボンディングパッ
ド１２を形成している。ボンディングパッド１２を被覆
するように半導体チップ１１の表面にはシリコン窒化
膜、シリコン酸化膜、ポリイミド系絶縁膜などのパッシ
ベーション皮膜（図示せず）を形成し、ボンディングパ
ッド１２の上部は電気接続のために選択的に前記パッシ
ベーション皮膜を開口している。ボンディングパッド１
２の位置は、集積回路であればチップの周辺に配置され
るのが普通であるが、ディスクリート型の場合は半導体
チップ１１の中央付近に配置される例も珍しくはない。
半導体チップ１１はリードフレームのアイランド１３上
に膜厚３０〜４０μｍのＡｇペーストなどの導電性ある
いは絶縁性の接着剤１４によりダイボンドされている。
アイランド１３とリード端子１５とは、素材が銅又は鉄
あるいはこれらの合金からなる、板厚が１２０〜１５０
μｍ程度の１枚の板状材料から打ち抜き又はエッチング
加工によって所望形状のパターンに形成したものであ
り、両者の間には前記板状材料の板厚にほぼ等しい程度
の間隔（約１２０μｍ）が開いている。この間隔は、リ
ードフレーム形成時の抜きしろとして要した間隔であ
る。
【００１４】半導体チップ１０のボンディングパッド１
２の表面には、直径が６０〜１００μｍの金線等からな
るボンディングワイヤ１６の一端がワイヤボンドされて
おり、ボンディングワイヤ１６の他端は外部導出用のリ
ード端子１５の先端部（ボンディングエリア）にワイヤ
ボンドされている。ボンディングパッド１２側をファー
ストボンド、リード端子１５側をセカンドボンドと称し
ている。
【００１５】半導体チップ１１、リード端子１５の先端
部、およびボンディングワイヤ１６を含む主要部は、周
囲をエポキシ系の熱硬化樹脂１７でモールドすることに
よりパッケージ化される。リード端子１５はパッケージ
側壁から外部に導出され、樹脂１７の外部に導出された
リード端子１５は２回折り曲げられてＺ字型にフォーミ
ングされている。このフォーミング形状は、リード端子
１５の固着部分をプリント基板に形成した導電パターン
に対向接着する、表面実装用途の為の形状である。図２
の例は６ピンの例を示しており、うち４本がアイランド
１３に一体化して共通のドレイン端子（Ｄ）となり、残
る２本が各々ゲート（Ｇ）とソース（Ｓ）に対応する。
【００１６】本発明の特徴は、ボンディングワイヤ１６
の形状にある。このボンディングワイヤ１６は、金ボー
ル１６ａをボンディングパッド１２に圧着した箇所から
あるループ高さｔまでほぼ垂直に上昇する第１の延在部
分２０と、第１の延在部分２０から前記ループ高さｔを
維持しながら水平方向に延在して半導体チップ１１のチ
ップ端２６近傍まで達する第２の延在部分２１と、第２
の延在部分２１から下方に急降下し、リード端子１５と
の接着部まで延在する第３の延在部分と、に分類され
る。第１と第２の延在部分２０、２１の間の第１の屈曲
部２３は約８０〜９０度の角度を持ち、第２と第３の延
在部分２１、２２の間の第２の屈曲部２４は約７０〜９
０度の角度を有する。第１と第２の屈曲部２３、２４の
間の第２の延在部分２１の中間部分には第３の屈曲部２
５を具備し、これが第２の屈曲部２４近傍のボンディン
グワイヤ１６が垂れ落ちる重力に対してあがなう様な作
用を持つ。また、後述するキャピラリツールの軌跡の結
果でもある。角度としては約１００〜１８０度の角度を
持ち、それ故第２の延在部分２１は半導体チップ１１の
表面とほぼ水平の方向に延在する。そして、第１の屈曲
部２３はボンディングパッド１２のほぼ直上に位置し、
第２の屈曲部２４はチップ端２６の近傍上方、またはチ
ップ端２６を越えてチップ端２６からリード端子１５の
接着部（セカンドボンドエリア）までの間に位置し、第
３の屈曲部２５は両者の間で半導体チップ１１の上方に
位置する。第２の屈曲部２４がチップ端２６近傍より外
側に位置するので、第２の屈曲部２４からセカンドボン
ドエリアまでのボンディングワイヤ１６は、リードフレ
ームの水平方向に対して約５０〜９０度の角度θ（図
１）で急降下する。
【００１７】図１中の点線は、従来手法によるボンディ
ングワイヤの形状を示したものである。両者の形状を比
較して明らかなように、第２の屈曲部２４をチップ端近
傍より外側に配置し、第３の延在部２２の角度θを急峻
な勾配に形成したことにより、ボンディングワイヤ１６
と半導体チップ１１のチップ端２６との距離を増大でき
る。従って、半導体チップ１１のチップ端２６からリー
ド端子１５までに必要な距離５０を、約５０μ以下と極
めて狭くできるので、従来よりチップサイズの大きな半
導体チップ１１を収納することが可能になる。
【００１８】また、ボンディングワイヤ１６と半導体チ
ップ１１との接触を避けることができるので、同じ大き
さの半導体チップ１１を搭載した際に必要なループ高さ
ｔを低く抑えることができる。従って、樹脂１７の高さ
方向の厚みを薄くできる。半導体チップ１１のチップサ
イズを増大することは、主として素子の電流容量を大き
くすることを意図している。電流容量を増大すれば、そ
の電流を流すボンディングワイヤ１６にもこれに対応す
る電流容量を確保する必要があり、それはボンディング
ワイヤ１６の直径を太くしたいという要求が生まれるこ
とになる。図１の半導体装置は、ボンディングワイヤ１
６の複数箇所に折り曲げ箇所を作ることにより、第１と
第２の屈曲部２３、２４の各々の折り曲げ角度を概ね１
００度以下の緩やかな角度に形成できるので、ボンディ
ングワイヤ１６自身及びボンディングワイヤ１６とボン
ディングパッド１２との接続部に過大な応力を加えずに
済む。そのため、直径が太いボンディングワイヤ１６を
用いた場合でも折り曲げる箇所の曲率半径を極端に大き
くする必要がないので、ループ高さｔを無用に増大させ
ることもない。従って、全体的にループ高さｔを抑える
ことにより、樹脂１７の膜厚を抑えた薄形のパッケージ
内に収納することが可能になる・本願発明者は、直径が
７０μｍもの大径ワイヤの利用を可能にすると同時にル
ープ高さｔを０．２６ｍｍまで追い込むことにより、樹
脂１７の縦×横×高さが２．８×１．５×０．９ｍｍの
外形寸法内に、チップサイズが２．４×０．８ｍｍもの
大型チップを搭載する事を可能ならしめた。この時のボ
ンディングワイヤ１６のループと樹脂１７表面との残り
膜厚は０．０５ｍｍであった。また、斯かる大型チップ
により、同程度の寸法のパッケージで比較して、最大定
格出力で約３０％もの増大を実現することができた。
【００１９】以下に本発明の半導体装置の製造方法を概
略を説明する。先ずリードフレームの状態でアイランド
１３上に導電性の接着剤１４を適宜量供給し、その上に
半導体チップ１１を固着し（ダイボンド）、次いで半導
体チップ１１を固着したリードフレームを、ワイヤボン
ド装置の加熱ステージ上に位置合わせして設置し、ボン
ディングパッド１２側にファーストボンドを、リード端
子１５側にセカンドボンドを打つことでワイヤボンディ
ング工程を行い、そして半導体チップ１１とボンディン
グワイヤ１６を含め主要部を上下金型に設けたキャビテ
ィ内部に設置し、斯る状態で樹脂を注入、硬化させ、リ
ードフレームから個別の装置を切り落とすと共にリード
端子１５の形状を成型することで得ることができる。
【００２０】図４は、製造工程の１つである上記ワイヤ
ボンディング工程におけるキャピラリツール３０の軌跡
を示した図面、図５と図６はキャピラリツール３０とボ
ンディングワイヤ１６を含めて前記軌跡を描いた図面で
ある。以下に図８のワイヤ形状を形成するときの軌跡と
図１のワイヤ形状を形成するときの軌跡を比較する。図
８のループ形状を作る場合は、図４（Ａ）と図５を参照
して、先ずキャピラリ３０の中心に挿通したワイヤ１６
の先端に、トーチ火炎あるいはスパーク手法により直径
が１５０μ程度の金ボール１６ａを形成し、該金ボール
１６ａをボンディングパッド１２の表面に当接せしめ、
キャピラリ３０を介して押圧、超音波加熱振動を与える
ことによりボンディングパッド１２表面に金ボール１６
ａを固着してファーストボンドを行う（図５（Ａ）の状
態）。次いでキャピラリ３０を図示３１の様に垂直方向
に上昇し（図５（Ｂ）の状態）、ある高さで図示３２の
様に水平方向に移動することにより（図５（Ｃ）の状
態）図示４４の箇所に曲げ加工を施し、その位置で図示
３３の様に垂直方向に移動し（図５（Ｄ）の状態）、そ
して図示３４の様にループを描きながらリード端子１４
の表面に,、ワイヤ１６の側壁をキャピラリ３０の先端
エッジ部分で押圧し、超音波加熱振動を与えることによ
り固着・切断（ステッチ）してセカンドボンドとしてい
る。図５（Ｂ）の図示３１の移動量がループ高さをほぼ
決定し、折り曲げた箇所４４がループの頂点となる。
【００２１】これに対して図１のループ形状を形成する
場合には、曲げ加工を施すポイントを複数箇所に配置す
る。図４（Ｂ）と図６を参照して、ワイヤ１６をファー
ストボンドした後、キャピラリ３０を符号３５、３６、
３７の様に移動する。なお、図６（Ａ）は図５（Ｄ）に
相当する図面であり、図４（Ａ）の符号３１、３２、３
３は各々図４（Ｂ）の符号３５、３６、３７のキャピラ
リ３０の軌跡に相当する。移動量については適宜選択し
てある。符号３７の様に垂直方向に移動した後、その高
さで図示３８の様に水平方向に移動して図示４５の箇所
に曲げ加工を施し（図６（Ｂ）の状態）、図示３９の様
に一定高さまで垂直に上昇し（図６（Ｃ）の状態）、そ
の高さで図示４０の様に水平方向に移動し（図６（Ｄ）
の状態）、図示４１の様に垂直方向に降下せしめる（図
６（Ｅ）の状態）。この状態で曲げ加工した箇所４５を
更に折り曲げると共に、キャピラリ３０によって図示４
６の箇所に曲げ加工を施す。そして図示４２の様に垂直
方向に移動し（図６（Ｆ）の状態）、適宜量上昇した後
図示せぬクランパでワイヤ１６を挟み固定したままで図
示４３の様にループ１６を描いてリード端子１４の表面
にワイヤをセカンドボンドする。符号４４の折り曲げ箇
所が第１の屈曲部２３を、符号４６の折り曲げ箇所が第
２の屈曲部２４を、符号４５の折り曲げ箇所が第３の屈
曲部２５を各々構成し、図示３５のキャピラリ３０の移
動量が第１の延在部分２０を、図示３７と図示３９の移
動量が第２の延在部分２１を、図示４２の移動量が第３
の延在部分２２を各々構成することになる。なお、図５
（Ｃ）（Ｅ）の過程と、図６（Ｂ）（Ｄ）（Ｅ）（Ｇ）
の過程では前記図示せぬクランパがワイヤ１６を挟み固
定した状態でキャピラリ３０を移動している。また、第
３の屈曲部２５は、その強度の関係から、直径が６０〜
１００μｍのワイヤ１６であれば完成後も１００度〜１
７０度の角度（図６（Ｇ）の図示４７の角度）で残存
し、直径が２０〜４０μｍのワイヤ１６ではキャピラリ
３０の移動により引っ張られて１８０度程度のほぼ直線
形状に形成される。
【００２２】上述したキャピラリ３０の軌跡とプログラ
ムによって、第２の屈曲部２４を半導体チップ１１のチ
ップ端より外側に配置したボンディングワイヤ１６の形
状に加工することができる。図７に本発明半導体装置の
他の実施例を示した。同じ箇所には同じ符号を伏して説
明を省略する。この実施例は１パッケージデュアルチッ
プの構成であり、６ピンのパッケージ内に２つのアイラ
ンド１３と２つの同種の半導体チップ１１を収納したも
のである。半導体チップ１１としてパワーＭＯＳＦＥＴ
素子を搭載しており、ソース・ドレインを共通ピン
（Ｓ、Ｄ）としゲート電極に対応するピンを２本（Ｇ
１、Ｇ２）導出している。ボンディングワイヤ１６を図
１の様な形状にすることにより、半導体チップ１１から
ボンディングポストまでの距離５０を縮小することがで
き、同サイズのパッケージ内により大きな半導体チップ
を搭載することが可能になる。
【００２３】
【発明の効果】以上に説明したように、本発明によれば
ボンディングワイヤ１６の第３の延在部分２２を急勾配
で延在させ、第２の屈曲部２４を半導体チップ１１のチ
ップ端より外側に配置することにより、半導体チップ１
１のチップ端からボンディングポストまでの距離５０を
縮めることができる利点を有する。そのため、同程度の
大きさのパッケージ内により大きな半導体チップ１１を
搭載できる利点を有する。 また、第１と第２の屈曲部
２３、２４により半導体チップ１１の角部との接触を避
けやすい構造となるので、第１の延在部２０の高さ（ル
ープ高さ）を抑えることができ、パッケージの厚み方向
の大きさも縮小できる利点を有する。
【００２４】更に、第１と第２の屈曲部２３、２４の曲
げ角度が小さいので、パッド１２表面の固着部分に過剰
なストレスを与えることがなく、そのため直径が太いワ
イヤを使用してもループ高さの増大を抑えることができ
る利点をも有する。従って、半導体チップ１１のチップ
サイズを増大して素子の最大定格出力を増大し、増大し
た出力に対応して電流容量の大きな太いボンディングワ
イヤ１６の使用を可能とし、このような大出力の素子を
従来と同一サイズのパッケージ内に収納できるという利
点をも有するものである。
【図面の簡単な説明】
【図１】本発明を説明するための断面図である。
【図２】本発明を説明するための（Ａ）平面図、（Ｂ）
ＡＡ線断面図である。
【図３】本発明を説明するための斜視図である。
【図４】キャピラリツールの軌跡を示す図である。
【図５】ワイヤボンディング工程を説明するための図で
ある。
【図６】ワイヤボンディング工程を説明するための図で
ある。
【図７】本発明の第２の実施例を説明するための平面図
である。
【図８】従来例を説明するための断面図である。

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 アイランド上に固着した半導体チップ
    と、 前記アイランドにその先端を近接するリード端子と、 前記半導体チップに形成したボンディングパッドと前記
    リード端子とを接続するボンディングワイヤと、 前記半導体チップと前記ボンディングワイヤとを含む主
    要部を封止する樹脂と、 前記ボンディングワイヤの、前記ボンディングパッドに
    接触し第１の高さまで略垂直に延在する第１の延在部分
    と、 前記ボンディングパッドから前記半導体チップのチップ
    端部近傍まで前記第１の高さを略維持しながら延在する
    第２の延在部分と、 前記第２の延在部分から連続し、前記リード端子との接
    続部分に向かって降下する第３の延在部分と、を具備す
    ることを特徴とする半導体装置。
  2. 【請求項２】 前記第３の延在部分が、前記アイランド
    の水平面に対して５０度乃至９０度の角度をもって延在
    する事を特徴とする請求項１記載の半導体装置。
  3. 【請求項３】 アイランド上に固着した半導体チップ
    と、 前記アイランドにその先端を近接するリード端子と、 前記半導体チップに形成したボンディングパッドと前記
    リード端子とを接続するボンディングワイヤと、 前記半導体チップと前記ボンディングワイヤとを含む主
    要部を封止する樹脂と、 前記ボンディングワイヤの、前記ボンディングパッドの
    上部に位置する第１の屈曲部と、 前記半導体チップのチップ端近傍の上方、あるいは前記
    チップ端と前記ボンディングワイヤと前記リード端子と
    の接続部との間に位置する第２の屈曲部と、 前記第１と第２の屈曲部の間に位置する第３の屈曲部
    と、を具備することを特徴とする半導体装置。
  4. 【請求項４】 前記第３の屈曲部から前記リード端子ま
    で延在するボンディングワイヤが、前記アイランドの水
    平面に対して５０度乃至９０度の角度をもって延在する
    事を特徴とする請求項３記載の半導体装置。
JP9229509A 1997-08-26 1997-08-26 半導体装置 Pending JPH1167809A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP9229509A JPH1167809A (ja) 1997-08-26 1997-08-26 半導体装置
US09/138,616 US6372625B1 (en) 1997-08-26 1998-08-24 Semiconductor device having bonding wire spaced from semiconductor chip

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP9229509A JPH1167809A (ja) 1997-08-26 1997-08-26 半導体装置

Publications (1)

Publication Number Publication Date
JPH1167809A true JPH1167809A (ja) 1999-03-09

Family

ID=16893299

Family Applications (1)

Application Number Title Priority Date Filing Date
JP9229509A Pending JPH1167809A (ja) 1997-08-26 1997-08-26 半導体装置

Country Status (2)

Country Link
US (1) US6372625B1 (ja)
JP (1) JPH1167809A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1251561A3 (en) * 2001-04-19 2006-05-24 Sanyo Electric Co., Ltd. Semiconductor switching device
JP2013175699A (ja) * 2011-08-26 2013-09-05 Rohm Co Ltd 半導体装置およびその製造方法
JP2015043465A (ja) * 2014-12-01 2015-03-05 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6297562B1 (en) * 1999-09-20 2001-10-02 Telefonaktieboalget Lm Ericsson (Publ) Semiconductive chip having a bond pad located on an active device
DE10004410A1 (de) * 2000-02-02 2001-08-16 Infineon Technologies Ag Halbleiterbauelement mit an der Unterseite befindlichen Kontakten und Verfahren zur Herstellung
JP2001230360A (ja) 2000-02-18 2001-08-24 Hitachi Ltd 半導体集積回路装置およびその製造方法
US6619132B2 (en) * 2001-02-01 2003-09-16 Nagano Keiki Co., Ltd. Sensor including a circuit lead frame and a terminal lead frame formed by a metal plate
WO2002078080A1 (en) * 2001-03-23 2002-10-03 Koninklijke Philips Electronics N.V. Chip module with bond-wire connections with small loop height
JP4663179B2 (ja) * 2001-08-27 2011-03-30 ルネサスエレクトロニクス株式会社 半導体装置及びワイヤボンディング装置
JP4106039B2 (ja) * 2003-06-27 2008-06-25 株式会社新川 ワイヤボンディング方法
JP4294405B2 (ja) * 2003-07-31 2009-07-15 株式会社ルネサステクノロジ 半導体装置
US7086148B2 (en) * 2004-02-25 2006-08-08 Agere Systems Inc. Methods and apparatus for wire bonding with wire length adjustment in an integrated circuit
US8310060B1 (en) 2006-04-28 2012-11-13 Utac Thai Limited Lead frame land grid array
US8492906B2 (en) 2006-04-28 2013-07-23 Utac Thai Limited Lead frame ball grid array with traces under die
US8487451B2 (en) 2006-04-28 2013-07-16 Utac Thai Limited Lead frame land grid array with routing connector trace under unit
US9761435B1 (en) 2006-12-14 2017-09-12 Utac Thai Limited Flip chip cavity package
US9711343B1 (en) 2006-12-14 2017-07-18 Utac Thai Limited Molded leadframe substrate semiconductor package
US7669751B2 (en) 2007-09-25 2010-03-02 Silverbrook Research Pty Ltd Method of forming low profile wire bonds between integrated circuits dies and printed circuit boards
US7659141B2 (en) * 2007-09-25 2010-02-09 Silverbrook Research Pty Ltd Wire bond encapsulant application control
US7741720B2 (en) 2007-09-25 2010-06-22 Silverbrook Research Pty Ltd Electronic device with wire bonds adhered between integrated circuits dies and printed circuit boards
US9947605B2 (en) 2008-09-04 2018-04-17 UTAC Headquarters Pte. Ltd. Flip chip cavity package
JP5595694B2 (ja) * 2009-01-15 2014-09-24 パナソニック株式会社 半導体装置
US9449900B2 (en) * 2009-07-23 2016-09-20 UTAC Headquarters Pte. Ltd. Leadframe feature to minimize flip-chip semiconductor die collapse during flip-chip reflow
CN102484083A (zh) 2009-09-11 2012-05-30 罗姆股份有限公司 半导体装置及其制造方法
US9355940B1 (en) 2009-12-04 2016-05-31 Utac Thai Limited Auxiliary leadframe member for stabilizing the bond wire process
US8575732B2 (en) 2010-03-11 2013-11-05 Utac Thai Limited Leadframe based multi terminal IC package
US9704797B2 (en) * 2011-05-18 2017-07-11 Sandisk Information Technology (Shanghai) Co., Ltd. Waterfall wire bonding
US10032645B1 (en) 2015-11-10 2018-07-24 UTAC Headquarters Pte. Ltd. Semiconductor package with multiple molding routing layers and a method of manufacturing the same
US10276477B1 (en) 2016-05-20 2019-04-30 UTAC Headquarters Pte. Ltd. Semiconductor package with multiple stacked leadframes and a method of manufacturing the same
CN114005924B (zh) * 2020-07-27 2024-06-14 佛山市国星光电股份有限公司 发光器件、背光灯条、背光模组及发光器件的制作方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960015106B1 (ko) * 1986-11-25 1996-10-28 가부시기가이샤 히다찌세이사꾸쇼 면실장형 반도체패키지 포장체
JPH0713988B2 (ja) * 1990-02-13 1995-02-15 株式会社東芝 ワイヤボンディング方法
JPH04147661A (ja) * 1990-10-11 1992-05-21 Nec Ic Microcomput Syst Ltd 半導体集積回路装置のリードフレーム
JP2896222B2 (ja) * 1990-11-13 1999-05-31 株式会社東芝 ワイヤボンディング方法および同装置
US5205463A (en) * 1992-06-05 1993-04-27 Kulicke And Soffa Investments, Inc. Method of making constant clearance flat link fine wire interconnections
US5717252A (en) * 1994-07-25 1998-02-10 Mitsui High-Tec, Inc. Solder-ball connected semiconductor device with a recessed chip mounting area
JP2586835B2 (ja) * 1994-10-28 1997-03-05 日本電気株式会社 半導体集積回路
KR0177744B1 (ko) * 1995-08-14 1999-03-20 김광호 전기적 특성이 향상된 반도체 장치
US5872338A (en) * 1996-04-10 1999-02-16 Prolinx Labs Corporation Multilayer board having insulating isolation rings

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1251561A3 (en) * 2001-04-19 2006-05-24 Sanyo Electric Co., Ltd. Semiconductor switching device
JP2013175699A (ja) * 2011-08-26 2013-09-05 Rohm Co Ltd 半導体装置およびその製造方法
US8847410B2 (en) 2011-08-26 2014-09-30 Rohm Co., Ltd. Semiconductor chip with bonding wire and method for making the same
JP2015043465A (ja) * 2014-12-01 2015-03-05 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置

Also Published As

Publication number Publication date
US6372625B1 (en) 2002-04-16

Similar Documents

Publication Publication Date Title
JPH1167809A (ja) 半導体装置
US6764880B2 (en) Semiconductor package and fabricating method thereof
US7410834B2 (en) Method of manufacturing a semiconductor device
US20060006505A1 (en) Lead frame for improving molding reliability and semiconductor package with the lead frame
JP4408475B2 (ja) ボンディングワイヤを採用しない半導体装置
JPH11191561A (ja) 半導体装置の製造方法
JPH11191562A (ja) 半導体装置の製造方法
JPH10335368A (ja) ワイヤボンディング構造及び半導体装置
JP3276899B2 (ja) 半導体装置
JPH10335366A (ja) 半導体装置
US6160311A (en) Enhanced heat dissipating chip scale package method and devices
JPH11111750A (ja) 半導体装置
JP2000243880A (ja) 半導体装置とその製造方法
KR100891649B1 (ko) 반도체 패키지 제조방법
JPH11297917A (ja) 半導体装置及びその製造方法
JP3424184B2 (ja) 樹脂封止型半導体装置
KR100481927B1 (ko) 반도체패키지및그제조방법
JP2002299357A (ja) 半導体装置及びその製造方法
JP3172471B2 (ja) 半導体装置の製造方法
US20020145186A1 (en) Method of forming HSQFN type package
JPH07335682A (ja) 半導体装置及びその製造方法
JP2001284370A (ja) 半導体装置の製造方法
JP3439890B2 (ja) 半導体装置及びその製造方法
JPH11195743A (ja) 半導体装置およびその製造方法
KR20020021476A (ko) 칩 스케일 반도체 팩키지 및, 그것의 제조 방법