JPH11150235A - 静電保護装置 - Google Patents
静電保護装置Info
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- JPH11150235A JPH11150235A JP9335071A JP33507197A JPH11150235A JP H11150235 A JPH11150235 A JP H11150235A JP 9335071 A JP9335071 A JP 9335071A JP 33507197 A JP33507197 A JP 33507197A JP H11150235 A JPH11150235 A JP H11150235A
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Abstract
(57)【要約】
【課題】 本発明は、サージ電圧の影響によって入出力
端子のＨ入力の電圧が電源電圧より低下しても、あるい
はＬ入力の電圧が接地電位より上昇しても、これらを一
定の範囲内に修正して内部回路を保護できる静電保護装
置を提供する。 【解決手段】 電源、接地及び入出力の各端子が接続さ
れる内部回路の前記入出力端子に加わる電圧を、前記電
源端子の電圧と前記接地端子の電圧を基準としてクラン
プする静電保護装置である。本発明では、前記入出力端
子１２から前記電源端子１１にかけて順方向に接続され
た第１のｐｎ接合ダイオードＤ１と、前記接地端子１３
から前記入出力端子にかけて順方向に接続された第２の
ｐｎ接合ダイオードＤ２と、前記電源端子と前記入出力
端子との間に接続された第１の電界効果トランジスタＱ
１と、前記入出力端子と前記接地端子との間に接続され
た第２の電界効果トランジスタＱ２とを備え、前記第１
の電界効果トランジスタのゲートは前記入出力端子に接
続され、前記第２の電界効果トランジスタのゲートは前
記接地端子に接続されている。
端子のＨ入力の電圧が電源電圧より低下しても、あるい
はＬ入力の電圧が接地電位より上昇しても、これらを一
定の範囲内に修正して内部回路を保護できる静電保護装
置を提供する。 【解決手段】 電源、接地及び入出力の各端子が接続さ
れる内部回路の前記入出力端子に加わる電圧を、前記電
源端子の電圧と前記接地端子の電圧を基準としてクラン
プする静電保護装置である。本発明では、前記入出力端
子１２から前記電源端子１１にかけて順方向に接続され
た第１のｐｎ接合ダイオードＤ１と、前記接地端子１３
から前記入出力端子にかけて順方向に接続された第２の
ｐｎ接合ダイオードＤ２と、前記電源端子と前記入出力
端子との間に接続された第１の電界効果トランジスタＱ
１と、前記入出力端子と前記接地端子との間に接続され
た第２の電界効果トランジスタＱ２とを備え、前記第１
の電界効果トランジスタのゲートは前記入出力端子に接
続され、前記第２の電界効果トランジスタのゲートは前
記接地端子に接続されている。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の内部
回路を入出力端子に加わるサージ電圧から保護する静電
保護装置に関する。
回路を入出力端子に加わるサージ電圧から保護する静電
保護装置に関する。
【０００２】
【従来の技術】図６に示すように、半導体装置の内部回
路１０に対し、電源端子１１、入出力端子１２、接地端
子１３を接続する配線処理をし、電源端子１１に対して
は外部から電源ＶＣＣを供給し、接地端子１３に対して
は外部の接地電位ＧＮＤを与える半導体装置では、入出
力端子１１の信号Ｉ／Ｏの電圧がＶＣＣとＧＮＤの２値
に近い値で入出力することを回路設計の基本としてい
る。
路１０に対し、電源端子１１、入出力端子１２、接地端
子１３を接続する配線処理をし、電源端子１１に対して
は外部から電源ＶＣＣを供給し、接地端子１３に対して
は外部の接地電位ＧＮＤを与える半導体装置では、入出
力端子１１の信号Ｉ／Ｏの電圧がＶＣＣとＧＮＤの２値
に近い値で入出力することを回路設計の基本としてい
る。
【０００３】ところが、信号Ｉ／Ｏに静電気に起因する
サージ電圧ＶＳが加わると、Ｈ（ハイ）側の電圧がＶＣ
Ｃ＋ＶＳに上昇したり、Ｌ（ロー）側の電圧がＧＮＤ−
ＶＳに低下してしまい、内部回路１０の動作に支障を来
すことがある。このため、従来はダイオードＤ１，Ｄ２
からなる静電保護装置を設けて内部回路１０を保護して
いる。
サージ電圧ＶＳが加わると、Ｈ（ハイ）側の電圧がＶＣ
Ｃ＋ＶＳに上昇したり、Ｌ（ロー）側の電圧がＧＮＤ−
ＶＳに低下してしまい、内部回路１０の動作に支障を来
すことがある。このため、従来はダイオードＤ１，Ｄ２
からなる静電保護装置を設けて内部回路１０を保護して
いる。
【０００４】ダイオードＤ１は、入出力端子１２から電
源端子１１にかけて順方向に接続され、入出力端子１２
の電圧がＶＣＣ＋ＶＳに上昇しようとすると導通して電
流Ｉ１を流し、入出力端子１２の電圧がＶＣＣ＋ＶＦ１
以上には上昇しないようにクランプする。ＶＦ１はダイ
オードＤ１の順方向電圧である。
源端子１１にかけて順方向に接続され、入出力端子１２
の電圧がＶＣＣ＋ＶＳに上昇しようとすると導通して電
流Ｉ１を流し、入出力端子１２の電圧がＶＣＣ＋ＶＦ１
以上には上昇しないようにクランプする。ＶＦ１はダイ
オードＤ１の順方向電圧である。
【０００５】ダイオードＤ２は、接地端子１３から入出
力端子１２にかけて順方向に接続され、入出力端子１２
の電圧がＶＣＣ−ＶＳに低下しようとすると導通して電
流Ｉ２を流し、入出力端子１２の電圧がＶＣＣ−ＶＦ２
以下には低下しないようにクランプする。ＶＦ２はダイ
オードＤ２の順方向電圧である。
力端子１２にかけて順方向に接続され、入出力端子１２
の電圧がＶＣＣ−ＶＳに低下しようとすると導通して電
流Ｉ２を流し、入出力端子１２の電圧がＶＣＣ−ＶＦ２
以下には低下しないようにクランプする。ＶＦ２はダイ
オードＤ２の順方向電圧である。
【０００６】図７は図６の保護回路部分のレイアウトを
示す平面パターン図である。図中、２０は入出力端子１
２に接続されるパッド、２１は電源端子１１に接続され
る電源配線、２２はパッド２０を入出力端子１２に接続
する入出力配線、２３は接地端子１３に接続される接地
配線、３１はｐ+型アイソーレションで分離されたダイ
オードＤ１側のｎ-型素子領域、４１はｐ+型アイソレー
ションで分離されたダイオードＤ２側のｎ-型素子領域
である。
示す平面パターン図である。図中、２０は入出力端子１
２に接続されるパッド、２１は電源端子１１に接続され
る電源配線、２２はパッド２０を入出力端子１２に接続
する入出力配線、２３は接地端子１３に接続される接地
配線、３１はｐ+型アイソーレションで分離されたダイ
オードＤ１側のｎ-型素子領域、４１はｐ+型アイソレー
ションで分離されたダイオードＤ２側のｎ-型素子領域
である。
【０００７】素子領域３１には、電源配線２１と素子領
域３１とを接続するためのｎ+型領域３２と、ダイオー
ドＤ１を素子領域３１とのｐｎ接合で形成するためのｐ
+型領域３３とが不純物導入により形成されている。３
４は領域３２を電源配線２１に接続するためのコンタク
ト窓、３５は領域３３を入出力配線２２に接続するため
のコンタクト窓である。
域３１とを接続するためのｎ+型領域３２と、ダイオー
ドＤ１を素子領域３１とのｐｎ接合で形成するためのｐ
+型領域３３とが不純物導入により形成されている。３
４は領域３２を電源配線２１に接続するためのコンタク
ト窓、３５は領域３３を入出力配線２２に接続するため
のコンタクト窓である。
【０００８】素子領域４１には、入出力配線２２と素子
領域４１とを接続するためのｎ+型領域４２と、ダイオ
ードＤ２を素子領域４１とのｐｎ接合で形成するための
ｐ+型領域４３とが不純物導入により形成されている。
４４は領域４２を入出力配線２２に接続するためのコン
タクト窓である。なお、配線２１、２２、２３は全て同
じ層のＡｌ（アルミニウム）配線である。
領域４１とを接続するためのｎ+型領域４２と、ダイオ
ードＤ２を素子領域４１とのｐｎ接合で形成するための
ｐ+型領域４３とが不純物導入により形成されている。
４４は領域４２を入出力配線２２に接続するためのコン
タクト窓である。なお、配線２１、２２、２３は全て同
じ層のＡｌ（アルミニウム）配線である。
【０００９】
【発明が解決しようとする課題】図６に示す保護回路で
は、Ｉ／Ｏ端子１２がＨ入力であるのにサージ電圧の影
響でＶＣＣ−ＶＳに低下しても、これを補償するための
電流Ｉ３が電源端子１１から流れない。同様に、Ｉ／Ｏ
端子１２がＬ入力であるのにサージ電圧の影響でＧＮＤ
＋ＶＳに上昇しても、これを補償する電流Ｉ４が接地端
子１３に向けて流れない。これが本発明で解決しようと
する課題である。
は、Ｉ／Ｏ端子１２がＨ入力であるのにサージ電圧の影
響でＶＣＣ−ＶＳに低下しても、これを補償するための
電流Ｉ３が電源端子１１から流れない。同様に、Ｉ／Ｏ
端子１２がＬ入力であるのにサージ電圧の影響でＧＮＤ
＋ＶＳに上昇しても、これを補償する電流Ｉ４が接地端
子１３に向けて流れない。これが本発明で解決しようと
する課題である。
【００１０】本発明は、サージ電圧の影響によって入出
力端子のＨ入力の電圧が電源電圧より低下しても、ある
いはＬ入力の電圧が接地電位より上昇しても、これらを
一定の範囲内に修正して内部回路を保護できる静電保護
装置を提供することを目的としている。
力端子のＨ入力の電圧が電源電圧より低下しても、ある
いはＬ入力の電圧が接地電位より上昇しても、これらを
一定の範囲内に修正して内部回路を保護できる静電保護
装置を提供することを目的としている。
【００１１】
【課題を解決するための手段】本発明の上記目的は、電
源、接地及び入出力の各端子が接続される内部回路の前
記入出力端子に加わる電圧を、前記電源端子の電圧と前
記接地端子の電圧を基準としてクランプする静電保護装
置であって、前記入出力端子から前記電源端子にかけて
順方向に接続された第１のｐｎ接合ダイオードと、前記
接地端子から前記入出力端子にかけて順方向に接続され
た第２のｐｎ接合ダイオードと、前記電源端子と前記入
出力端子との間に接続された第１の電界効果トランジス
タと、前記入出力端子と前記接地端子との間に接続され
た第２の電界効果トランジスタとを備え、前記第１の電
界効果トランジスタのゲートは前記入出力端子に接続さ
れ、前記第２の電界効果トランジスタのゲートは前記接
地端子に接続されている静電保護装置で達成できる。
源、接地及び入出力の各端子が接続される内部回路の前
記入出力端子に加わる電圧を、前記電源端子の電圧と前
記接地端子の電圧を基準としてクランプする静電保護装
置であって、前記入出力端子から前記電源端子にかけて
順方向に接続された第１のｐｎ接合ダイオードと、前記
接地端子から前記入出力端子にかけて順方向に接続され
た第２のｐｎ接合ダイオードと、前記電源端子と前記入
出力端子との間に接続された第１の電界効果トランジス
タと、前記入出力端子と前記接地端子との間に接続され
た第２の電界効果トランジスタとを備え、前記第１の電
界効果トランジスタのゲートは前記入出力端子に接続さ
れ、前記第２の電界効果トランジスタのゲートは前記接
地端子に接続されている静電保護装置で達成できる。
【００１２】本発明の実施形態によれば、上記静電保護
装置は、一導電型の半導体層に反対導電型のアイソレー
ションで分離される複数の素子領域を形成し、前記第１
及び第２のｐｎ接合ダイオードは、各素子領域内の反対
導電型の第１の領域と前記一導電型の半導体層との接合
部に形成され、前記第１及び第２の電界効果トランジス
タは、前記第１の領域から離れた位置に形成された反対
導電型の第２の領域と前記第１の領域とを含んで形成さ
れる。
装置は、一導電型の半導体層に反対導電型のアイソレー
ションで分離される複数の素子領域を形成し、前記第１
及び第２のｐｎ接合ダイオードは、各素子領域内の反対
導電型の第１の領域と前記一導電型の半導体層との接合
部に形成され、前記第１及び第２の電界効果トランジス
タは、前記第１の領域から離れた位置に形成された反対
導電型の第２の領域と前記第１の領域とを含んで形成さ
れる。
【００１３】上記静電保護装置は、前記素子領域を前記
電源端子又は前記接地端子に接続する電源配線層又は接
地配線層と、これらの配線層を前記素子領域に接続する
ための一導電型の第３の領域とを備え、前記第２の領域
は、前記第１の領域と前記第３の領域との間に形成され
る。
電源端子又は前記接地端子に接続する電源配線層又は接
地配線層と、これらの配線層を前記素子領域に接続する
ための一導電型の第３の領域とを備え、前記第２の領域
は、前記第１の領域と前記第３の領域との間に形成され
る。
【００１４】本発明の異なる実施形態では、前記第３の
領域と前記第２の領域とが接触している。
領域と前記第２の領域とが接触している。
【００１５】
【発明の実施の形態】以下、図面に示した実施形態を参
照して、本発明を詳細に説明する。図１は本発明の一実
施形態を示す等価回路図である。この図は、電源、接地
及び入出力の各端子１１、１２、１３が接続される内部
回路１０の入出力端子１２に加わる電圧を、電源端子１
１の電圧と接地端子１３の電圧を基準としてクランプす
る静電保護装置を示している。
照して、本発明を詳細に説明する。図１は本発明の一実
施形態を示す等価回路図である。この図は、電源、接地
及び入出力の各端子１１、１２、１３が接続される内部
回路１０の入出力端子１２に加わる電圧を、電源端子１
１の電圧と接地端子１３の電圧を基準としてクランプす
る静電保護装置を示している。
【００１６】本発明の静電保護装置は、入出力端子１２
から電源端子１１にかけて順方向に接続された第１のｐ
ｎ接合ダイオードＤ１と、接地端子１３から入出力端子
１２にかけて順方向に接続された第２のｐｎ接合ダイオ
ードＤ２と、電源端子１１と入出力端子１２との間に接
続された第１の電界効果トランジスタ（ＦＥＴ）Ｑ１
と、入出力端子１２と接地端子１３との間に接続された
第２の電界効果トランジスタ（ＦＥＴ）Ｑ２とを備え、
第１の電界効果トランジスタＱ１のゲートは入出力端子
１２に接続され、第２の電界効果トランジスタＱ２のゲ
ートは接地端子１３に接続されている。
から電源端子１１にかけて順方向に接続された第１のｐ
ｎ接合ダイオードＤ１と、接地端子１３から入出力端子
１２にかけて順方向に接続された第２のｐｎ接合ダイオ
ードＤ２と、電源端子１１と入出力端子１２との間に接
続された第１の電界効果トランジスタ（ＦＥＴ）Ｑ１
と、入出力端子１２と接地端子１３との間に接続された
第２の電界効果トランジスタ（ＦＥＴ）Ｑ２とを備え、
第１の電界効果トランジスタＱ１のゲートは入出力端子
１２に接続され、第２の電界効果トランジスタＱ２のゲ
ートは接地端子１３に接続されている。
【００１７】第１のダイオードＤ１は、正のサージ電圧
（＋ＶＳ）の影響でＩ／Ｏ端子１２のＨ入力がＶＣＣ＋
ＶＳに上昇しようとしたとき、電流Ｉ１を流してこれを
ＶＣＣ＋ＶＦ１にクランプする。第２のダイオードＤ２
は、負のサージ電圧（−ＶＳ）の影響でＩ／Ｏ端子１２
のＬ入力がＧＮＤ−ＶＳに低下しようとしたとき、電流
Ｉ２を流してこれをＧＮＤ−ＶＦ２にクランプする。Ｖ
Ｆ１，ＶＦ２はｐｎ接合ダイオードＤ１，Ｄ２の順方向
電圧である。
（＋ＶＳ）の影響でＩ／Ｏ端子１２のＨ入力がＶＣＣ＋
ＶＳに上昇しようとしたとき、電流Ｉ１を流してこれを
ＶＣＣ＋ＶＦ１にクランプする。第２のダイオードＤ２
は、負のサージ電圧（−ＶＳ）の影響でＩ／Ｏ端子１２
のＬ入力がＧＮＤ−ＶＳに低下しようとしたとき、電流
Ｉ２を流してこれをＧＮＤ−ＶＦ２にクランプする。Ｖ
Ｆ１，ＶＦ２はｐｎ接合ダイオードＤ１，Ｄ２の順方向
電圧である。
【００１８】第１のＦＥＴ Ｑ１は、負のサージ電圧
（−ＶＳ）の影響でＩ／Ｏ端子１２のＨ入力がＶＣＣ−
ＶＳに低下しようとしたとき、電流Ｉ３を流してこれを
ＶＣＣ−ＶＴＨ１にクランプする。ＶＴＨ１は、ＦＥＴ
Ｑ１のスレッショルド電圧である。
（−ＶＳ）の影響でＩ／Ｏ端子１２のＨ入力がＶＣＣ−
ＶＳに低下しようとしたとき、電流Ｉ３を流してこれを
ＶＣＣ−ＶＴＨ１にクランプする。ＶＴＨ１は、ＦＥＴ
Ｑ１のスレッショルド電圧である。
【００１９】このクランプ動作は過渡的に説明される。
即ち、Ｉ／Ｏ端子１２のＨ入力が定常的にＶＣＣを保っ
ていると、これがＦＥＴ Ｑ１のゲート及びソース（Ｉ
／Ｏ端子側を仮にこう見る）の電位を規定する。この状
態ではゲート・ソース間に電位差がないため、Ｑ１はオ
フしている。この状態でＩ／Ｏ端子１２に負のサージ電
圧（−ＶＳ）が加わると、Ｑ１のソース電位は瞬時にＶ
ＣＣ−ＶＳに低下する。
即ち、Ｉ／Ｏ端子１２のＨ入力が定常的にＶＣＣを保っ
ていると、これがＦＥＴ Ｑ１のゲート及びソース（Ｉ
／Ｏ端子側を仮にこう見る）の電位を規定する。この状
態ではゲート・ソース間に電位差がないため、Ｑ１はオ
フしている。この状態でＩ／Ｏ端子１２に負のサージ電
圧（−ＶＳ）が加わると、Ｑ１のソース電位は瞬時にＶ
ＣＣ−ＶＳに低下する。
【００２０】しかし、Ｑ１のゲート酸化膜中の電荷放出
は遅れるため、そのゲート電位はＶＣＣから緩やかにＶ
ＣＣ−ＶＳに低下する。この過渡期間にＱ１のゲート電
位がソース電位よりＶＴＨ１以上高い状態が生じると、
即ちＶＳ＞ＶＴＨ１であるとＱ１はオンして電流Ｉ３を
流す。
は遅れるため、そのゲート電位はＶＣＣから緩やかにＶ
ＣＣ−ＶＳに低下する。この過渡期間にＱ１のゲート電
位がソース電位よりＶＴＨ１以上高い状態が生じると、
即ちＶＳ＞ＶＴＨ１であるとＱ１はオンして電流Ｉ３を
流す。
【００２１】第２のＦＥＴ Ｑ２は、正のサージ電圧
（＋ＶＳ）の影響でＩ／Ｏ端子１２のＬ入力がＧＮＤ＋
ＶＳに上昇しようとしたとき、電流Ｉ４を流してこれを
ＧＮＤ＋ＶＴＨ２にクランプする。ＶＴＨ２は、ＦＥＴ
Ｑ２のスレッショルド電圧である。このＦＥＴ Ｑ２
の動作も、ＦＥＴ Ｑ１の動作に準じて説明される。
（＋ＶＳ）の影響でＩ／Ｏ端子１２のＬ入力がＧＮＤ＋
ＶＳに上昇しようとしたとき、電流Ｉ４を流してこれを
ＧＮＤ＋ＶＴＨ２にクランプする。ＶＴＨ２は、ＦＥＴ
Ｑ２のスレッショルド電圧である。このＦＥＴ Ｑ２
の動作も、ＦＥＴ Ｑ１の動作に準じて説明される。
【００２２】図２は、図１に示した保護回路を構成する
半導体装置の断面図、図３はそのレイアウトを示す平面
パターン図である。図中、１はｐ型シリコン（Ｓｉ）半
導体基板、２はその表面にエピタキシャル成長されたｎ
-型半導体層、３はこの半導体層２を素子分離するため
のｐ＋型アイソレーション領域であり、基板１と半導体
層２との間にはｎ+型の埋め込み層４が形成されてい
る。
半導体装置の断面図、図３はそのレイアウトを示す平面
パターン図である。図中、１はｐ型シリコン（Ｓｉ）半
導体基板、２はその表面にエピタキシャル成長されたｎ
-型半導体層、３はこの半導体層２を素子分離するため
のｐ＋型アイソレーション領域であり、基板１と半導体
層２との間にはｎ+型の埋め込み層４が形成されてい
る。
【００２３】素子領域３１には第１のｐｎ接合ダイオー
ドＤ１と第１のＭＯＳＦＥＴ Ｑ１が形成される。即
ち、ｎ-型半導体層２の表面にはｐ+型の第１の領域３
３、ｐ+型の第２の領域３６、ｎ+型の第３の領域３２が
横方向に離れて形成されている。このうち、第１の領域
３３と半導体層２とのｐｎ接合が第１のダイオードＤ１
を形成する。この第１の領域３３はＩ／Ｏ配線２２とコ
ンタクトする。
ドＤ１と第１のＭＯＳＦＥＴ Ｑ１が形成される。即
ち、ｎ-型半導体層２の表面にはｐ+型の第１の領域３
３、ｐ+型の第２の領域３６、ｎ+型の第３の領域３２が
横方向に離れて形成されている。このうち、第１の領域
３３と半導体層２とのｐｎ接合が第１のダイオードＤ１
を形成する。この第１の領域３３はＩ／Ｏ配線２２とコ
ンタクトする。
【００２４】第１の領域３３と第２の領域３６は第１の
ＭＯＳＦＥＴ Ｑ１のソース及びドレイン領域として機
能する。第２の領域３６は電源配線２１にコンタクトす
る。第３の領域３２は半導体層２を電源配線２１へコン
タクトするものである。８１はＱ１のゲート酸化膜であ
り、ここにはＩ／Ｏ配線２２からの電圧が印加される。
３７は第２の領域３６のコンタクト窓である。
ＭＯＳＦＥＴ Ｑ１のソース及びドレイン領域として機
能する。第２の領域３６は電源配線２１にコンタクトす
る。第３の領域３２は半導体層２を電源配線２１へコン
タクトするものである。８１はＱ１のゲート酸化膜であ
り、ここにはＩ／Ｏ配線２２からの電圧が印加される。
３７は第２の領域３６のコンタクト窓である。
【００２５】素子領域４１には第２のｐｎ接合ダイオー
ドＤ２と第２のＭＯＳＦＥＴ Ｑ２が形成される。即
ち、ｎ-型半導体層２の表面にはｐ+型の第１の領域４
３、ｐ+型の第２の領域４６、ｎ+型の第３の領域４２が
横方向に離れて形成されている。このうち、第１の領域
４３と半導体層２とのｐｎ接合が第２のダイオードＤ２
を形成する。この第１の領域４３は接地配線２３とコン
タクトする。
ドＤ２と第２のＭＯＳＦＥＴ Ｑ２が形成される。即
ち、ｎ-型半導体層２の表面にはｐ+型の第１の領域４
３、ｐ+型の第２の領域４６、ｎ+型の第３の領域４２が
横方向に離れて形成されている。このうち、第１の領域
４３と半導体層２とのｐｎ接合が第２のダイオードＤ２
を形成する。この第１の領域４３は接地配線２３とコン
タクトする。
【００２６】第１の領域４３と第２の領域４６は第２の
ＭＯＳＦＥＴ Ｑ２のソース及びドレイン領域として機
能する。第２の領域４６はＩ／Ｏ配線２２にコンタクト
する。第３の領域４２は半導体層２をＩ／Ｏ配線２２へ
コンタクトするものである。８２はＱ２のゲート酸化膜
であり、ここには接地配線２３からの電圧が印加され
る。４７は第２の領域４６のコンタクト窓である。
ＭＯＳＦＥＴ Ｑ２のソース及びドレイン領域として機
能する。第２の領域４６はＩ／Ｏ配線２２にコンタクト
する。第３の領域４２は半導体層２をＩ／Ｏ配線２２へ
コンタクトするものである。８２はＱ２のゲート酸化膜
であり、ここには接地配線２３からの電圧が印加され
る。４７は第２の領域４６のコンタクト窓である。
【００２７】図４は、本発明の他の実施形態を示す半導
体装置の断面図、図５はそのレイアウトを示す平面パタ
ーン図である。本例の半導体装置は、図２及び図３を基
本として、第２の領域３６、４６と第３の領域３２、４
２を接触させ、素子領域３１、４１の面積を低減すると
共に、コンタクト窓９１、９２も共通化したものであ
る。かかる構成の静電保護装置も図１の等価回路と同様
の作用を果たす。
体装置の断面図、図５はそのレイアウトを示す平面パタ
ーン図である。本例の半導体装置は、図２及び図３を基
本として、第２の領域３６、４６と第３の領域３２、４
２を接触させ、素子領域３１、４１の面積を低減すると
共に、コンタクト窓９１、９２も共通化したものであ
る。かかる構成の静電保護装置も図１の等価回路と同様
の作用を果たす。
【００２８】
【発明の効果】以上述べたように本発明によれば、サー
ジ電圧の影響によって入出力端子のＨ入力の電圧が電源
電圧より低下しても、あるいはＬ入力の電圧が接地電位
より上昇しても、これらを一定の範囲内に修正して内部
回路を保護できる静電保護装置を提供することができ
る。
ジ電圧の影響によって入出力端子のＨ入力の電圧が電源
電圧より低下しても、あるいはＬ入力の電圧が接地電位
より上昇しても、これらを一定の範囲内に修正して内部
回路を保護できる静電保護装置を提供することができ
る。
【図１】本発明の一実施形態を示す等価回路図である。
【図２】図１の保護回路を構成する半導体装置の一例を
示す断面図である。
示す断面図である。
【図３】図２の半導体装置のレイアウトを示す平面パタ
ーン図である。
ーン図である。
【図４】図１の保護回路を構成する半導体装置の他の例
を示す断面図である。
を示す断面図である。
【図５】図４の半導体装置のレイアウトを示す平面パタ
ーン図である。
ーン図である。
【図６】従来の静電保護装置の等価回路図である。
【図７】図６の静電保護装置を構成する半導体装置のレ
イアウトを示す平面パターン図である。
イアウトを示す平面パターン図である。
１ 半導体基板 ２ 半導体層 ３ アイソレーション領域 １０ 内部回路 １１ 電源端子 １２ 入出力端子 １３ 接地端子 ２１ 電源配線 ２２ 入出力配線 ２３ 接地配線 ３１、４１ 素子領域 ３２、４２ 第３の領域 ３３、４３ 第１の領域 ３６、４６ 第２の領域 ８１、８２ ゲート酸化膜 Ｄ１ 第１のｐｎ接合ダイオード Ｄ２ 第２のｐｎ接合ダイオード Ｑ１ 第１の電界効果トランジスタ Ｑ２ 第２の電界効果トランジスタ
Claims (4)
- 【請求項１】 電源、接地及び入出力の各端子が接続さ
れる内部回路の前記入出力端子に加わる電圧を、前記電
源端子の電圧と前記接地端子の電圧を基準としてクラン
プする静電保護装置であって、 前記入出力端子から前記電源端子にかけて順方向に接続
された第１のｐｎ接合ダイオードと、 前記接地端子から前記入出力端子にかけて順方向に接続
された第２のｐｎ接合ダイオードと、 前記電源端子と前記入出力端子との間に接続された第１
の電界効果トランジスタと、 前記入出力端子と前記接地端子との間に接続された第２
の電界効果トランジスタとを備え、 前記第１の電界効果トランジスタのゲートは前記入出力
端子に接続され、前記第２の電界効果トランジスタのゲ
ートは前記接地端子に接続されていることを特徴とする
静電保護装置。 - 【請求項２】 一導電型の半導体層に反対導電型のアイ
ソレーションで分離される複数の素子領域を形成し、 前記第１及び第２のｐｎ接合ダイオードは、各素子領域
内の反対導電型の第１の領域と前記一導電型の半導体層
との接合部に形成され、 前記第１及び第２の電界効果トランジスタは、前記第１
の領域から離れた位置に形成された反対導電型の第２の
領域と前記第１の領域とを含んで形成されることを特徴
とする請求項１の静電保護装置。 - 【請求項３】 前記素子領域を前記電源端子又は前記接
地端子に接続する電源配線層又は接地配線層と、 これらの配線層を前記素子領域に接続するための一導電
型の第３の領域とを備え、 前記第２の領域は、前記第１の領域と前記第３の領域と
の間に形成されることを特徴とする請求項２の静電保護
装置。 - 【請求項４】 前記第３の領域と前記第２の領域とが接
触していることを特徴とする請求項３の静電保護装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9335071A JPH11150235A (ja) | 1997-11-19 | 1997-11-19 | 静電保護装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9335071A JPH11150235A (ja) | 1997-11-19 | 1997-11-19 | 静電保護装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11150235A true JPH11150235A (ja) | 1999-06-02 |
Family
ID=18284447
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9335071A Pending JPH11150235A (ja) | 1997-11-19 | 1997-11-19 | 静電保護装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11150235A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100764369B1 (ko) | 2006-08-17 | 2007-10-08 | 삼성전기주식회사 | Ｅｓｄ 보호회로 및 이를 구비하는 튜너 |
| US7414821B2 (en) | 2000-02-21 | 2008-08-19 | Renesas Technology Corp. | Semiconductor integrated circuit device |
| KR100857835B1 (ko) | 2006-06-29 | 2008-09-10 | 미쓰미덴기가부시기가이샤 | 반도체 장치 |
| JP2018092992A (ja) * | 2016-11-30 | 2018-06-14 | キヤノン株式会社 | 半導体装置、半導体システム、及び電子機器 |
-
1997
- 1997-11-19 JP JP9335071A patent/JPH11150235A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7414821B2 (en) | 2000-02-21 | 2008-08-19 | Renesas Technology Corp. | Semiconductor integrated circuit device |
| KR100857835B1 (ko) | 2006-06-29 | 2008-09-10 | 미쓰미덴기가부시기가이샤 | 반도체 장치 |
| KR100764369B1 (ko) | 2006-08-17 | 2007-10-08 | 삼성전기주식회사 | Ｅｓｄ 보호회로 및 이를 구비하는 튜너 |
| JP2018092992A (ja) * | 2016-11-30 | 2018-06-14 | キヤノン株式会社 | 半導体装置、半導体システム、及び電子機器 |
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