JPH02185069A - 高エネルギー阻止能力及び温度補償された阻止電圧を具備する半導体デバイス - Google Patents

高エネルギー阻止能力及び温度補償された阻止電圧を具備する半導体デバイス

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JPH02185069A
JPH02185069A JP1290953A JP29095389A JPH02185069A JP H02185069 A JPH02185069 A JP H02185069A JP 1290953 A JP1290953 A JP 1290953A JP 29095389 A JP29095389 A JP 29095389A JP H02185069 A JPH02185069 A JP H02185069A
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diode
voltage
semiconductor device
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power
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JP1290953A
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John P Phipps
ジョン・パーク・フィップス
Stephen P Robb
ステファン・ポール・ロブ
Judy L Sutor
ジュデイ・リン・ストール
Lewis E Terry
ルイス・ユージーン・テリー
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Motorola Inc
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、−船釣には半導体デバイスに関し、さらに具
体的には、モノリシックな温度補償された電圧基準（ｒ
ｅｆｅｒｅｎｃｅ）ダイオードとその半導体デバイスへ
の集積化の方法であって、温度補償された阻止電圧及び
高エネルギー阻止能力を達成するための方法としての高
エネルギー阻止能力及び温度補償された阻止電圧を具備
する半導体デバイスに関する。
〔従来の技術〕
過去においては、ポテンシャル的に高い破壊電圧や電流
から半導体デバイスを保護するためにいくつかの方法が
用いられてきている。このような状況は、電力用半導体
デバイスの適用においては、共通に遭遇する問題である
。例えば、パワーＭＯ３ＦＥＴのような電力用半導体デ
バイスは誘導性負荷（ｉｎｄｕｃｔｉｖｅ　１ｏａｄ）
をスイッチするためにしばしば用いられている。パワー
ＭＯ３ＦＥＴがスイッチオフされる場合、インダクタ内
に蓄積されたエネルギーはパワーＭＯ８ＦＥＴのドレイ
ン電圧を強制的に急激に供給電圧以上に上昇させようと
するであろう。もしも何ら制限する手段が用いられない
場合にはこの急激な電圧上昇はパワーＭＯ８ＦＥＴのド
レイン−ソース間アバランシェ電圧に到達するまで継続
するであろう。そしてインダクタ内に蓄積されたエネル
ギーはパワーＭＯ８ＦＥＴ内においてデバイスのアバラ
ンシェ期間中に消費されるであろう。このようなエネル
ギー消費はアバランシェストレスに誘起されたパワーＭ
Ｏ８ＦＥＴの破壊を結果的に引き起こすことがありうる
。
保護のためのより有利な方法は、インダクタ内ブ（誘導
性）エネルギーの内の一部分（少量部分）を、パワーＭ
Ｏ８ＦＥＴのアバランシェ電圧よりも約２〜３ｖ低いア
バランシェ電圧を有するドレイン−ゲートクランプダイ
オードの手段によってパワーＭＯ８ＦＥＴのゲートへ転
流させること（ｄｉｖｅｒｔｉｎｇ）から成り立ってい
る。この方法においては適当なゲート−ソース間短路（
ｔｅｒｍｉｎａｔｉｏｎ）抵抗を用いてもよい。上昇す
るドレイン電圧がドレイン−ゲートクランプダイオード
のアバランシェ電圧に到達する時、その結果としてのア
バランシェ電流はゲート−ソース短路抵抗の両端に電圧
を発生させ、その結果この電圧によってパワーＭＯ８Ｆ
ＥＴをターンオンさせ、パワーＭＯ３ＦＥＴのドレイン
は実効的にドレイン−ゲートダイオ−Ｆアバランシェ電
圧とゲート−ソース短路抵抗の両端に発生する電圧との
和の電圧にクランピングされる。この方法においては、
パワーＭ　ＯＳ　ＦＥＴはそれ自身をクランプするよう
に動作するため、誘導性エネルギーを、ストレスのほと
んどない導通モード（ｌｅｓｓ　５ｔｒｅｓｓｆｕｌ　
ｃｏｎｄｕｃｔｉｏｎ　ｍｏｄｅ）で消費することにな
る。ドレイン−ソース電圧を越える通常の動作において
ゲート−ソース電圧を可能化（イネーブル）にするため
には、ドレイン−ゲートクランプダイオードに関する、
バックツウパック（ｂａｃｋ−ｔｏ−ｂａｃｋ）の背中
合わせの接続構成において第２のブロッキング（阻止）
ダイオードを付加することが通常よく行われることであ
る。
このような外部クランプを用いる方法の欠点は、パワー
ＭＯ８ＦＥＴを保護するための追加の部品が用いられて
いるということであり、従って全体としてのシステムの
コストが増大するという点である。さらに加えて、いく
つかの適用例の物理的なレイアウトによると、パワーＭ
Ｏ８ＦＥＴへ充分近接した位置にクランプ回路を配置す
るということを予め排除（除外）して考える必要があり
うる。結果として引き起こされる寄生インダクタンスは
クランプ回路の応答時間を遅延させるようなインピーダ
ンス成分としての働きをする。従って、パワーＭＯ８Ｆ
ＥＴはクランプが実際に有効に働くようになるまでの間
、いくらかのアバランシェストレスに耐えることができ
る必要があるかもしれない。パワーＭＯ８ＦＥＴへの最
近接を達成し追加のシステム部品の数を増加させないよ
うなパワーＭＯ３ＦＥＴの保護の手段を提供することが
有利となろう。
制御することの難しい付加的な問題点の１つはデバイス
接合温度で半導体デバイスのドレイン−ソースアバラン
シェ電圧が変化するという点である。例えば、１００ｖ
クラスのパワーＭ　ＯＳ　Ｆ　ＥＴのドレイン−ソース
アバランシェ電圧の温度係数は１度セルシウス（ｄｅｇ
ｒｅｅ　Ｃｅ１ｓｉｕｓ）当り約９ｍＶである。さらに
加えて、ウェーハ製造変動によって、異なったウェーハ
製造ロットに対してアバランシェ電圧が数Ｖの広がりを
持つことが結果としであるかもしれない。数多くの適用
例においては、このような変動はあまり問題とはならな
いが、いくつかの応用例においては、温度に関する変動
の少ないより厳密な（ｔｉｇｈｔｅｒ）アバランシェ電
圧分布（範囲）を必要とすることもありうる。
今までの所、半導体デバイスをアバランシェストレスか
ら保護する改善された方法を提供し、また半導体デバイ
スの温度補償された阻止電圧を有する半導体デバイスを
提供することが有効であろうということはよく理解でき
るであろう。
〔発明が解決しようとする課題〕
従って、本発明の目的の１つは、半導体デバイスを保護
するために用いることができ、かつ半導体デバイスの温
度補償された阻止電圧（特性）を提供する、温度補償さ
れた高電圧モノリシック電圧基準ダイオードを具備し、
高エネルギー阻止能力及び温度補償された阻止電圧を具
備する半導体デバイスを提供することである。
本発明の別の目的の１つは、改善された保護手段と温度
補償された阻止電圧を具備する集積化半導体デバイスと
しての高エネルギー阻止能力及び温度補償された阻止電
圧を具備する半導体デバイスを提供することである。
さらに、本発明の目的の１つは、温度補償された阻止電
圧特性をも表わす自己保護機能付き集積化半導体デバイ
スとしての高エネルギー阻止能力及び温度補償された阻
止電圧を具備する半導体デバイスを提供することである
。
さらに付加的に本発明の目的の１つは、阻止電圧に対す
る一定の（ｄｅｆｉｎｅｄ）温度係数を具備する半導体
デバイスとしての高エネルギー阻止能力及び温度補償さ
れた阻止電圧を具備する半導体デバイスを提供すること
である。
〔課題を解決するための手段〕
本発明に従って、上記及び他の目的及び利点は、半導体
デバイスのドレインとゲートとの間に温度補償された高
電圧モノリシック電圧基準ダイオードを提供することに
よって達成することができる。
モノリシック温度補償ダイオードは複数の温度補償され
たダイオード対（ペア）から構成されている。ダイオー
ド対はポリシリコン内において、背中合わせにスタック
されて、形成されており、アバランシェダイオードの正
の温度係数はその順方向バイアスされたダイオードの組
（ｆｏｒｗａｒｄ　ｂｉａｓｅ−ｄ　ｃｏｍｐａｎｉｏ
ｎ）の負の温度係数によって補償されている。ダイオー
ドは外部からのドレイン−ゲートクランプ用としても用
いることができ、或いはより望ましくは、パワーＭＯ８
ＦＥＴ、バイポーラトランジスタ、絶縁ゲートバイポー
ラトランジスタ（ＩＧＢＴ）及びその信置様のトランジ
スタ等のようなデバイスへ容易に集積化して用いること
も可能である。
温度補償された高電圧モノリシックダイオードがパワー
ＭＯ３ＦＥＴにおけるドレイン−ゲートクランプとして
用いられる場合には、ダイオードはＭＯＳＦＥＴの阻止
電圧をダイオードの全アバランシェ電圧にクランプする
。誘導性負荷をスイッチングする場合に見出されるよう
な誘導性フライバックエネルギー（ｆｌｙ−ｂａｃｋ　
ｅｎｅｒｇｙ）はよりストレスの多い（ｓｔｒｅｓｓｆ
ｕｌ）アバランシェモードで消費されるというよりはむ
しろ、導通モードでパワーＭＯ８ＦＥＴによって消費さ
れている。さらに加えて、複数のダイオード対（ｐａｉ
ｒ）はパワーＭＯ８ＦＥＴの温度補償された阻止電圧を
提供している。ダイオード対（ｐａｉｒ）の数はパワー
ＭＯ８ＦＥＴのアバランシェ電圧とは独立な様々な阻止
電圧を達成するために変更してもよい。さらに加えて、
追加としての順バイアス或いは逆バイアスダイオードは
、望ましい温度係数を実現するためには複数のダイオー
ド対に対してつけ加えても或いは差引いてもよい。
〔実施例〕
第１図は本発明の実施例としての構造の拡大された断面
構造図である。第１に、半導体基板ｌＯが与えられてい
る。基板１０は望ましくはＮ型か或いはＰ型材料のいず
れかによるシリコンで形成されている。次に、絶縁層１
）．望ましくは５ｉ０２層が基板ｌＯ上に成長され或い
は堆積されている。次に、引き続いて、ポリシリコン層
１２が絶縁層ｌｌ上に堆積されている。その後、ポリシ
リコン層１２はＰ型ドーパントの総括的な（ブランケッ
ト）イオン注入及び拡散にさらされている。
この実施例において用いられたＰ型ドーパントは約５　
Ｘ　ｌ　Ｏ”ａｔｏｍｓ／ｃｎｒから１　ｘ　ｌ　Ｏ”
ａｔｏｍｓ／　ｃｉの範囲のドーズ量のボロンである。
他のＰ型ドーパントもまた適用可能である。次のステッ
プにおいては、ポリシリコン層１２はＮ型ドーパントと
ともに選択的にイオン注入されかつ拡散されている。こ
の実施例において用いられるＮ型ドーパントは約Ｉ　Ｘ
　１０　”ａｔｏｍｓ／ｃｆｌｒからｌ　Ｘ　１０　”
ａｔｏｍｓ／ｄのドーズ量の燐（Ｐｈｏｓｐｈｏｒｕｓ
）である。他のＮ型ドーパントもまた適用可能である。
ポリシリコン層１２はＮ型にドープされ、しかも選択的
にＰ型にドープ可能であるということに注意して下さい
。次に引き続いて、絶縁層１３はポリシリコン層１２上
に堆積され次にポリシリコン層１２へのコンタクト領域
を形成するために選択的にエツチングされている。次に
金属被覆層１４が堆積され、かつエツチングされてポリ
シリコン層１２の各々の端（ｅｎｄ＞への電気的なコン
タクトを与える。このようにして、複数の約６−８ｖの
低電圧ダイオードが直列に背中合わせ（ｂａｃｋ−ｔｏ
−ｂａｃｋ）にスタックされて望ましい高電圧を達成す
ることができる。
アバランシェ接合の正の温度係数が順方向バイアスされ
た接合の負の温度係数によって温度補償されたゼｏＴＣ
（温度係数、ｔｅｍｐｅｒａｔｕｒｅ　ｃｏｅｆｆｉｃ
ｉ−ｅｎｔ）ダイオードが与えられている。さらにまた
、追加の順方向バイアスされた或いは逆バイアスされた
ダイオードもまた望ましい温度係数を実現するために複
数のダイオード対に対してつけ加えられても、或いは差
引かれてもよい。電圧、抵抗及び温度係数はＰ型及びＮ
型ドーパントイオン注入によって調整可能である。Ｐ型
及びＮ型領域の幅は望ましくは、プロセス余裕（冗長性
）によって抵抗値を下げるのを維持することを許容する
だけ、できるだけ小さいことがよい。記載された構造は
非常に少ないプロセスステップしか必要としていないた
め、高電圧モノリシック温度補償電圧規準ダイオードは
非常に低コストにて作成可能である。
第１図において図示されるモノリシック温度補償ダイオ
ードは外部デバイスとして適用可能であるが、しかしな
がら、いくつかの応用例においては、そのダイオードを
半導体デバイスそのものに集積化することがよりもっと
有利であるかもしれない。ダイオードを半導体デバイス
へ集積化することはより有効な保護機能を与えるであろ
う。なぜならば、クランプ動作が、より低いインピーダ
ンスによってより高速に応答し、しかも従って半導体デ
バイスがストレスに耐えることを防止するであろうから
である。さらに加えて、付加的な部品を用いる必要はな
いことから、システムのコストはより低減化されるであ
ろう。
第２図は本発明の実施例の回路図を図示している。本発
明ではパワーＭＯ８ＦＥＴが用いられ集積化されていて
もよいように図示されているが、本発明は必ずしもこの
特定のデバイスに限定されているものではない。本発明
は、例えばバイポーラトランジスタ、絶縁ゲートバイポ
ーラトランジスタ（Ｉ　ＧＢＴｓ　）、サイリスタ及び
同様のデバイス等のような他の半導体デバイスにおいて
も用いられることが可能である。第２図のＭＯＳＦＥＴ
はゲート電極即ち制御電極２０．ソース電極２１及びド
レイン電極即ち電流導通（ｃｕｒｒｅｎｔ　ｃａｒｒｙ
ｊｎｇ）　　電極２２を具備している。バイポーラデバ
イスにおいてはゲートはベースに対応し、ソースはエミ
ッタに対応し、かつドレインはコレクタに対応するであ
ろう。抵抗２９はパワーＭＯ８ＦＥＴの″ターン・オン
”を助長する。ＭＯＳＦＥＴは誘導性負荷２４をスイッ
チングするように図示されており、電源電圧２５に取り
着けられている。
ドレイン−ゲートクランプ方式（ｓｃｈｅｍｅ）はゲー
ト２０とドレイン２２との間に直列の背中合わせのバッ
クツウバック（ｂａｃｋ−ｔｏ−ｂａｃｋ）ダイオード
を配置することによって与えられている。バックツウバ
ックダイオード２８は第１図において図示されるように
低電圧ダイオードの直列化からなり立っている。複数の
ダイオード２８の逆方向及び順方向電圧の和はＭＯＳＦ
ＥＴのアバランシェ電圧よりも低いクランピング電圧を
与えている。複数のダイオード２８はＭ　ＯＳ　Ｆ　Ｅ
　Ｔの阻止電圧をダイオードの全アバランシェ電圧（ｔ
ｏｔａｌ　ａｖａｌａｎ、ｃｈｅｖｏ−１ｔａｇｅ）に
クランプする。従って、パワーＭ　ＯＳ　ＦＥＴは、誘
導性負荷をスイッチングする際に見出されるようないか
なる誘導性フライバック（ｆ＋ｙ−ｂ−ａｃｋ　）エネ
ルギーをも、よりストレスの多い（ｓｔｒｅｓ−ｓｆｕ
ｌ）アバランシェモードにおけるよりもむしろ導通モー
ドにおいて多く消費している。さらに加えて、複数のダ
イオード２８の全電圧は半導体デバイスのアバランシェ
電圧と独立にアバランシェ電圧を与えるように選択する
ことも可能である。
さらに、複数のダイオードはパワーＭＯ８ＦＥＴの温度
補償された阻止電圧を提供している。例えば、１００ｖ
スペースＭＯ８ＦＥＴの阻止電圧は約９５Ｖと１０５Ｖ
の間、−４０℃と２００℃の温度の間に維持することが
可能である。この電圧範囲は温度及びプロセスによる変
動分を含んでいる。プロセス変動は基板抵抗、イオン注
入ドーズ量及び他のパラメータにおける変動分を含んで
いる。先行技術としてのＭＯＳＦＥＴは同じ温度範囲に
対して約９０Ｖと１２５ｖとの間のアバランシェ電圧を
表示している。
第３図乃至第７図は（第２図において図示されるように
）バックツウバック（ｂａｃｋ−ｔｏ−ｂａｃｋ）ダイ
オード２８をパワーＭＯ８ＦＥＴへ集積化する望ましい
方法を図示している。パワーＭＯ８ＦＥＴを製造するプ
ロセスは当業技術者にはよく知られているから、従って
プロセスについては手短かに論議されるだけであろう。
第３図は製造プロセスの初期の段階におけるパワーＭＯ
８ＦＥＴの拡大された断面構造図を図示している。しか
しながら、ＮチャンネルＭ　ＯＳ　Ｆ　Ｅ　Ｔの製造で
は複数のダイオードがまた容易にＰチャネルＭＯ８ＦＥ
Ｔに集積化可能であるということが記述されるであろう
。
第１に、Ｎ型シリコンの半導体基板６０が与えられてい
る。次に工業的に良（知られた標準的な技術を用いて５
ｉｆｔ層６１が成長されかつパターニングされる。次に
Ｐ型頭域６２が基板６０内に形成され、その後、別の５
ｉｆ２層６３が基板６０上に形成される。
第４図は選択的にエツチングされた酸化膜層６１及び６
３を具備する第３図の構造を図示している。ゲート酸化
膜６４はその後、基板６０上に形成される。ゲート酸化
膜層６４は酸化膜層６３上に形成するが、第４図におい
ては、ゲート酸化膜層６４は基板６０上に直接的にそれ
が成長される場所についてのみ図示されている。次に、
ゲートポリシリコン層６５がその後堆積されかつ選択的
にエツチングされる。ポリシリコンロ５がエツチングさ
れる前に、Ｐ型ドーパントがポリシリコン層６５ヘイオ
ン注入されてもよく、ポリシリコンロ５の抵抗率をさら
に低下させることができる。
第５図はゲート酸化膜層６４を介して基板６０内にイオ
ン注入されたＰ型チャネル領域６６を具備する第４図の
構造を図示している。この時に、ポリシリコン層６５は
、マスクされていないため、Ｐ型にもドープされる。次
に、酸化膜層６１及び６３内に、開口部６８が定義され
る。
第６図は、ポリシリコン層６５の一部分の交互に形成さ
れる領域（ａｌｔｅｒｎａｔｉｎｇ　ｒｅｇｉｏｎｓ）
をマスキングするフォトレジストマスク６９を具備する
第５図の構造を図示している。フォトレジスト層６９を
適用することに引き続いて、そのデバイス構造はＮ型ド
ーパントをイオン注入されて基板６０内に領域７０を形
成している。同時に、ポリシリコン層６５はＮ型にドー
プされてここではレジスト６９は存在していない。従っ
て、このようにして、ＰＮ接合を交互に形成する、バッ
クツウバック（ｂａｃｋ−ｔｏ−ｂａｃｋ）ダイオード
７１はポリシリコン層６５の一部分内に形成されている
。ポリシリコン抵抗（図示されていない）はまたポリシ
リコン層６５内に組み入れられていてもよいし、かつも
しも望まれるならば、ゲート２０とソース２１との間に
接合されていてもよい。
第７図はバックツウバックダイオード７Ｉか半導体デバ
イスのゲート電極７４及びドレイン電極７６へ接合され
うる可能性のある方法を図示している。
第１の酸化膜層７２は堆積されてかつ選択的にエツチン
グされて金属被覆層に対するコンタクト領域を与えてい
る。酸化膜層６３のいくつかの領域はまた酸化膜層７２
に沿ってエツチングされているということに注意して下
さい。金属被覆は第１に堆積されて、その後エツチング
されて分離された別々のコンタクト７３Ａ、７３Ｂ及び
７３Ｃを形成している。金属被覆層７３Ａはデバイスの
ソース領域へ電気的なコンタクトを取っている。
金属被覆層７３Ｂは電気的なコンタクトを半導体デバイ
スのゲート電極７４及びバックツウバックダイオード７
１の第１の接合へ与えている。金属被覆層７３Ｃは電気
的なコンタクトをバックツウパックダイオード７１の最
後の接合及びデバイスのドレイン電極７６へ与えている
。縦型パワーＭＯ８ＦＥＴにおいては、図示される通り
、ドレインは基板６０である。ドレイン電極７６への電
気的なコンタクトは基板６０ヘコンタクトを取ることな
しに、金属被覆層７３Ｃへ直接的に取ることが可能であ
る。デバイスのゲート電極７４とドレイン電極７６との
間の電気的なコンタクトを取るために用いられる他の方
法は当業技術者達には明らかであろう。パワーＭＯ８Ｆ
ＥＴのプロセスに従事する当業技術者達にとっては本発
明を実現するためにはわずか１枚の追加フォトレジスト
マスキング層だけが必要であるということは容易に理解
できるであろう。
高エネルギー（高圧、大電流）性能及び温度補償された
阻止電圧を具備する新規な改善された集積化半導体デバ
イスを製造するための方法が提供されたということが、
今や充分に理解できるであろう。
【図面の簡単な説明】
第１図は本発明の実施例の拡大された断面構造図を図示
しており、 第２図は本発明を具現化する半導体デバイスの回路図を
図示しており、 第３図乃至第７図は本発明を利用する１つの集積化半導
体デバイスの拡大された断面構造図を図示している。

Claims (1)

    【特許請求の範囲】
  1. （１）温度補償されたフライバック過電圧保護（機能）
    を具備するモノリシック集積化固体デバイスであって、
    その中に固体デバイスが形成される半導体基板であって
    、そこで固体デバイスは１つの制御電極を具備しかつ少
    なくとも１つの電流導通電極を具備している半導体基板
    と、半導体基板上のポリシリコン層内に形成され、バッ
    クツウバックに直列接続されたダイオードと、直列接続
    されたダイオードの一方の端を制御電極に接続しかつ直
    列ダイオードの他方の端を電流導通電極へ接続する電気
    的接続手段とから構成されることを特徴とするモノリシ
    ック集積化固体デバイスとしての高エネルギー阻止能力
    及び温度補償された阻止電圧を具備する半導体デバイス
    。
JP1290953A 1988-12-02 1989-11-08 高エネルギー阻止能力及び温度補償された阻止電圧を具備する半導体デバイス Pending JPH02185069A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US27898888A 1988-12-02 1988-12-02
US278,988 1988-12-02

Publications (1)

Publication Number Publication Date
JPH02185069A true JPH02185069A (ja) 1990-07-19

Family

ID=23067223

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