JPH11150237A - 半導体装置の製造方法及び半導体チップ - Google Patents

半導体装置の製造方法及び半導体チップ

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JPH11150237A
JPH11150237A JP10268073A JP26807398A JPH11150237A JP H11150237 A JPH11150237 A JP H11150237A JP 10268073 A JP10268073 A JP 10268073A JP 26807398 A JP26807398 A JP 26807398A JP H11150237 A JPH11150237 A JP H11150237A
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Frank Prein
プライン フランク
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Abstract

(57)【要約】 【課題】 けい化された接合部と注入された接合部とが
単一のプロセスシーケンスにおいて同じ半導体チップ上
に形成することができる半導体装置を提供する。 【解決手段】 半導体装置の製造方法は、半導体チップ
（１０）にメモリ範囲（２２）と論理範囲（２６）を設
けるステップを含む。メモリ範囲（２２）と論理範囲
（２５）は、それぞれここに形成されたゲート構造（５
０）を有する。論理範囲（２６）にけい化した接合部
（４４）を、かつメモリ範囲（２２）に注入された接合
部を順次形成するステップも含まれている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体チップに関
し、かつさらに特定すれば、同じ半導体チップ上にけい
化された接合部及び注入された接合部を製造する方法に
関する。
【０００２】
【従来の技術】埋め込まれたメモリチップは、ますます
高度な技術的部品にとってさらに重要になっている。埋
め込まれたダイナミックランダムアクセスメモリ（ＤＲ
ＡＭ）のような埋め込まれたメモリチップは、ここに
“埋め込まれた”メモリアレイを有する論理回路を含む
半導体チップを指している。埋め込まれたＤＲＡＭチッ
プは、データ伝送速度を改善し、かつチップに対する帯
域幅を増化する。埋め込まれたＤＲＡＭチップは、マル
チメディア及び通信に多くの用途を有する。
【０００３】埋め込まれたＤＲＡＭチップは望ましいも
のであるが、これらは、製造についてさらに比較的困難
である。一般に論理回路は、けい化された接合部を必要
とするが、一方メモリアレイは、注入された接合部を利
用する。これら２つのタイプの接合部は、２つの異なっ
たプロセスを利用して製造され、これらのプロセスは、
単一のプロセスシーケンスに合併するためにいくらか困
難である。例えばけい化された接合部を形成するために
必要なさらに高い反応温度は、注入された接合部の統合
に関して問題を生じる。さらにけい化プロセスと注入プ
ロセスは、プロセスシーケンスを不当に複雑化すること
なく、又はプロセス全体のために必要な熱サイクルの数
を不当に増化することなく、統合しなければならない。
イオン注入された接合部は、ドーパントイオンによりシ
リコン表面に衝撃を与えることによって形成される。イ
オン注入された接合部は、けい化された接合部が有する
ような低いシート抵抗を持たない。しかしながらイオン
注入された接合部は、制御された表面下の深さのドーパ
ント濃度を有する。
【０００４】けい化された接合部は、半導体接合部にわ
たるシート抵抗を減少するために形成される。耐熱金属
は、シリコンを含む層にわたって半導体チップの表面上
に堆積される。耐熱金属、例えばチタン又はコバルト
は、シリコンを含むその下にある層と反応してけい化物
を形成する。シリコン表面におけるけい化物の形成は、
金属シリコンインターフェースによって判定される。高
純度の金属の堆積と清潔な表面は、けい化反応のために
必要である。あらゆる残留物又は汚染は、不均一なけい
化物層を引起こす。
【０００５】
【発明が解決しようとする課題】それ故にけい化された
接合部と注入された接合部とが単一のプロセスシーケン
スにおいて同じ半導体チップ上に形成することができる
半導体装置に対する必要性が存在する。
【０００６】
【課題を解決するための手段】半導体装置の製造方法
は、半導体チップにメモリ範囲と論理範囲を設け、それ
ぞれここに形成されたゲート構造を有し、かつ論理範囲
にけい化した接合部を、かつメモリ範囲に注入された接
合部を順次形成するステップを含む。
【０００７】とくに半導体装置の１つの製造方法は、半
導体チップにメモリ範囲と論理範囲を設け、論理範囲か
ら第１の誘電体層を除去しかつメモリ範囲における第１
の誘電体層をパターニングするために第１の誘電体層を
エッチングし、ゲート構造を形成しかつ第２の誘電体層
の下のシリコンを含むゲート酸化物層を露出するために
メモリ範囲及び論理範囲両方において第１の誘電体層の
下に配置された第２の誘電体層をエッチングし、ゲート
構造に隣接するメモリ範囲にドーパントイオンを注入
し、メモリ範囲と論理範囲にスペーサ層を堆積し、論理
範囲からスペーサ層を除去し、メモリ範囲と論理範囲に
耐熱金属の層を堆積し、耐熱金属が、ゲート酸化物層の
露出した範囲に接触しており、ゲート酸化物層の露出し
た範囲を有する金属けい化物を形成するために耐熱金属
の層を焼きなましし、かつ耐熱金属層及びスペーサ層を
除去するステップを含む。
【０００８】本発明の実施例は、第１の誘電体層が窒化
けい素であり、かつ第２の誘電体層が多結晶シリコンで
あることを含んでいる。耐熱金属層は、チタン又はコバ
ルトであることができ、かつ金属窒化物は、利用された
金属をベースにした化合物である。論理範囲とメモリ範
囲を分離する遷移領域を導入することができ、かつ０．
３μｍ〜０．５μｍだけメモリ範囲から論理範囲を分離
することを除いて、論理範囲とメモリ範囲の間に遷移領
域を確保するステップを導入することができる。さらに
スペーサ層の一部は、注入の間にゲート構造を保護する
ために、ゲート構造の横に配置されたままにしてもよ
い。
【０００９】
【実施例】有利な実施例の次の説明において図面を引用
して種々の実施例を説明する。
【００１０】本発明は、集積回路（ＩＣ）及びその形成
に関する。とくに本発明は、けい化された及びイオン注
入された両方の接合部を含むＩＣに関する。このような
ＩＣは、例えば埋め込まれたＤＲＡＭ−論理、ＲＡＭ、
ＤＲＡＭ（ＤＲＡＭ）、同期ＤＲＡＭ（ＳＤＲＡＭ）又
はスタティックＲＡＭ（ＳＲＡＭ）のような組合せメモ
リ−論理回路を含む。ＩＣは、プログラミング可能な論
理アレイ（ＰＬＡ）又はアプリケーション固有のＩＣ
（ＡＳＩＣ）のような論理装置、又はどのような回路装
置であってもよい。
【００１１】典型的には多数のＩＣが、シリコンウエハ
のような半導体基板上に並列に製造される。処理の後
に、ウエハは、複数の個々のチップにＩＣを分離するた
めに裁断される。チップは、それから例えばコンピュー
タシステム、セルラフォン、パーソナルデジタルアシス
タント（ＰＤＡ）及びその他の電子製品のような消費者
製品において使用するために、最終製品にパッケージン
グされる。
【００１２】本発明の一実施例によれば、ＩＣは、埋め
込まれたＤＲＡＭ装置を含む。けい化された接合部は、
論理回路部品のために使用され、かつ注入された接合部
は、メモリアレイ部品のために使用される。本発明は、
単一のチップ上に両方のタイプの接合部を形成するため
に利用することができる単一のプロセスシーケンスにお
いて、けい化された及び注入された接合部を形成するこ
とを考慮している。
【００１３】同様な参照符号がいくつかの図を通して同
様又は同一の要素を特定する図面をとくに詳細に引用
し、かつまず図１によれば、半導体チップ１０は、シリ
コン基板１２から形成される。基板は、例えばシリコン
ウエハからなる。ガリウムひ素、ゲルマニウム、シリコ
ンオンインシュレータ（ＳＯＩ）又はその他の半導体材
料のようなその他の半導体基板も有用である。基板は、
例えば所望の電気的特性を達成するために、所定の導電
度のドーパントによって軽く又は重くドーピングされて
いてもよい。基板は、メモリセルにおいて使用されるト
レンチキャパシタのようなその一部に形成された装置の
特徴（図示せず）を含んでいてもよい。
【００１４】図示したように、ゲート酸化物層１４をシ
リコン基板１２上に形成する。多結晶シリコン１６の層
をゲート酸化物層１４上に形成し、かつ例えば窒化けい
素のような誘電体材料の層１８を多結晶シリコンの層１
６上に形成する。レジストマスク２０を、後続のプロセ
スステップにおけるエッチングからマスクされた領域を
保護するために、メモリアレイ範囲２２において所定の
パターンにして所望の位置に配置する。遷移範囲２４
は、論理範囲２６からメモリアレイ範囲２２を分離する
ために必要である。窒化けい素の層１８は、論理範囲２
６には必要なく、かつそれ故にレジストは適用されな
い。遷移領域２４は、メモリアレイ２２と論理範囲２６
との間の分離のために使われるので、窒化けい素層１８
は、望ましい場合、後続のステップにおけるプロセスの
ために維持される。それ故にレジストマスク２０は、遷
移領域２４に適用されている。遷移領域２４は、例えば
０．３μｍ〜０．５μｍの距離だけメモリアレイ２２か
ら論理範囲２６を分離している。
【００１５】レジストマスク２０を、トランジスタゲー
トを形成するためにメモリアレイ２２においてパターニ
ングする。窒化けい素の層１８を、例えばドライエッチ
ングのような当該技術分野における専門家にとって周知
のなんらかの適当な技術を利用して、レジストマスク２
０の存在しない表面の範囲において除去する。ドライエ
ッチングプロセスにおいて利用される正確な条件は、多
数の要因に依存している。一実施例において、ドライエ
ッチングステップは、ＣＦ４、ＣＨＦ３又はＡｒガスに
半導体チップの表面をさらすことを含む。このプロセス
は、レジストマスク２０の存在しない範囲において多結
晶シリコンの層１６を露出する。窒化けい素の層１８
は、このエッチングプロセスによって論理範囲２６から
も除去される。レジストマスク２０をエッチングの後に
除去する。
【００１６】図２によれば、遷移範囲２４は、今度は窒
化けい素キャップ３０を含み、このキャップは、論理範
囲２６からメモリアレイ２２を分離している。多結晶シ
リコン層１６の露出した範囲は、エッチングされるもの
である。レジストマスク２８を、多結晶シリコン層１６
を保護するために、論理範囲２６に取付ける。窒化けい
素層１８は、メモリアレイ２２における多結晶シリコン
層１６を保護するためにマスクとして作用する。当該技
術分野の専門家にとって周知のあらゆる適当な技術が、
窒化けい素層１８のないこれらの範囲においてメモリア
レイ２２における多結晶シリコン層１６を除去するため
に利用することができる。一実施例において、ドライエ
ッチングが利用される。前のエッチングステップによる
ように、エッチングの間に利用される正確なパラメータ
は、例えば層１６の厚さ及びマスク材料の性質のような
多数の要因に依存する。しかしながら典型的にはドライ
エッチングプロセスは、ＨＣｌガスを利用する。レジス
トマスク２８は、エッチングの後に除去する。ポリ層の
エッチングの後に、メモリアレイ２２に注入された接合
部を形成するために基板１２内にドーピングされた領域
を構成するため、イオン注入を行なう。注入は、窒化物
キャップ層１８及びレジスト２８が注入マスクとして使
われるので、自己整列されている。ドーパントは、例え
ばひ素、ほう素又はりんを含む。
【００１７】図３によれば、レジストマスク３２は、論
理範囲２６に所望のパターンで取付けられている。メモ
リアレイ２２は、論理範囲２６における層１６のマスク
されていない部分の除去の間に多結晶シリコン層１６の
それ以上のエッチングを防止するために、レジストマス
ク３４によって保護されている。再びドライエッチング
を使用して多結晶シリコン層１６のマスクされていない
部分を除去するために、当該技術分野の専門家にとって
周知のあらゆる適当な技術が利用できる。典型的にはエ
ッチング技術は、ＨＣｌガスの使用を含んでいる。多結
晶シリコン層１６を除去して、論理範囲２６におけるゲ
ート酸化物層１４を露出する。レジストマスク３２及び
レジストマスク３４をエッチングに続いて除去する。
【００１８】図４によれば、スペーサ層３６を半導体チ
ップ１０上に堆積する。メモリアレイ２２、遷移領域２
４及び論理範囲２６は、スペーサ層３６によって覆われ
る。スペーサ層３６は、例えば窒化けい素のようなあら
ゆる誘電体材料から作ることができる。スペーサ層３６
は、典型的には化学的蒸着（ＣＶＤ）又は低圧化学的蒸
着（ＬＰＣＶＤ）を利用して取付けられる。レジストマ
スク３８をメモリアレイ２２上に展開し、このレジスト
マスクは、スペーサ層３６が論理範囲２６から除去され
ることを準備する。
【００１９】図５によれば、スペーサ層３６を、アレイ
領域をマスクするためにレジストを使用して窒化けい素
エッチングのために前に使用されたプロセスのようなな
んらかの適当な技術を使用して、論理範囲２６からエッ
チング除去する。エッチングプロセスの副産物は、誘電
体層の横に形成されたスペーサ４２を残す。論理範囲２
６は、多結晶シリコン層１６の残りの部分の横に形成さ
れたスペーサを有し、かつ論理範囲２６に隣接する遷移
領域２４は、多結晶シリコン層１６及び窒化けい素層１
８両方の横に形成されたスペーサ４２を有する。耐熱金
属層４０をシリコンチップ１０の表面全体上に堆積す
る。耐熱金属層４０は、例えばチタン又はコバルトから
製造することができる。その他の耐熱金属も有用であ
る。
【００２０】耐熱金属層４０の堆積は、当該技術分野の
専門家の技術範囲に含まれる。したがって例えば、耐熱
金属層４０は、半導体チップ１０の表面上においてスパ
ッタリングし、又はエピタキシャル成長させることがで
きる。スペーサ層３６は、論理範囲２６においてエッチ
ング除去されているので、ゲート酸化物層１４は、領域
４４において露出している。耐熱金属層４０が堆積され
ると、これは、ゲート酸化物層１４に接触している。ゲ
ート酸化物層１４は、耐熱金属層４０と反応する二酸化
けい素のようなシリコン含有化合物からなる。
【００２１】半導体チップ１０に急速熱焼きなまし（Ｒ
ＴＡ）を行なう。このプロセスは、７５０〜９００℃に
半導体チップ１０を加熱することからなる。ヘリウム又
はアルゴンのような不活性ガスを、半導体チップ１０の
表面における表面反応を防止する助けにするために導入
する。ＲＴＡは、耐熱金属をゲート酸化物層１４と反応
させ、領域４４にけい化された接合部を形成する。けい
化された接合部４４は、例えばその中にけい化チタンを
有することができる。ＲＴＡの後に、耐熱金属層４０を
周知の技術を利用して除去する。耐熱金属層４０がコバ
ルト又はチタンである場合には、耐熱金属を溶解しかつ
除去するために、硝酸を利用するウエットエッチングプ
ロセスが利用できる。
【００２２】図６によれば、スペーサ層３６は、メモリ
アレイ２２から除去される。スペーサ層３６をエッチン
グする前に、レジストマスク４６を、後続のエッチング
プロセスからこの領域を保護するために、論理範囲２６
に展開する。ドライエッチングプロセスは、メモリアレ
イ２２からスペーサ層３６を除去するために図５の説明
において使用されたドライエッチングプロセスと同様に
使用することができる。けい化された接合部４４は、ゲ
ート酸化物層１４内に示されている。
【００２３】図７によれば、図６において説明したよう
なスペーサ層３６は、エッチング除去されているが、窒
化けい素層１８及び多結晶シリコン層１６の横に配置さ
れたスペーサ４８を残している。ゲート構造５０は、半
導体チップ１０上に残った高くなった誘電体部分を含ん
でいる。スペーサ４８は、後続の注入プロセスの間にこ
れらのゲート構造５０の保護を援助する。
【００２４】ここに記載したプロセスは、同じ半導体チ
ップ１０内に製造されたけい化された及び注入された両
方の接合部を含むメモリアレイ２２及び論理範囲２６を
半導体チップ１０に設ける。
【００２５】チップのそれ以上の処理を行なうことがで
きることも、考えることができる。このようなそれ以上
の処理は、例えば拡散範囲を形成するためにゲート構造
５０に隣接した領域にドーピングするためのイオン注入
を含んでいる。イオン注入プロセスは、ゲート構造５０
の間の接合範囲におけるドーピングを増化するために行
なわれる。ｐ−ドーピングすべき範囲は、ｎ−ドーピン
グの間にマスクされ、かつｎ−ドーピング範囲は、ｐ−
ドーピングの間にマスクされている。障壁の堆積は、続
いて堆積される接点金属のために拡散障壁として使われ
るために、拡散範囲に完成される。障壁堆積も、接点へ
の拡散範囲を通した導体経路を提供する。それから不活
性化層（図示せず）が、半導体チップ１０の表面上に堆
積することができる。不活性化層は、なるべくほうホス
ホけい酸ガラス（ｂｏｒｏｐｈｏｓｐｈｏｓｉｌｉｃａ
ｔｅ ｇｌａｓｓ；ＢＰＳＧ）から形成される。接点開
口（図示せず）は、実質的にこの活性化層内に形成する
ことができる。
【００２６】単一のプロセスシーケンスにおいて注入さ
れた及びけい化された接合部を有する半導体チップのた
めの新規なものの実施例（これらは例示であって、限定
しようとするものではない）を説明したが、前記の教え
によれば、当該技術分野の専門家によって変更及び変形
を行なうことができることに注意する。それ故に添付特
許請求の範囲によって定義されたような本発明の権利範
囲内にある開示された発明の特定の実施例において変更
を行なうことができることは明らかである。したがって
特許法によって要求される詳細と特異性によって本発明
を説明したが、請求されかつ特許により保護されること
が望まれるものは、添付特許請求の範囲に述べられてい
る。
【図面の簡単な説明】
【図１】第１の誘電体層上に形成されたレジストマスク
を有する半導体チップの横断面図である。
【図２】第１の誘電体層をエッチングした後及び論理範
囲上にレジストマスクを展開した後の半導体チップの横
断面図である。
【図３】第２の誘電体層をエッチングした後及び論理範
囲とメモリ範囲上にレジストマスクを展開した後の半導
体チップの横断面図である。
【図４】第１の誘電体層をエッチングした後及び論理範
囲上にレジストマスクを展開した後の半導体チップの横
断面図である。
【図５】耐熱金属層を堆積した後及び論理範囲からスペ
ーサ層を除去した後の半導体チップの横断面図である。
【図６】金属窒化物を形成した後の半導体チップの横断
面図である。
【図７】その後のプロセスのために準備されかつ単一の
半導体チップ上にけい化された及び注入された両方の接
合部を有する半導体チップの横断面図である。
【符号の説明】
１０ 半導体チップ、 １２ シリコン基板、 １４
ゲート酸化物層、 １６ 多結晶シリコン層、 １８
誘電体材料層、 ２０ レジストマスク、 ２２ メモ
リアレイ範囲、 ２４ 遷移領域、 ２６ 論理範囲、
２８ レジストマスク、 ４４ けい化した接合部、
５０ ゲート構造

Claims (25)

    【特許請求の範囲】
  1. 【請求項１】 半導体チップにメモリ範囲と論理範囲を
    設け；メモリ範囲と論理範囲が、それぞれここに形成さ
    れたゲート構造を有し；かつ論理範囲にけい化した接合
    部を、かつメモリ範囲に注入された接合部を順次形成す
    るステップを含むことを特徴とする、半導体装置の製造
    方法。
  2. 【請求項２】 論理範囲におけるけい化された接合部及
    びメモリ範囲における注入された接合部を順次形成する
    ステップが：ゲート構造に隣接するメモリ範囲にドーパ
    ントイオンを注入し；メモリ範囲と論理範囲にスペーサ
    層を堆積し；論理範囲からスペーサ層を除去し；メモリ
    範囲と論理範囲に耐熱金属の層を堆積し、耐熱金属が、
    ゲート構造の下に配置されたゲート酸化物層に接触して
    おり；ゲート酸化物層の露出した範囲を有する金属けい
    化物を形成するために耐熱金属の層を焼きなましするこ
    とを含む、請求項１に記載の方法。
  3. 【請求項３】 請求項１に記載された方法によって製造
    される、半導体チップ。
  4. 【請求項４】 論理範囲とメモリ範囲との間に遷移領域
    を維持するステップを含む、請求項１に記載の方法。
  5. 【請求項５】 メモリ範囲と論理範囲にゲート構造を有
    する半導体チップを設けるステップが：論理範囲から第
    １の誘電体層を除去しかつメモリ範囲における第１の誘
    電体層をパターニングするために、第１の誘電体層をエ
    ッチングし；ゲート構造を形成しかつ第２の誘電体層の
    下のシリコンを含むゲート酸化物層を露出するために、
    メモリ範囲及び論理範囲両方において第１の誘電体層の
    下に配置された第２の誘電体層をエッチングすることを
    含む、請求項１に記載の方法。
  6. 【請求項６】 半導体チップにメモリ範囲と論理範囲を
    設け；論理範囲から第１の誘電体層を除去しかつメモリ
    範囲における第１の誘電体層をパターニングするため
    に、第１の誘電体層をエッチングし；ゲート構造を形成
    しかつ第２の誘電体層の下のシリコンを含むゲート酸化
    物層を露出するために、メモリ範囲及び論理範囲両方に
    おいて第１の誘電体層の下に配置された第２の誘電体層
    をエッチングし；ゲート構造に隣接するメモリ範囲にド
    ーパントイオンを注入し；メモリ範囲と論理範囲にスペ
    ーサ層を堆積し；論理範囲からスペーサ層を除去し；メ
    モリ範囲と論理範囲に耐熱金属の層を堆積し、耐熱金属
    が、ゲート酸化物層の露出した範囲に接触しており；ゲ
    ート酸化物層の露出した範囲を有する金属けい化物を形
    成するために耐熱金属の層を焼きなましし；かつ耐熱金
    属層及びスペーサ層を除去するステップを含むことを特
    徴とする、半導体装置の製造方法。
  7. 【請求項７】 論理範囲から第１の誘電体層を除去しか
    つメモリ範囲をパターニングするために第１の誘電体層
    をエッチングするステップが、論理範囲から窒化けい素
    を除去しかつメモリ範囲をパターニングするために、窒
    化けい素の層をエッチングすることを含む、請求項６に
    記載の方法。
  8. 【請求項８】 ゲート構造を形成しかつ第２の誘電体層
    の下のシリコンを含むゲート酸化物層を露出するために
    メモリ範囲及び論理範囲両方において第１の誘電体層の
    下に配置された第２の誘電体層をエッチングするステッ
    プが、ゲート構造を形成しかつ多結晶シリコン層の下の
    シリコンを含むゲート酸化物層を露出するためにメモリ
    範囲及び論理範囲両方において第１の誘電体層の下に配
    置された多結晶シリコンの層をエッチングすることを含
    む、請求項６に記載の方法。
  9. 【請求項９】 耐熱金属の層がチタンであり、かつ金属
    けい化物がけい化チタンである、請求項６に記載の方
    法。
  10. 【請求項１０】 耐熱金属の層がコバルトであり、かつ
    金属けい化物がけい化コバルトである、請求項６に記載
    の方法。
  11. 【請求項１１】 耐熱金属の層の焼きなましが、急速熱
    焼きなましによって行なわれる、請求項６記載の方法。
  12. 【請求項１２】 請求項６に記載された方法によって製
    造される、半導体チップ。
  13. 【請求項１３】 論理範囲とメモリ範囲との間に遷移領
    域を維持するステップを含む、請求項６に記載の方法。
  14. 【請求項１４】 遷移領域が、０．３〜０．５μｍだけ
    メモリ範囲から論理範囲を分離する、請求項１３に記載
    の方法。
  15. 【請求項１５】 スペーサ層の一部が、ゲート構造の横
    に配置されたままである、請求項６に記載の方法。
  16. 【請求項１６】 半導体チップにメモリ範囲と論理範囲
    を設け；論理範囲から窒化けい素を除去しかつメモリ範
    囲における窒化けい素をパターニングするために、窒化
    けい素の層をエッチングし；ゲート構造を形成しかつ多
    結晶シリコン層の下のゲート酸化物層を露出するため
    に、メモリ範囲及び論理範囲両方において窒化けい素の
    層の下に配置された多結晶シリコンの層をエッチング
    し；ゲート構造に隣接するメモリ範囲にドーパントイオ
    ンを注入し；メモリ範囲と論理範囲に窒化けい素スペー
    サ層を堆積し；論理範囲からスペーサ層を除去し；メモ
    リ範囲と論理範囲にチタンの層を堆積し、チタンが、ゲ
    ート酸化物層の露出した範囲に接触しており；ゲート酸
    化物層の露出した範囲を有するけい化チタンを形成する
    ためにチタン層を焼きなましし；かつチタン層及びスペ
    ーサ層を除去するステップを含むことを特徴とする、半
    導体装置の製造方法。
  17. 【請求項１７】 請求項１６に記載された方法によって
    製造された、半導体チップ。
  18. 【請求項１８】 論理範囲とメモリ範囲との間に遷移領
    域を維持するステップを含む、請求項１６に記載の方
    法。
  19. 【請求項１９】 遷移領域が、０．３〜０．５μｍだけ
    メモリ範囲から論理範囲を分離する、請求項１８に記載
    の方法。
  20. 【請求項２０】 スペーサ層の一部が、ゲート構造の横
    に配置されたままである、請求項１６に記載の方法。
  21. 【請求項２１】 半導体チップにメモリ範囲、論理範囲
    及び論理範囲とメモリ範囲の間に配置された遷移領域を
    設け；論理範囲から窒化けい素を除去しかつメモリ範囲
    における窒化けい素をパターニングするために、窒化け
    い素の層をエッチングし；ゲート構造を形成しかつ多結
    晶シリコン層の下のゲート酸化物層を露出するために、
    メモリ範囲及び論理範囲両方において窒化けい素の層の
    下に配置された多結晶シリコンの層をエッチングし；ゲ
    ート構造に隣接するメモリ範囲にドーパントイオンを注
    入し；メモリ範囲と論理範囲に窒化けい素スペーサ層を
    堆積し；論理範囲からスペーサ層を除去し；メモリ範囲
    と論理範囲にチタンの層を堆積し、チタンが、ゲート酸
    化物層の露出した範囲に接触しており；ゲート酸化物層
    の露出した範囲を有するけい化チタンを形成するために
    チタン層を焼きなましし；かつチタン層及びスペーサ層
    を除去するステップを含むことを特徴とする、半導体装
    置の製造方法。
  22. 【請求項２２】 請求項２１に記載された方法によって
    製造された、半導体チップ。
  23. 【請求項２３】 論理範囲とメモリ範囲との間に遷移領
    域を維持するステップを含む、請求項２１に記載の方
    法。
  24. 【請求項２４】 遷移領域が、０．３〜０．５μｍだけ
    メモリ範囲から論理範囲を分離する、請求項２３に記載
    の方法。
  25. 【請求項２５】 スペーサ層の一部が、ゲート構造の横
    に配置されたままである、請求項２１に記載の方法。
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