JPH05190809A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH05190809A JPH05190809A JP4004922A JP492292A JPH05190809A JP H05190809 A JPH05190809 A JP H05190809A JP 4004922 A JP4004922 A JP 4004922A JP 492292 A JP492292 A JP 492292A JP H05190809 A JPH05190809 A JP H05190809A
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Abstract
(57)【要約】
【目的】 フォトマスクの加工寸法誤差や位置ずれなど
の影響を抑え、高集積化を可能にする。 【構成】 ＳｉＯ2 膜２１０上に窒化膜２２０を成膜す
る（図１（ｃ）参照）。窒化膜２２０を異方性プラズマ
エッチングでＳｉＯ2 膜２１０の側壁部が残るように除
去する（図１（ｄ）参照）。ＳｉＯ2 膜２１０の側壁部
に残った窒化膜はスペーサ２２０ａとなる。つぎに、Ｓ
ｉＯ2 膜２３０を成膜する（図２（ｅ）参照）。このと
き、スペーサ２２０ａがＳｉＯ2 形成のマスクとして働
き、スペーサ２２０ａがない部分にＳｉＯ2 膜２３０が
形成される。スペーサ２２０ａをエッチングで除去する
（図２（ｆ）参照）。そして、ＳｉＯ2 が厚くなってい
る部分をエッチングマスクとしてポリシリコン膜１１０
までエッチングし、スタックゲートを形成する（図２
（ｇ）参照）。
の影響を抑え、高集積化を可能にする。 【構成】 ＳｉＯ2 膜２１０上に窒化膜２２０を成膜す
る（図１（ｃ）参照）。窒化膜２２０を異方性プラズマ
エッチングでＳｉＯ2 膜２１０の側壁部が残るように除
去する（図１（ｄ）参照）。ＳｉＯ2 膜２１０の側壁部
に残った窒化膜はスペーサ２２０ａとなる。つぎに、Ｓ
ｉＯ2 膜２３０を成膜する（図２（ｅ）参照）。このと
き、スペーサ２２０ａがＳｉＯ2 形成のマスクとして働
き、スペーサ２２０ａがない部分にＳｉＯ2 膜２３０が
形成される。スペーサ２２０ａをエッチングで除去する
（図２（ｆ）参照）。そして、ＳｉＯ2 が厚くなってい
る部分をエッチングマスクとしてポリシリコン膜１１０
までエッチングし、スタックゲートを形成する（図２
（ｇ）参照）。
Description
【０００１】
【産業上の利用分野】本発明は、ＮＡＮＤ型メモリセル
を有する半導体装置（半導体メモリ及びこれを含んだＩ
Ｃ）の製造方法に関する。
を有する半導体装置（半導体メモリ及びこれを含んだＩ
Ｃ）の製造方法に関する。
【０００２】
【従来の技術】ＥＰＲＯＭの集積度を上げる構造として
ＮＡＮＤ型メモリセルが知られている。ＮＡＮＤ型メモ
リセルは、２層のゲート（フローティングゲート，コン
トロールゲート）を所定の間隔で並べたスタックゲート
のパターニングが行われ、等価的にメモリセルをカスケ
ード接続した回路であらわされる。より集積度の高いＮ
ＡＮＤ型メモリセルの製造方法が「ＩＥＤＭ ９０−１
０３」に記載されている。「ＩＥＤＭ ９０−１０３」
記載の製造方法を簡単に説明するとつぎのようになる。
ＮＡＮＤ型メモリセルが知られている。ＮＡＮＤ型メモ
リセルは、２層のゲート（フローティングゲート，コン
トロールゲート）を所定の間隔で並べたスタックゲート
のパターニングが行われ、等価的にメモリセルをカスケ
ード接続した回路であらわされる。より集積度の高いＮ
ＡＮＤ型メモリセルの製造方法が「ＩＥＤＭ ９０−１
０３」に記載されている。「ＩＥＤＭ ９０−１０３」
記載の製造方法を簡単に説明するとつぎのようになる。
【０００３】フローティングゲート，コントロールゲー
トとなる２層のポリシリコン層を半導体基板上に設け
る。つぎに、窒化膜を一定の間隔で設け、窒化膜の間に
レジストをパターニングする（図３（ａ）参照）。窒化
膜及びレジストをマスクとしてエッチングし、スタック
ゲートを形成する（図３（ｂ）参照）。窒化膜及びレジ
ストの幅は０．６μｍ、窒化膜とレジストの間隔は０．
３μｍとなっている。
トとなる２層のポリシリコン層を半導体基板上に設け
る。つぎに、窒化膜を一定の間隔で設け、窒化膜の間に
レジストをパターニングする（図３（ａ）参照）。窒化
膜及びレジストをマスクとしてエッチングし、スタック
ゲートを形成する（図３（ｂ）参照）。窒化膜及びレジ
ストの幅は０．６μｍ、窒化膜とレジストの間隔は０．
３μｍとなっている。
【０００４】
【発明が解決しようとする課題】前述の半導体装置の製
造方法では、窒化膜及びレジストをパターニングする
際、それぞれ別のフォトマスクを用いてなされる。これ
らのフォトマスクの加工寸法誤差や位置ずれなどのため
に、窒化膜及びレジストのパターンに誤差を生じ、所定
の寸法，間隔でスタックゲートの加工ができない恐れが
ある。さらに、前述の誤差のためにゲート間隔の微少化
に限界がある。そのため、高集積化に限界を生じてい
る。
造方法では、窒化膜及びレジストをパターニングする
際、それぞれ別のフォトマスクを用いてなされる。これ
らのフォトマスクの加工寸法誤差や位置ずれなどのため
に、窒化膜及びレジストのパターンに誤差を生じ、所定
の寸法，間隔でスタックゲートの加工ができない恐れが
ある。さらに、前述の誤差のためにゲート間隔の微少化
に限界がある。そのため、高集積化に限界を生じてい
る。
【０００５】本発明は、前述の問題点に鑑み、フォトマ
スクの加工寸法誤差や位置ずれなどの影響を受けず、よ
り高集積化が可能な半導体装置の製造方法を提案する。
スクの加工寸法誤差や位置ずれなどの影響を受けず、よ
り高集積化が可能な半導体装置の製造方法を提案する。
【０００６】
【課題を解決するための手段】上記課題を解決するため
に、本発明の半導体装置の製造方法は、スタックゲート
を備えたＮＡＮＤ型メモリセルを有する半導体装置の製
造方法であって、スタックゲート用の導体層（例えば、
ポリシリコン）を有する半導体基板上に、第１の絶縁膜
（例えば、ＳｉＯ2 ）を成膜し、この第１の絶縁膜の所
定の部分を厚くしてパターニングを施す第１の工程と、
第２の絶縁膜（例えば、窒化膜）を成膜し、第１の工程
で形成された第１の絶縁膜のパターンの側面近傍のスペ
ーサとなる部分を残して除去する第２の工程と、スペー
サをマスクとしてエッチングマスクとなる第３の絶縁膜
（例えば、ＳｉＯ2 ）を形成する第３の工程と、スペー
サを除去し、スペーサがあった部分を導体層の下までエ
ッチングしてスタックゲートを形成する第４の工程とを
有することを特徴とする。
に、本発明の半導体装置の製造方法は、スタックゲート
を備えたＮＡＮＤ型メモリセルを有する半導体装置の製
造方法であって、スタックゲート用の導体層（例えば、
ポリシリコン）を有する半導体基板上に、第１の絶縁膜
（例えば、ＳｉＯ2 ）を成膜し、この第１の絶縁膜の所
定の部分を厚くしてパターニングを施す第１の工程と、
第２の絶縁膜（例えば、窒化膜）を成膜し、第１の工程
で形成された第１の絶縁膜のパターンの側面近傍のスペ
ーサとなる部分を残して除去する第２の工程と、スペー
サをマスクとしてエッチングマスクとなる第３の絶縁膜
（例えば、ＳｉＯ2 ）を形成する第３の工程と、スペー
サを除去し、スペーサがあった部分を導体層の下までエ
ッチングしてスタックゲートを形成する第４の工程とを
有することを特徴とする。
【０００７】
【作用】本発明の半導体装置の製造方法では、第１の工
程で第１の絶縁膜にパターニングを施し、第２の工程で
このパターンの側面近傍にスペーサを形成する。第３の
工程でスペーサをマスクとしてエッチングマスク（第３
の絶縁膜）を形成している。このとき、エッチングマス
クはスペーサに対し自己整合的に形成される。そして、
第４の工程でスペーサの部分が導体層の下までエッチン
グされてスタックゲートが形成される。エッチングされ
る部分はスペーサの幅とほぼ同じであり、これがスタッ
クゲートの間隔になっている。
程で第１の絶縁膜にパターニングを施し、第２の工程で
このパターンの側面近傍にスペーサを形成する。第３の
工程でスペーサをマスクとしてエッチングマスク（第３
の絶縁膜）を形成している。このとき、エッチングマス
クはスペーサに対し自己整合的に形成される。そして、
第４の工程でスペーサの部分が導体層の下までエッチン
グされてスタックゲートが形成される。エッチングされ
る部分はスペーサの幅とほぼ同じであり、これがスタッ
クゲートの間隔になっている。
【０００８】
【実施例】本発明の実施例を図面を参照して説明する。
前述の従来例と同一または同等のものについてはその説
明を簡略化し若しくは省略するものとする。
前述の従来例と同一または同等のものについてはその説
明を簡略化し若しくは省略するものとする。
【０００９】図１，図２には、本発明の一実施例の工程
のうち特徴的な部分が示されている。この工程は気相を
用いて行われおり、この工程を順を追って説明する。ま
ず、半導体基板１０１上に２０〜１５０オングストロー
ム程度の薄いＳｉＯ2 膜１０３と５０〜３００オングス
トローム程度のＳｉＯ2 膜又はＯＮＯ複合膜１０５とを
介して０．２〜０．５μｍのポリシリコン膜１１０，１
２０を形成する（図１（ａ）参照）。つぎに、ポリシリ
コン膜１２０上に０．１〜０．７μｍ程度のＳｉＯ2 膜
２１０を成長させ、エッチングして所定の形状にする。
これがのちのスタックゲートパターニングの第１のエッ
チングマスクになる。ＳｉＯ2 膜２１０のエッチングの
際、ポリシリコン膜１２０上にＳｉＯ2 を２０〜２００
オングストローム程度残しておく。これは、のちで行う
窒化膜のエッチングのストッパにするためである（図１
（ｂ）参照）。
のうち特徴的な部分が示されている。この工程は気相を
用いて行われおり、この工程を順を追って説明する。ま
ず、半導体基板１０１上に２０〜１５０オングストロー
ム程度の薄いＳｉＯ2 膜１０３と５０〜３００オングス
トローム程度のＳｉＯ2 膜又はＯＮＯ複合膜１０５とを
介して０．２〜０．５μｍのポリシリコン膜１１０，１
２０を形成する（図１（ａ）参照）。つぎに、ポリシリ
コン膜１２０上に０．１〜０．７μｍ程度のＳｉＯ2 膜
２１０を成長させ、エッチングして所定の形状にする。
これがのちのスタックゲートパターニングの第１のエッ
チングマスクになる。ＳｉＯ2 膜２１０のエッチングの
際、ポリシリコン膜１２０上にＳｉＯ2 を２０〜２００
オングストローム程度残しておく。これは、のちで行う
窒化膜のエッチングのストッパにするためである（図１
（ｂ）参照）。
【００１０】ＳｉＯ2 膜２１０上に窒化膜２２０を成膜
する（図１（ｃ）参照）。窒化膜２２０に対して垂直方
向から異方性プラズマエッチングを行い、ＳｉＯ2 膜２
１０の側壁部に窒化膜２２０によるスペーサ２２０ａを
残す（図１（ｄ）参照）。ＳｉＯ2 膜２１０の側壁部に
残った窒化膜はスペーサ２２０ａとなる。つぎに、０．
１〜０．７μｍ程度のＳｉＯ2 膜２３０をＣＶＤまたは
熱酸化で成膜する（図２（ｅ）参照）。このとき、スペ
ーサ２２０ａがＳｉＯ2 形成のマスクとして働き、スペ
ーサ２２０ａがない部分にＳｉＯ2 膜２３０が形成され
る。これがスタックゲートパターニングの第２のエッチ
ングマスクになっている。スペーサ２２０ａをエッチン
グで除去する（図２（ｆ）参照）。そして、ＳｉＯ2 膜
２１０，２２０によってＳｉＯ2 が厚くなっている部分
をエッチングマスクとしてポリシリコン膜１１０までエ
ッチングし、スタックゲートを形成する（図２（ｇ）参
照）。この後、ドレイン領域を形成してメモリセルを完
成する。
する（図１（ｃ）参照）。窒化膜２２０に対して垂直方
向から異方性プラズマエッチングを行い、ＳｉＯ2 膜２
１０の側壁部に窒化膜２２０によるスペーサ２２０ａを
残す（図１（ｄ）参照）。ＳｉＯ2 膜２１０の側壁部に
残った窒化膜はスペーサ２２０ａとなる。つぎに、０．
１〜０．７μｍ程度のＳｉＯ2 膜２３０をＣＶＤまたは
熱酸化で成膜する（図２（ｅ）参照）。このとき、スペ
ーサ２２０ａがＳｉＯ2 形成のマスクとして働き、スペ
ーサ２２０ａがない部分にＳｉＯ2 膜２３０が形成され
る。これがスタックゲートパターニングの第２のエッチ
ングマスクになっている。スペーサ２２０ａをエッチン
グで除去する（図２（ｆ）参照）。そして、ＳｉＯ2 膜
２１０，２２０によってＳｉＯ2 が厚くなっている部分
をエッチングマスクとしてポリシリコン膜１１０までエ
ッチングし、スタックゲートを形成する（図２（ｇ）参
照）。この後、ドレイン領域を形成してメモリセルを完
成する。
【００１１】図２（ｅ）において、ＳｉＯ2 が厚くなっ
ている部分が、スタックゲートパターニングのエッチン
グマスクになり、これらのマスクの間隔はスペーサ２２
０ａの幅で決まる。そのため、この間隔は窒化膜２２０
の成膜時（図１（ｃ））の膜厚により制御でき、微少な
寸法にすることが可能である。スタックゲートの間隔
は、スペーサ２２０ａの幅と同じであり、この間隔は窒
化膜２２０の膜厚により微少な寸法にでき、より高集積
化が可能になる。
ている部分が、スタックゲートパターニングのエッチン
グマスクになり、これらのマスクの間隔はスペーサ２２
０ａの幅で決まる。そのため、この間隔は窒化膜２２０
の成膜時（図１（ｃ））の膜厚により制御でき、微少な
寸法にすることが可能である。スタックゲートの間隔
は、スペーサ２２０ａの幅と同じであり、この間隔は窒
化膜２２０の膜厚により微少な寸法にでき、より高集積
化が可能になる。
【００１２】また、ＳｉＯ2 膜２３０は、ＳｉＯ2 膜２
１０及びスペーサ２２０ａでパターニングされており、
専用のフォトマスクを用いていない。そのため、ＳｉＯ
2 膜２１０，ＳｉＯ2 膜２３０用の２つのフォトマスク
の加工寸法誤差や位置ずれなどの影響を全く受けないよ
うになっている。
１０及びスペーサ２２０ａでパターニングされており、
専用のフォトマスクを用いていない。そのため、ＳｉＯ
2 膜２１０，ＳｉＯ2 膜２３０用の２つのフォトマスク
の加工寸法誤差や位置ずれなどの影響を全く受けないよ
うになっている。
【００１３】
【発明の効果】以上の通り本発明の半導体装置の製造方
法によれば、エッチングマスクはスペーサに対し自己整
合的に形成され、スペーサの幅がスタックゲートの間隔
となるので、フォトマスクの加工寸法誤差や位置ずれな
どの影響を受けず、スペーサの幅でスタックゲートの間
隔を調整することができる。そして、スペーサの幅を小
さくすることで、スタックゲートの間隔を狭め得ること
ができ、集積度の高い半導体装置を作ることができる。
法によれば、エッチングマスクはスペーサに対し自己整
合的に形成され、スペーサの幅がスタックゲートの間隔
となるので、フォトマスクの加工寸法誤差や位置ずれな
どの影響を受けず、スペーサの幅でスタックゲートの間
隔を調整することができる。そして、スペーサの幅を小
さくすることで、スタックゲートの間隔を狭め得ること
ができ、集積度の高い半導体装置を作ることができる。
【図１】本発明の一実施例の工程図（前半）。
【図２】本発明の一実施例の工程図（後半）。
【図３】従来例の説明図。
１０１…半導体基板，１１０，１２０…ポリシリコン，
２１０，２３０…ＳｉＯ2 膜，２２０…窒化膜，２２０
ａ…スペーサ
２１０，２３０…ＳｉＯ2 膜，２２０…窒化膜，２２０
ａ…スペーサ
Claims (1)
- 【請求項１】 スタックゲートを備えたＮＡＮＤ型メモ
リセルを有する半導体装置の製造方法であって、 前記スタックゲート用の導体層を有する半導体基板上
に、第１の絶縁膜を成膜し、この第１の絶縁膜の所定の
部分を厚くしてパターニングを施す第１の工程と、 第２の絶縁膜を成膜し、前記第１の工程で形成された前
記第１の絶縁膜のパターンの側面近傍のスペーサとなる
部分を残して除去する第２の工程と、 前記スペーサをマスクとして、エッチングマスクとなる
第３の絶縁膜を形成する第３の工程と、 前記スペーサを除去し、前記スペーサがあった部分を前
記導体層の下までエッチングして前記スタックゲートを
形成する第４の工程とを有することを特徴とする半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4004922A JPH05190809A (ja) | 1992-01-14 | 1992-01-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4004922A JPH05190809A (ja) | 1992-01-14 | 1992-01-14 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05190809A true JPH05190809A (ja) | 1993-07-30 |
Family
ID=11597108
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4004922A Pending JPH05190809A (ja) | 1992-01-14 | 1992-01-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05190809A (ja) |
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07288291A (ja) * | 1994-04-19 | 1995-10-31 | Nec Corp | 不揮発性半導体記憶装置 |
| EP0905770A1 (en) * | 1997-09-25 | 1999-03-31 | Siemens Aktiengesellschaft | Method of fabrication semiconductor chips with silicide and implanted junctions |
| EP0977267A1 (en) * | 1998-07-30 | 2000-02-02 | STMicroelectronics S.r.l. | Non volatile memory structure and corresponding manufacturing process |
| US6027972A (en) * | 1995-09-19 | 2000-02-22 | Siemens Aktiengesellschaft | Method for producing very small structural widths on a semiconductor substrate |
| EP1032029A1 (en) * | 1999-02-26 | 2000-08-30 | STMicroelectronics S.r.l. | Process for manufacturing semiconductor integrated electronic memory devices having a virtual ground cells matrix |
| WO2003054963A1 (en) * | 2001-12-20 | 2003-07-03 | Koninklijke Philips Electronics N.V. | Fabrication of non-volatile memory cell |
| WO2005091369A1 (en) * | 2004-03-12 | 2005-09-29 | Sandisk Corporation | Self aligned non-volatile memory cells and processes for fabrication |
| US7170131B2 (en) | 2002-10-09 | 2007-01-30 | Sandisk Corporation | Flash memory array with increased coupling between floating and control gates |
| US7482223B2 (en) | 2004-12-22 | 2009-01-27 | Sandisk Corporation | Multi-thickness dielectric for semiconductor memory |
| US7541240B2 (en) | 2005-10-18 | 2009-06-02 | Sandisk Corporation | Integration process flow for flash devices with low gap fill aspect ratio |
| JP2009164205A (ja) * | 2007-12-28 | 2009-07-23 | Tokyo Electron Ltd | パターン形成方法、半導体製造装置及び記憶媒体 |
| CN108231770A (zh) * | 2016-12-22 | 2018-06-29 | 联华电子股份有限公司 | 形成图案的方法 |
| US11018006B2 (en) | 2018-05-01 | 2021-05-25 | United Microelectronics Corp. | Method for patterning a semiconductor structure |
-
1992
- 1992-01-14 JP JP4004922A patent/JPH05190809A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US7183153B2 (en) | 2004-03-12 | 2007-02-27 | Sandisk Corporation | Method of manufacturing self aligned non-volatile memory cells |
| US7436019B2 (en) | 2004-03-12 | 2008-10-14 | Sandisk Corporation | Non-volatile memory cells shaped to increase coupling to word lines |
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