JPH11150251A - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
- Publication number
- JPH11150251A JPH11150251A JP9336389A JP33638997A JPH11150251A JP H11150251 A JPH11150251 A JP H11150251A JP 9336389 A JP9336389 A JP 9336389A JP 33638997 A JP33638997 A JP 33638997A JP H11150251 A JPH11150251 A JP H11150251A
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- film
- control gate
- insulating film
- semiconductor memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【目的】 低電圧デバイスに適した不揮発性半導体装置
及びその製造方法を提供する。 【構成】 浮遊ゲート１３となるポリシリコン層を、ド
レインライン形成領域５を含まず、ソースライン形成領
域３を挾んで隣り合う一対のＬＯＣＯＳ９上を含む長方
形状の領域をエッチングし開口部１５を形成する。次
に、高温酸化膜を堆積した後、エッチバックを行い、開
口部１５に高温酸化膜１７の埋込みを行なう。ＯＮＯ膜
１９及び制御ゲート２１となるポリシリコン層を堆積
し、エッチングにより、浮遊ゲート１３、ＯＮＯ膜１９
及び制御ゲート２１が積層されている積層ゲート部を形
成する。その後、ソースライン拡散層２７、ドレインラ
イン拡散層２９を形成する。ソースライン拡散層２７と
積層ゲート部との間の基板上にゲート酸化膜３１を形成
し、その後、選択ゲート３３を形成する。
及びその製造方法を提供する。 【構成】 浮遊ゲート１３となるポリシリコン層を、ド
レインライン形成領域５を含まず、ソースライン形成領
域３を挾んで隣り合う一対のＬＯＣＯＳ９上を含む長方
形状の領域をエッチングし開口部１５を形成する。次
に、高温酸化膜を堆積した後、エッチバックを行い、開
口部１５に高温酸化膜１７の埋込みを行なう。ＯＮＯ膜
１９及び制御ゲート２１となるポリシリコン層を堆積
し、エッチングにより、浮遊ゲート１３、ＯＮＯ膜１９
及び制御ゲート２１が積層されている積層ゲート部を形
成する。その後、ソースライン拡散層２７、ドレインラ
イン拡散層２９を形成する。ソースライン拡散層２７と
積層ゲート部との間の基板上にゲート酸化膜３１を形成
し、その後、選択ゲート３３を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、浮遊ゲートを有
し、かつ、消去可能な不揮発性半導体装置（ＥＰＲＯ
Ｍ）や、浮遊ゲートを有し、かつ、電気的に消去可能な
不揮発性半導体装置（ＥＥＰＲＯＭ、フラッシュメモ
リ）に関するものである。
し、かつ、消去可能な不揮発性半導体装置（ＥＰＲＯ
Ｍ）や、浮遊ゲートを有し、かつ、電気的に消去可能な
不揮発性半導体装置（ＥＥＰＲＯＭ、フラッシュメモ
リ）に関するものである。
【０００２】
【従来の技術】近年、１ビットあたり１トランジスタで
構成されるフラッシュメモリ（フラッシュＥＥＰＲＯ
Ｍ）が開発され、次世代の半導体記憶装置として研究開
発が進められている。このフラッシュメモリの一方式と
して、図１に示すような構造を持つものがある。Ｐ型シ
リコン基板４１に、拡散層であるドレイン４８とソース
４９がそれぞれ紙面垂直方向に延びて形成されている。
Ｐ型シリコン基板４１上には、トンネル酸化膜４２を介
して、ドレイン４８と隣接し、かつソース４９上から離
れた位置に、メモリセルごとの浮遊ゲート４４が形成さ
れ、その上に絶縁膜４３を介して複数のメモリセルに共
通の制御ゲート４５が紙面垂直方向に延びて形成されて
いる。さらに、これらのゲートを覆うように絶縁膜を介
し、基板上にはゲート酸化膜を介し、制御ゲート４５と
直交する方向に延びる選択ゲート４７が形成されている
（米国特許第５２８０４４６号参照）。
構成されるフラッシュメモリ（フラッシュＥＥＰＲＯ
Ｍ）が開発され、次世代の半導体記憶装置として研究開
発が進められている。このフラッシュメモリの一方式と
して、図１に示すような構造を持つものがある。Ｐ型シ
リコン基板４１に、拡散層であるドレイン４８とソース
４９がそれぞれ紙面垂直方向に延びて形成されている。
Ｐ型シリコン基板４１上には、トンネル酸化膜４２を介
して、ドレイン４８と隣接し、かつソース４９上から離
れた位置に、メモリセルごとの浮遊ゲート４４が形成さ
れ、その上に絶縁膜４３を介して複数のメモリセルに共
通の制御ゲート４５が紙面垂直方向に延びて形成されて
いる。さらに、これらのゲートを覆うように絶縁膜を介
し、基板上にはゲート酸化膜を介し、制御ゲート４５と
直交する方向に延びる選択ゲート４７が形成されている
（米国特許第５２８０４４６号参照）。
【０００３】この方式で、特定のメモリセルへの書き込
みを実施する場合、例えば、制御ゲート４５に１５Ｖ、
ドレイン４８に５Ｖ、選択ゲート４７に１．５〜２Ｖの
電圧を印加し、これによって浮遊ゲート４４へのソース
側注入を実現している。ソース側注入は、通常のドレイ
ン側注入に比べて電子の注入効率が高く、これによって
単一電源化を可能としている。また、この方式は、制御
ゲート４５と選択ゲート４７とによってメモリセルをマ
トリクス選択できることから、隣り合ったメモリセル同
士でソースライン拡散層、ドレインライン拡散層を共有
するようなメモリセルアレイを持つ方式（コンタクトレ
スＮＯＲ方式など）で配線することができ、チップ面積
の低減を実現できる。
みを実施する場合、例えば、制御ゲート４５に１５Ｖ、
ドレイン４８に５Ｖ、選択ゲート４７に１．５〜２Ｖの
電圧を印加し、これによって浮遊ゲート４４へのソース
側注入を実現している。ソース側注入は、通常のドレイ
ン側注入に比べて電子の注入効率が高く、これによって
単一電源化を可能としている。また、この方式は、制御
ゲート４５と選択ゲート４７とによってメモリセルをマ
トリクス選択できることから、隣り合ったメモリセル同
士でソースライン拡散層、ドレインライン拡散層を共有
するようなメモリセルアレイを持つ方式（コンタクトレ
スＮＯＲ方式など）で配線することができ、チップ面積
の低減を実現できる。
【０００４】ここで、この方式においては、長方形状の
ＬＯＣＯＳ（素子分離膜）を形成し、ゲート酸化膜を介
して半導体基板上に浮遊ゲート用のポリシリコンを堆積
した後、ＬＯＣＯＳ上の浮遊ゲート用のポリシリコンを
除去して開口部を形成し、拡散層方向に並ぶ浮遊ゲート
の分離をしている。素子の微細化にともなってＬＯＣＯ
Ｓも微細化され、ＬＯＣＯＳ上にのみ開口部を形成しよ
うとして開口部の微細化を進めていくと、その角が丸く
なる。とくに、リソグラフィー時の露光波長とパターン
の最小寸法が同程度となる世代以降（例えばｉ線での露
光の場合、パターンの最小寸法が０．３５〜０．４０μ
ｍの世代以降）で、よりそれが顕著となる。このため、
各ゲートとＬＯＣＯＳならびに拡散層とＬＯＣＯＳとの
重ね合わせ余裕を他の寸法と同様にスケーリングできな
くなり、このことが素子の微細化を制限する要因となっ
ている。そこで、ソース又はドレイン上を挾んで隣り合
う一対のＬＯＣＯＳ上を含む長方形状の領域に開口部を
形成することにより微細化にともなう開口部の角の丸ま
りを低減している。
ＬＯＣＯＳ（素子分離膜）を形成し、ゲート酸化膜を介
して半導体基板上に浮遊ゲート用のポリシリコンを堆積
した後、ＬＯＣＯＳ上の浮遊ゲート用のポリシリコンを
除去して開口部を形成し、拡散層方向に並ぶ浮遊ゲート
の分離をしている。素子の微細化にともなってＬＯＣＯ
Ｓも微細化され、ＬＯＣＯＳ上にのみ開口部を形成しよ
うとして開口部の微細化を進めていくと、その角が丸く
なる。とくに、リソグラフィー時の露光波長とパターン
の最小寸法が同程度となる世代以降（例えばｉ線での露
光の場合、パターンの最小寸法が０．３５〜０．４０μ
ｍの世代以降）で、よりそれが顕著となる。このため、
各ゲートとＬＯＣＯＳならびに拡散層とＬＯＣＯＳとの
重ね合わせ余裕を他の寸法と同様にスケーリングできな
くなり、このことが素子の微細化を制限する要因となっ
ている。そこで、ソース又はドレイン上を挾んで隣り合
う一対のＬＯＣＯＳ上を含む長方形状の領域に開口部を
形成することにより微細化にともなう開口部の角の丸ま
りを低減している。
【０００５】
【発明が解決しようとする課題】しかし、ソース又はド
レイン上に開口部を形成し、ソース又はドレイン上の基
板を露出させると、その後に行なわれる制御ゲート、イ
ンターポリ膜（浮遊ゲート用ポリシリコン膜と制御ゲー
ト用ポリシリコン膜の間の層間絶縁膜）、浮遊ゲートか
らなる積層ゲート形成時のエッチングによりソース又は
ドレイン上の基板露出部に基板掘れが生じてしまうとい
う問題があった。
レイン上に開口部を形成し、ソース又はドレイン上の基
板を露出させると、その後に行なわれる制御ゲート、イ
ンターポリ膜（浮遊ゲート用ポリシリコン膜と制御ゲー
ト用ポリシリコン膜の間の層間絶縁膜）、浮遊ゲートか
らなる積層ゲート形成時のエッチングによりソース又は
ドレイン上の基板露出部に基板掘れが生じてしまうとい
う問題があった。
【０００６】この対策として、ソース又はドレイン上に
形成された開口部により露出した基板を酸化して積層ゲ
ート形成時のエッチングを防ぐ方法が知られている。具
体的には、開口部から砒素などの不純物を注入し、その
後、熱酸化することにより不純物注入領域の増速酸化を
行い、その開口部に位置する基板の保護を図っている。
この方法では、開口部の形成前に浮遊ゲート用ポリシリ
コン膜上に予めインターポリ膜を形成しておく。しか
し、この方法では、図２に示すように、横方向の酸化に
より開口部の側壁に相当する浮遊ゲート５０の一部に酸
化部５６が形成されてしまい、浮遊ゲート５０上面の面
積が縮小し、カップリング比（インターポリ膜５２の静
電容量Ｃ2／トンネル酸化膜５４の静電容量Ｃ1）の低下
が懸念される。また、インターポリ膜５２の信頼性低下
も懸念される。不揮発性半導体メモリセルにおいて、浮
遊ゲートと半導体基板との電位差ＶFGを低電圧化するた
めには、カップリング比を高くする必要があり、このよ
うな製造方法は低電圧化デバイスには不利である。
形成された開口部により露出した基板を酸化して積層ゲ
ート形成時のエッチングを防ぐ方法が知られている。具
体的には、開口部から砒素などの不純物を注入し、その
後、熱酸化することにより不純物注入領域の増速酸化を
行い、その開口部に位置する基板の保護を図っている。
この方法では、開口部の形成前に浮遊ゲート用ポリシリ
コン膜上に予めインターポリ膜を形成しておく。しか
し、この方法では、図２に示すように、横方向の酸化に
より開口部の側壁に相当する浮遊ゲート５０の一部に酸
化部５６が形成されてしまい、浮遊ゲート５０上面の面
積が縮小し、カップリング比（インターポリ膜５２の静
電容量Ｃ2／トンネル酸化膜５４の静電容量Ｃ1）の低下
が懸念される。また、インターポリ膜５２の信頼性低下
も懸念される。不揮発性半導体メモリセルにおいて、浮
遊ゲートと半導体基板との電位差ＶFGを低電圧化するた
めには、カップリング比を高くする必要があり、このよ
うな製造方法は低電圧化デバイスには不利である。
【０００７】このような課題に対して、不純物拡散層を
使用して素子分離を行ない、かつカップリング比を大き
くすることができる製造方法が提案されている（特開平
９−１０２５５４号参照）。不純物拡散による素子分離
を行なう場合、素子分離に絶縁膜を用いた場合よりカッ
プリング比を高くすることは困難であるという従来の課
題を解決するために、この製造方法では、まず、半導体
基板上にトンネル絶縁膜を形成した後、第１のポリシリ
コン膜を堆積し、所望の形状にパターニングして浮遊ゲ
ートとなる第１のポリシリコンパターンを形成する。次
に、全面に絶縁膜を堆積した後、エッチバックにより、
第１のポリシリコンパターン上面から所定の深さだけ、
その絶縁膜を除去する。次に、第２のポリシリコン膜を
堆積し、エッチバックにより、第１のポリシリコンパタ
ーンの側面に、第１のポリシリコンパターンと電気的に
接続された第２のポリシリコンパターンを形成する。浮
遊ゲートは、第１のポリシリコンパターンと第２のポリ
シリコンパターンから構成される。
使用して素子分離を行ない、かつカップリング比を大き
くすることができる製造方法が提案されている（特開平
９−１０２５５４号参照）。不純物拡散による素子分離
を行なう場合、素子分離に絶縁膜を用いた場合よりカッ
プリング比を高くすることは困難であるという従来の課
題を解決するために、この製造方法では、まず、半導体
基板上にトンネル絶縁膜を形成した後、第１のポリシリ
コン膜を堆積し、所望の形状にパターニングして浮遊ゲ
ートとなる第１のポリシリコンパターンを形成する。次
に、全面に絶縁膜を堆積した後、エッチバックにより、
第１のポリシリコンパターン上面から所定の深さだけ、
その絶縁膜を除去する。次に、第２のポリシリコン膜を
堆積し、エッチバックにより、第１のポリシリコンパタ
ーンの側面に、第１のポリシリコンパターンと電気的に
接続された第２のポリシリコンパターンを形成する。浮
遊ゲートは、第１のポリシリコンパターンと第２のポリ
シリコンパターンから構成される。
【０００８】しかしながら、この製造方法では、浮遊ゲ
ートを構成する第２のポリシリコンパターンを素子分離
絶縁膜上に大きくオーバーラップさせているので、セル
面積が大きくなる。また、第１のポリシリコン膜を分離
した後、第２のポリシリコン膜を形成する必要があるの
で、第１のポリシリコンの分離幅を最小加工寸法以上の
寸法に形成する必要がある。その結果、ＬＯＣＯＳによ
り素子分離をする製造方法と比較して、微細化を行なう
ことが難しいという問題がある。さらに、ＬＯＣＯＳを
使用する製造方法よりも工程が複雑となってしまうとい
う欠点もある。
ートを構成する第２のポリシリコンパターンを素子分離
絶縁膜上に大きくオーバーラップさせているので、セル
面積が大きくなる。また、第１のポリシリコン膜を分離
した後、第２のポリシリコン膜を形成する必要があるの
で、第１のポリシリコンの分離幅を最小加工寸法以上の
寸法に形成する必要がある。その結果、ＬＯＣＯＳによ
り素子分離をする製造方法と比較して、微細化を行なう
ことが難しいという問題がある。さらに、ＬＯＣＯＳを
使用する製造方法よりも工程が複雑となってしまうとい
う欠点もある。
【０００９】そこで、本発明は、簡便な製造工程によ
り、セル面積を増大させることなく、カップリング比の
低下を抑えることにより、低電圧デバイスに適した不揮
発性半導体装置及びその製造方法を提供することを目的
とするものである。
り、セル面積を増大させることなく、カップリング比の
低下を抑えることにより、低電圧デバイスに適した不揮
発性半導体装置及びその製造方法を提供することを目的
とするものである。
【００１０】
【課題を解決するための手段】本発明による不揮発性半
導体記憶装置は、シリコン基板（シリコン基板に形成さ
れたウエルである場合も含む）上に絶縁膜を介して形成
された浮遊ゲート電極と、浮遊ゲート電極上を層間絶縁
膜を介して覆うライン状の制御ゲート電極と、制御ゲー
ト電極に対して平行方向に、かつ、交互に配されるライ
ン状のソース、ドレイン用の基板拡散層とを備えた不揮
発性半導体記憶装置において、同じ制御ゲート電極下に
形成される複数の浮遊ゲートは、それぞれ埋込みにより
形成された絶縁膜により分離されているものである。同
じ制御ゲート電極下に形成される複数の浮遊ゲート分離
時にエッチングにより露出した浮遊ゲートの側壁は、そ
の後、熱酸化されることなく絶縁膜の埋込みにより分離
されているので、カップリング比の低下がなく低電圧デ
バイスに適応することができる。
導体記憶装置は、シリコン基板（シリコン基板に形成さ
れたウエルである場合も含む）上に絶縁膜を介して形成
された浮遊ゲート電極と、浮遊ゲート電極上を層間絶縁
膜を介して覆うライン状の制御ゲート電極と、制御ゲー
ト電極に対して平行方向に、かつ、交互に配されるライ
ン状のソース、ドレイン用の基板拡散層とを備えた不揮
発性半導体記憶装置において、同じ制御ゲート電極下に
形成される複数の浮遊ゲートは、それぞれ埋込みにより
形成された絶縁膜により分離されているものである。同
じ制御ゲート電極下に形成される複数の浮遊ゲート分離
時にエッチングにより露出した浮遊ゲートの側壁は、そ
の後、熱酸化されることなく絶縁膜の埋込みにより分離
されているので、カップリング比の低下がなく低電圧デ
バイスに適応することができる。
【００１１】本発明による不揮発性半導体記憶装置の製
造方法は、上記の不揮発性半導体記憶装置の製造方法に
おいて、シリコン基板上の素子分離領域上に素子分離膜
を形成し、露出したシリコン基板上にゲート酸化膜を形
成し、素子分離領域上に浮遊ゲート用導電膜を形成し、
素子分離膜上の導電膜に基板拡散層方向に並ぶ浮遊ゲー
トを分離するための開口部を形成し、その開口部に絶縁
膜を埋め込む工程を含むものである。同じ制御ゲート電
極下に形成される複数の浮遊ゲート間の浮遊ゲート用導
電膜をエッチングにより除去し、露出したそれぞれの浮
遊ゲートの側壁を熱酸化することなく絶縁膜の埋込みに
より分離されているので、カップリング比を低下させる
ことなく半導体記憶装置を製造することができる。
造方法は、上記の不揮発性半導体記憶装置の製造方法に
おいて、シリコン基板上の素子分離領域上に素子分離膜
を形成し、露出したシリコン基板上にゲート酸化膜を形
成し、素子分離領域上に浮遊ゲート用導電膜を形成し、
素子分離膜上の導電膜に基板拡散層方向に並ぶ浮遊ゲー
トを分離するための開口部を形成し、その開口部に絶縁
膜を埋め込む工程を含むものである。同じ制御ゲート電
極下に形成される複数の浮遊ゲート間の浮遊ゲート用導
電膜をエッチングにより除去し、露出したそれぞれの浮
遊ゲートの側壁を熱酸化することなく絶縁膜の埋込みに
より分離されているので、カップリング比を低下させる
ことなく半導体記憶装置を製造することができる。
【００１２】
【発明の実施の形態】本発明による不揮発性半導体記憶
装置は、浮遊ゲート及び制御ゲートの積層部分の上方及
び側方を絶縁膜を介して覆い、ゲート酸化膜を介して基
板上の一部を覆い、かつ、上記制御ゲート電極に対して
直交する方向に配されるライン状の選択ゲート電極と、
上記制御ゲート電極に対して平行方向に、かつ、交互に
配されるライン状のソース、ドレイン用の基板拡散層と
を備え、ソースが制御ゲートから離れて配されているこ
とが好ましい。その結果、制御ゲート電極と選択ゲート
電極により各記憶素子領域のマトリクス選択が可能な低
電圧デバイスに適応した不揮発性半導体記憶装置にな
る。
装置は、浮遊ゲート及び制御ゲートの積層部分の上方及
び側方を絶縁膜を介して覆い、ゲート酸化膜を介して基
板上の一部を覆い、かつ、上記制御ゲート電極に対して
直交する方向に配されるライン状の選択ゲート電極と、
上記制御ゲート電極に対して平行方向に、かつ、交互に
配されるライン状のソース、ドレイン用の基板拡散層と
を備え、ソースが制御ゲートから離れて配されているこ
とが好ましい。その結果、制御ゲート電極と選択ゲート
電極により各記憶素子領域のマトリクス選択が可能な低
電圧デバイスに適応した不揮発性半導体記憶装置にな
る。
【００１３】上記半導体記憶装置の製造方法において、
シリコン基板上の素子分離領域上に素子分離膜を形成
し、露出したシリコン基板上にゲート酸化膜を形成し、
素子分離領域上に浮遊ゲート用導電膜を形成し、素子分
離膜上の導電膜に基板拡散層方向に並ぶ浮遊ゲートを分
離するための開口部を形成し、その開口部に絶縁膜を埋
め込む工程を含むことが好ましい。その結果、同じ制御
ゲート電極下に形成される複数の浮遊ゲートの分離時に
エッチングにより露出した浮遊ゲートの側壁は、熱酸化
されることなく絶縁膜の埋込みにより分離されているの
で、カップリング比を低下させることなく上記半導体記
憶装置を製造することができる。
シリコン基板上の素子分離領域上に素子分離膜を形成
し、露出したシリコン基板上にゲート酸化膜を形成し、
素子分離領域上に浮遊ゲート用導電膜を形成し、素子分
離膜上の導電膜に基板拡散層方向に並ぶ浮遊ゲートを分
離するための開口部を形成し、その開口部に絶縁膜を埋
め込む工程を含むことが好ましい。その結果、同じ制御
ゲート電極下に形成される複数の浮遊ゲートの分離時に
エッチングにより露出した浮遊ゲートの側壁は、熱酸化
されることなく絶縁膜の埋込みにより分離されているの
で、カップリング比を低下させることなく上記半導体記
憶装置を製造することができる。
【００１４】層間絶縁膜の面積が浮遊ゲートの下の絶縁
間の面積よりも大きいことが好ましい。その結果、カッ
プリング比が大きくなり、低電圧デバイスに適応する。
素子分離膜形成工程で、マスクパターンの少なくともド
レインライン側に光補正パターンを付したマスクを使用
することが好ましい。その結果、素子分離膜の角の丸ま
りを少なくすることができるので、制御ゲートがアライ
メントずれを起こした場合でもカップリング比の変動を
抑えることができる。
間の面積よりも大きいことが好ましい。その結果、カッ
プリング比が大きくなり、低電圧デバイスに適応する。
素子分離膜形成工程で、マスクパターンの少なくともド
レインライン側に光補正パターンを付したマスクを使用
することが好ましい。その結果、素子分離膜の角の丸ま
りを少なくすることができるので、制御ゲートがアライ
メントずれを起こした場合でもカップリング比の変動を
抑えることができる。
【００１５】
【実施例】図９を用いて構造の実施例を説明する。
（Ｇ）は上面図、（ｇ）は（Ｇ）でのＡ−Ａ’線、Ｂ−
Ｂ’線及びＣ−Ｃ’線に沿った断面図である。シリコン
基板１に、ソースライン拡散層２７とドレインライン拡
散層２９が形成されている。Ｐ型シリコン基板１上のメ
モリセル領域には、トンネル酸化膜１１を介して、ドレ
インライン拡散層２９と隣接し、かつソースライン拡散
層２７上から離れた位置に、メモリセルごとの浮遊ゲー
ト１３が形成されている。素子分離領域には、選択酸化
法によりＬＯＣＯＳ９が形成されており、その上には拡
散層方向に並ぶメモリセルの浮遊ゲート１３を分離する
ために埋込みにより形成されたシリコン酸化膜１７が形
成されている。浮遊ゲート１３及びシリコン酸化膜１７
上に、帯状のＯＮＯ膜（インターポリ膜）１９を介し
て、複数のメモリセルに共通の制御ゲート２１が形成さ
れている。さらに、浮遊ゲート１３、ＯＮＯ膜１９、制
御ゲート２１からなる積層ゲート部２３を覆うように絶
縁膜を介し、基板上にはゲート酸化膜３１を介し、制御
ゲート２１と直交する方向に延びる選択ゲート３３が形
成されている。
（Ｇ）は上面図、（ｇ）は（Ｇ）でのＡ−Ａ’線、Ｂ−
Ｂ’線及びＣ−Ｃ’線に沿った断面図である。シリコン
基板１に、ソースライン拡散層２７とドレインライン拡
散層２９が形成されている。Ｐ型シリコン基板１上のメ
モリセル領域には、トンネル酸化膜１１を介して、ドレ
インライン拡散層２９と隣接し、かつソースライン拡散
層２７上から離れた位置に、メモリセルごとの浮遊ゲー
ト１３が形成されている。素子分離領域には、選択酸化
法によりＬＯＣＯＳ９が形成されており、その上には拡
散層方向に並ぶメモリセルの浮遊ゲート１３を分離する
ために埋込みにより形成されたシリコン酸化膜１７が形
成されている。浮遊ゲート１３及びシリコン酸化膜１７
上に、帯状のＯＮＯ膜（インターポリ膜）１９を介し
て、複数のメモリセルに共通の制御ゲート２１が形成さ
れている。さらに、浮遊ゲート１３、ＯＮＯ膜１９、制
御ゲート２１からなる積層ゲート部２３を覆うように絶
縁膜を介し、基板上にはゲート酸化膜３１を介し、制御
ゲート２１と直交する方向に延びる選択ゲート３３が形
成されている。
【００１６】以下に、一実施例を用いて製造方法の構
成、動作の説明を行なう。図３から図９は、本発明によ
る不揮発性半導体記憶装置の製造方法の一実施例を示す
ものである。（Ａ）から（Ｇ）は製造工程における上面
図、（ａ）から（ｇ）は、（Ａ）から（Ｇ）のそれぞれ
の工程におけるＡ−Ａ’線、Ｂ−Ｂ’線及びＣ−Ｃ’線
に沿った断面図である。
成、動作の説明を行なう。図３から図９は、本発明によ
る不揮発性半導体記憶装置の製造方法の一実施例を示す
ものである。（Ａ）から（Ｇ）は製造工程における上面
図、（ａ）から（ｇ）は、（Ａ）から（Ｇ）のそれぞれ
の工程におけるＡ−Ａ’線、Ｂ−Ｂ’線及びＣ−Ｃ’線
に沿った断面図である。
【００１７】（Ａ）まず、ｐ型半導体基板１上に、通常
のＬＯＣＯＳ法により、ソースライン形成領域３とドレ
インライン形成領域５間の素子分離領域にマトリクス状
にＬＯＣＯＳ９を作成する（（Ａ）、（ａ））。その
際、図１０に示すような、長方形状のマスクパターンの
ドレインあるいはソース側にドレインラインと平行な方
向につながった光補正パターンを持つマスク図１０
（ａ）、もしくは、長方形状のマスクパターンの４角に
光補正パターン同士がつながらないように突起した光補
正パターンを持つマスク図１０（ｂ）を用いて、リソグ
ラフィー法によりレジストをパターニングするのが好ま
しい。これらの補正パターンは、ウエハ上に投影された
状態で、解像限界以下となる幅をもっているので、ウエ
ハ上にレジストパターンとして転写されることはない。
のＬＯＣＯＳ法により、ソースライン形成領域３とドレ
インライン形成領域５間の素子分離領域にマトリクス状
にＬＯＣＯＳ９を作成する（（Ａ）、（ａ））。その
際、図１０に示すような、長方形状のマスクパターンの
ドレインあるいはソース側にドレインラインと平行な方
向につながった光補正パターンを持つマスク図１０
（ａ）、もしくは、長方形状のマスクパターンの４角に
光補正パターン同士がつながらないように突起した光補
正パターンを持つマスク図１０（ｂ）を用いて、リソグ
ラフィー法によりレジストをパターニングするのが好ま
しい。これらの補正パターンは、ウエハ上に投影された
状態で、解像限界以下となる幅をもっているので、ウエ
ハ上にレジストパターンとして転写されることはない。
【００１８】ＬＯＣＯＳ９形成において、図１０に示す
ような、光補正パターンを付したマスクを用いることに
よりドレインライン形成領域５側のＬＯＣＯＳ９の角の
丸まりを低減することができ、制御ゲートがアライメン
トずれを起こした場合でもカップリング比の変動を抑え
ることができる。その結果、カップリング比のばらつき
によるＶTHのばらつきを抑えることができる。しかし、
補正パターン間の距離が露光波長と同程度になった場
合、補正の効果が低減してしまう。この場合、マスクパ
ターンを大きくして、ソースライン形成領域３を挾んで
隣り合う一対の素子分離領域を含む方形状の領域に素子
分離膜を形成することにより、解決することができる。
ソースライン形成領域３上の素子分離膜は後の工程で除
去する。
ような、光補正パターンを付したマスクを用いることに
よりドレインライン形成領域５側のＬＯＣＯＳ９の角の
丸まりを低減することができ、制御ゲートがアライメン
トずれを起こした場合でもカップリング比の変動を抑え
ることができる。その結果、カップリング比のばらつき
によるＶTHのばらつきを抑えることができる。しかし、
補正パターン間の距離が露光波長と同程度になった場
合、補正の効果が低減してしまう。この場合、マスクパ
ターンを大きくして、ソースライン形成領域３を挾んで
隣り合う一対の素子分離領域を含む方形状の領域に素子
分離膜を形成することにより、解決することができる。
ソースライン形成領域３上の素子分離膜は後の工程で除
去する。
【００１９】（Ｂ）次に、メモリ領域にチャネルを形成
するために、例えばボロン等のｐ型不純物の注入を行な
う。その後、熱酸化を行ないトンネル酸化膜１１を形成
し、その上層に浮遊ゲート１３となるポリシリコン層１
３を積層する。その後に、ポリシリコン層１３を、ドレ
インライン形成領域５を含まず、ソースライン形成領域
３を挾んで隣り合う一対のＬＯＣＯＳ９上を含む長方形
状の領域をエッチングし開口部１５を形成する
（（Ｂ）、（ｂ））。
するために、例えばボロン等のｐ型不純物の注入を行な
う。その後、熱酸化を行ないトンネル酸化膜１１を形成
し、その上層に浮遊ゲート１３となるポリシリコン層１
３を積層する。その後に、ポリシリコン層１３を、ドレ
インライン形成領域５を含まず、ソースライン形成領域
３を挾んで隣り合う一対のＬＯＣＯＳ９上を含む長方形
状の領域をエッチングし開口部１５を形成する
（（Ｂ）、（ｂ））。
【００２０】（Ｃ）次に、高温酸化膜を堆積した後、エ
ッチバックを行い、工程（Ｂ）で形成した開口部１５に
高温酸化膜１７の埋込みを行なう（（Ｃ）、（ｃ））。 （Ｄ）シリコン酸化膜・シリコン窒化膜・シリコン酸化
膜からなるＯＮＯ膜１９を成膜する（（Ｄ）、
（ｄ））。 （Ｅ）制御ゲート２１となるポリシリコン層をウエハ全
面に成膜し、次にＬＯＣＯＳ９の長手方向と直交する方
向にストライプ状に上層から浮遊ゲート１３となるポリ
シリコン層までをエッチングし、浮遊ゲート１３、ＯＮ
Ｏ膜１９及び制御ゲート２１が積層されている積層ゲー
ト部２３を形成する（（Ｅ）、（ｅ））。
ッチバックを行い、工程（Ｂ）で形成した開口部１５に
高温酸化膜１７の埋込みを行なう（（Ｃ）、（ｃ））。 （Ｄ）シリコン酸化膜・シリコン窒化膜・シリコン酸化
膜からなるＯＮＯ膜１９を成膜する（（Ｄ）、
（ｄ））。 （Ｅ）制御ゲート２１となるポリシリコン層をウエハ全
面に成膜し、次にＬＯＣＯＳ９の長手方向と直交する方
向にストライプ状に上層から浮遊ゲート１３となるポリ
シリコン層までをエッチングし、浮遊ゲート１３、ＯＮ
Ｏ膜１９及び制御ゲート２１が積層されている積層ゲー
ト部２３を形成する（（Ｅ）、（ｅ））。
【００２１】（Ｆ）その後、ソースライン形成領域３及
びドレインライン形成領域５を開口するように、積層ゲ
ート部２３と平行にストライプ状のレジスト層２５を形
成する。このとき、レジスト層２５の一端側は上記積層
ゲート部２３の上部に位置し、他端側はソースライン形
成領域３に隣接している。その後、上記レジスト層２５
をマスクとして、ソースライン形成領域３及びドレイン
ライン形成領域５にｎ型不純物の注入を行ない、ソース
ライン拡散層２７、ドレインライン拡散層２９の形成を
行なう（（Ｆ）、（ｆ））。
びドレインライン形成領域５を開口するように、積層ゲ
ート部２３と平行にストライプ状のレジスト層２５を形
成する。このとき、レジスト層２５の一端側は上記積層
ゲート部２３の上部に位置し、他端側はソースライン形
成領域３に隣接している。その後、上記レジスト層２５
をマスクとして、ソースライン形成領域３及びドレイン
ライン形成領域５にｎ型不純物の注入を行ない、ソース
ライン拡散層２７、ドレインライン拡散層２９の形成を
行なう（（Ｆ）、（ｆ））。
【００２２】（Ｇ）次に、レジスト層２５を除去し、ソ
ースライン拡散層２７と積層ゲート部２３との間の基板
上に熱酸化によってゲート酸化膜３１を形成する。その
後、選択ゲート３３となるポリシリコン層と硅化タング
ステン層をウエハ全面に、順次形成する。そして、ＬＯ
ＣＯＳ９上部を開口するように、かつ、積層ゲート部２
３に対して直交する方向にストライプ状にエッチングを
行ない、選択ゲート３３を形成する（（Ｇ）、
（ｇ））。その後、コンタクトホールなど配線部を形成
する。
ースライン拡散層２７と積層ゲート部２３との間の基板
上に熱酸化によってゲート酸化膜３１を形成する。その
後、選択ゲート３３となるポリシリコン層と硅化タング
ステン層をウエハ全面に、順次形成する。そして、ＬＯ
ＣＯＳ９上部を開口するように、かつ、積層ゲート部２
３に対して直交する方向にストライプ状にエッチングを
行ない、選択ゲート３３を形成する（（Ｇ）、
（ｇ））。その後、コンタクトホールなど配線部を形成
する。
【００２３】
【発明の効果】本発明による不揮発性半導体記憶装置
は、シリコン基板上にトンネル酸化膜を介して形成され
る浮遊ゲート電極と、浮遊ゲート電極上を層間絶縁膜を
介して覆うライン状の制御ゲート電極と、制御ゲート電
極に対して平行方向に、かつ、交互に配されるライン状
のソース、ドレイン用の基板拡散層とを備えた不揮発性
半導体記憶装置において、同じ制御ゲート電極下に形成
される複数の浮遊ゲートは、それぞれ埋込みにより形成
された絶縁膜により分離されているので、浮遊ゲート分
離時にエッチングにより露出した浮遊ゲートの側壁は、
その後、熱酸化されることなく絶縁膜の埋込みにより、
同じ制御ゲート電極下に形成される浮遊ゲートと分離さ
れているので、カップリング比の低下がなく低電圧デバ
イスに適応することができる。
は、シリコン基板上にトンネル酸化膜を介して形成され
る浮遊ゲート電極と、浮遊ゲート電極上を層間絶縁膜を
介して覆うライン状の制御ゲート電極と、制御ゲート電
極に対して平行方向に、かつ、交互に配されるライン状
のソース、ドレイン用の基板拡散層とを備えた不揮発性
半導体記憶装置において、同じ制御ゲート電極下に形成
される複数の浮遊ゲートは、それぞれ埋込みにより形成
された絶縁膜により分離されているので、浮遊ゲート分
離時にエッチングにより露出した浮遊ゲートの側壁は、
その後、熱酸化されることなく絶縁膜の埋込みにより、
同じ制御ゲート電極下に形成される浮遊ゲートと分離さ
れているので、カップリング比の低下がなく低電圧デバ
イスに適応することができる。
【００２４】本発明による不揮発性半導体記憶装置の製
造方法は、シリコン基板上の素子分離領域上に素子分離
膜を形成し、露出したシリコン基板上にゲート酸化膜を
形成し、素子分離領域上に浮遊ゲート用導電膜を形成
し、素子分離膜上の導電膜に基板拡散層方向に並ぶ浮遊
ゲートを分離するための開口部を形成し、その開口部に
絶縁膜を埋め込む工程を含み、同じ制御ゲート電極下に
形成される複数の浮遊ゲート間の浮遊ゲート用導電膜を
エッチングにより除去し、露出したそれぞれの浮遊ゲー
トの側壁を熱酸化することなく絶縁膜の埋込みによって
同じ制御ゲート電極下に形成される浮遊ゲートと分離す
るので、製造工程を複雑化させることなく、セル面積を
増大させることなく、かつカップリング比を低下させる
ことなく半導体記憶装置を製造することができる。
造方法は、シリコン基板上の素子分離領域上に素子分離
膜を形成し、露出したシリコン基板上にゲート酸化膜を
形成し、素子分離領域上に浮遊ゲート用導電膜を形成
し、素子分離膜上の導電膜に基板拡散層方向に並ぶ浮遊
ゲートを分離するための開口部を形成し、その開口部に
絶縁膜を埋め込む工程を含み、同じ制御ゲート電極下に
形成される複数の浮遊ゲート間の浮遊ゲート用導電膜を
エッチングにより除去し、露出したそれぞれの浮遊ゲー
トの側壁を熱酸化することなく絶縁膜の埋込みによって
同じ制御ゲート電極下に形成される浮遊ゲートと分離す
るので、製造工程を複雑化させることなく、セル面積を
増大させることなく、かつカップリング比を低下させる
ことなく半導体記憶装置を製造することができる。
【００２５】浮遊ゲート及び制御ゲートの積層部分の上
方及び側方を絶縁膜を介して覆い、ゲート酸化膜を介し
て基板上の一部を覆い、かつ、上記制御ゲート電極に対
して直交する方向に配されるライン状の選択ゲート電極
と、上記制御ゲート電極に対して平行方向に、かつ、交
互に配されるライン状のソース、ドレイン用の基板拡散
層とを備え、ソースが制御ゲートから離れて配されてい
ると、制御ゲート電極と選択ゲート電極により各記憶素
子領域のマトリクス選択が可能な低電圧デバイスに適応
した不揮発性半導体記憶装置になる。層間絶縁膜の面積
がトンネル酸化膜の面積よりも大きいと、カップリング
比が大きくなり、低電圧デバイスに適応する。素子分離
膜形成工程で、マスクパターンの少なくともドレインラ
イン側に光補正パターンを付したマスクを使用すると、
素子分離膜の角の丸まりを少なくすることができるの
で、制御ゲートがアライメントずれを起こした場合でも
カップリング比の変動を抑えることができる。
方及び側方を絶縁膜を介して覆い、ゲート酸化膜を介し
て基板上の一部を覆い、かつ、上記制御ゲート電極に対
して直交する方向に配されるライン状の選択ゲート電極
と、上記制御ゲート電極に対して平行方向に、かつ、交
互に配されるライン状のソース、ドレイン用の基板拡散
層とを備え、ソースが制御ゲートから離れて配されてい
ると、制御ゲート電極と選択ゲート電極により各記憶素
子領域のマトリクス選択が可能な低電圧デバイスに適応
した不揮発性半導体記憶装置になる。層間絶縁膜の面積
がトンネル酸化膜の面積よりも大きいと、カップリング
比が大きくなり、低電圧デバイスに適応する。素子分離
膜形成工程で、マスクパターンの少なくともドレインラ
イン側に光補正パターンを付したマスクを使用すると、
素子分離膜の角の丸まりを少なくすることができるの
で、制御ゲートがアライメントずれを起こした場合でも
カップリング比の変動を抑えることができる。
【図１】 従来のフラッシュメモリの一方式の構成を表
す断面図である。
す断面図である。
【図２】 従来の製造方法の一工程を表す断面図であ
る。
る。
【図３】 一実施例の第一の工程を表す図であり、
（Ａ）は平面図、（ａ）はそのＡ−Ａ’線位置、Ｂ−
Ｂ’線位置及びＣ−Ｃ’線位置での断面図である。
（Ａ）は平面図、（ａ）はそのＡ−Ａ’線位置、Ｂ−
Ｂ’線位置及びＣ−Ｃ’線位置での断面図である。
【図４】 同実施例の次の工程を表す図であり、（Ｂ）
は平面図、（ｂ）はそのＡ−Ａ’線位置、Ｂ−Ｂ’線位
置及びＣ−Ｃ’線位置での断面図である。
は平面図、（ｂ）はそのＡ−Ａ’線位置、Ｂ−Ｂ’線位
置及びＣ−Ｃ’線位置での断面図である。
【図５】 同実施例のさらに次の工程を表す図であり、
（Ｃ）は平面図、（ｃ）はそのＡ−Ａ’線位置、Ｂ−
Ｂ’線位置及びＣ−Ｃ’線位置での断面図である。
（Ｃ）は平面図、（ｃ）はそのＡ−Ａ’線位置、Ｂ−
Ｂ’線位置及びＣ−Ｃ’線位置での断面図である。
【図６】 同実施例のさらに次の工程を表す図であり、
（Ｄ）は平面図、（ｄ）はそのＡ−Ａ’線位置、Ｂ−
Ｂ’線位置及びＣ−Ｃ’線位置での断面図である。
（Ｄ）は平面図、（ｄ）はそのＡ−Ａ’線位置、Ｂ−
Ｂ’線位置及びＣ−Ｃ’線位置での断面図である。
【図７】 同実施例のさらに次の工程を表す図であり、
（Ｅ）は平面図、（ｅ）はそのＡ−Ａ’線位置、Ｂ−
Ｂ’線位置及びＣ−Ｃ’線位置での断面図である。
（Ｅ）は平面図、（ｅ）はそのＡ−Ａ’線位置、Ｂ−
Ｂ’線位置及びＣ−Ｃ’線位置での断面図である。
【図８】 同実施例のさらに次の工程を表す図であり、
（Ｆ）は平面図、（ｆ）はそのＡ−Ａ’線位置、Ｂ−
Ｂ’線位置及びＣ−Ｃ’線位置での断面図である。
（Ｆ）は平面図、（ｆ）はそのＡ−Ａ’線位置、Ｂ−
Ｂ’線位置及びＣ−Ｃ’線位置での断面図である。
【図９】 同実施例のさらに次の工程を表す図であり、
（Ｇ）は平面図、（ｇ）はそのＡ−Ａ’線位置、Ｂ−
Ｂ’線位置及びＣ−Ｃ’線位置での断面図である。
（Ｇ）は平面図、（ｇ）はそのＡ−Ａ’線位置、Ｂ−
Ｂ’線位置及びＣ−Ｃ’線位置での断面図である。
【図１０】 （ａ）、（ｂ）はそれぞれ一実施例で用い
るＬＯＣＯＳ形成用のマスクパターンの一例を示す図で
ある。
るＬＯＣＯＳ形成用のマスクパターンの一例を示す図で
ある。
１ ｐ型半導体基板 ９ ＬＯＣＯＳ １１ トンネル酸化膜 １３ 浮遊ゲート １５ 開口部 １７ シリコン酸化膜 １９ ＯＮＯ膜 ２１ 制御ゲート ２７ ソースライン拡散層 ２９ ドレインライン拡散層 ３１ ゲート酸化膜 ３３ 選択ゲート
Claims (6)
- 【請求項１】 シリコン基板上に絶縁膜を介して形成さ
れた浮遊ゲート電極と、前記浮遊ゲート電極上を層間絶
縁膜を介して覆うライン状の制御ゲート電極と、前記制
御ゲート電極に対して平行方向に、かつ、交互に配され
るライン状のソース、ドレイン用の基板拡散層とを備え
た不揮発性半導体記憶装置において、 同じ制御ゲート電極下に形成される複数の前記浮遊ゲー
トは、それぞれ埋込みにより形成された絶縁膜により分
離されていることを特徴とする不揮発性半導体記憶装
置。 - 【請求項２】 前記浮遊ゲート及び前記制御ゲートの積
層部分の上方及び側方を絶縁膜を介して覆い、ゲート酸
化膜を介して基板上の一部を覆い、かつ、上記制御ゲー
ト電極に対して直交する方向に配されるライン状の選択
ゲート電極と、上記制御ゲート電極に対して平行方向
に、かつ、交互に配されるライン状のソース、ドレイン
用の基板拡散層とを備え、ソースが制御ゲートから離れ
て配され、制御ゲート電極と選択ゲート電極により各記
憶素子のマトリクス選択がなされる請求項１に記載の不
揮発性半導体記憶装置。 - 【請求項３】 前記層間絶縁膜の面積が浮遊ゲートの下
の絶縁膜の面積よりも大きい請求項１又は２に記載の不
揮発性半導体記憶装置。 - 【請求項４】 シリコン基板上に絶縁膜を介して形成さ
れる浮遊ゲート電極と、前記浮遊ゲート電極上を層間絶
縁膜を介して覆うライン状の制御ゲート電極と、前記制
御ゲート電極に対して平行方向に、かつ、交互に配され
るライン状のソース、ドレイン用の基板拡散層とを備え
た不揮発性半導体記憶装置の製造方法において、 シリコン基板上の素子分離領域上に素子分離膜を形成
し、露出したシリコン基板上にゲート酸化膜を形成し、
前記素子分離領域上に浮遊ゲート用導電膜を形成し、素
子分離膜上の前記導電膜に前記基板拡散層方向に並ぶ浮
遊ゲートを分離するための開口部を形成し、その開口部
に堆積により形成された絶縁膜を埋め込む工程を含むこ
とを特徴とする不揮発性半導体記憶装置の製造方法。 - 【請求項５】 シリコン基板上にトンネル酸化膜を介し
て形成される浮遊ゲート電極と、前記浮遊ゲート電極を
層間絶縁膜を介して覆うライン状の制御ゲート電極と、
前記浮遊ゲート及び前記制御ゲートの積層部分の上方及
び側方を絶縁膜を介して覆い、ゲート酸化膜を介して基
板上の一部を覆い、かつ、上記制御ゲート電極に対して
直交する方向に配されるライン状の選択ゲート電極と、
上記制御ゲート電極に対して平行方向に、かつ、交互に
配されるライン状のソース、ドレイン用の基板拡散層と
を備え、ソースが、制御ゲートから離れて配され、制御
ゲート電極と選択ゲート電極により各記憶素子のマトリ
クス選択がなされる不揮発性半導体記憶装置の製造方法
において、 シリコン基板上の素子分離領域上に素子分離膜を形成
し、露出したシリコン基板上にゲート酸化膜を形成し、
前記素子分離領域上に浮遊ゲート用導電膜を形成し、素
子分離膜上の前記導電膜に前記基板拡散層方向に並ぶ浮
遊ゲートを分離するための開口部を形成し、その開口部
に堆積により形成された絶縁膜を埋め込む工程を含むこ
とを特徴とする不揮発性半導体記憶装置の製造方法。 - 【請求項６】 素子分離膜形成工程で、マスクパターン
の少なくともドレインライン側に光補正パターンを付し
たマスクを使用する請求項４又は５に記載の不揮発性半
導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9336389A JPH11150251A (ja) | 1997-11-19 | 1997-11-19 | 半導体記憶装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9336389A JPH11150251A (ja) | 1997-11-19 | 1997-11-19 | 半導体記憶装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11150251A true JPH11150251A (ja) | 1999-06-02 |
Family
ID=18298638
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9336389A Pending JPH11150251A (ja) | 1997-11-19 | 1997-11-19 | 半導体記憶装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11150251A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001196479A (ja) * | 1999-12-27 | 2001-07-19 | Hyundai Electronics Ind Co Ltd | フラッシュメモリ素子の製造方法 |
| US7019355B2 (en) | 2003-09-30 | 2006-03-28 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory and a fabrication method thereof |
-
1997
- 1997-11-19 JP JP9336389A patent/JPH11150251A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001196479A (ja) * | 1999-12-27 | 2001-07-19 | Hyundai Electronics Ind Co Ltd | フラッシュメモリ素子の製造方法 |
| US7019355B2 (en) | 2003-09-30 | 2006-03-28 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory and a fabrication method thereof |
| US7393747B2 (en) | 2003-09-30 | 2008-07-01 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory and a fabrication method thereof |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4325972B2 (ja) | 不揮発性半導体記憶装置を含む半導体集積回路装置の製造方法 | |
| US5786612A (en) | Semiconductor device comprising trench EEPROM | |
| CN100373622C (zh) | 半导体存储器件及其制造方法 | |
| US8269266B2 (en) | Semiconductor device and a method of manufacturing the same | |
| US6927133B2 (en) | Semiconductor memory capable of being driven at low voltage and its manufacture method | |
| US6677200B2 (en) | Method of forming non-volatile memory having floating trap type device | |
| US6570215B2 (en) | Nonvolatile memories with floating gate spacers, and methods of fabrication | |
| JP4027446B2 (ja) | 不揮発性メモリ製造方法 | |
| JPH0621469A (ja) | 多結晶シリコンスペーサトンネル領域を使用した非揮発性メモリセル | |
| JP2002231830A (ja) | 不揮発性半導体記憶装置を含む半導体集積回路装置 | |
| US20100041194A1 (en) | Semiconductor device with split gate memory cell and fabrication method thereof | |
| US6893921B2 (en) | Nonvolatile memories with a floating gate having an upward protrusion | |
| KR20050017582A (ko) | 부분 소노스 형 게이트 구조체를 제조하는 방법 및 그것을갖는 비휘발성 메모리 셀 제조 방법 | |
| JP3812645B2 (ja) | 半導体装置 | |
| JP2000150676A (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
| JPH09321255A (ja) | 不揮発性半導体記憶装置の製造方法 | |
| JP3849759B2 (ja) | 半導体装置 | |
| JP3075192B2 (ja) | 半導体装置の製造方法 | |
| US7951670B2 (en) | Flash memory cell with split gate structure and method for forming the same | |
| JPH11177066A (ja) | 半導体不揮発性記憶装置の製造方法 | |
| JPH11307656A (ja) | フラッシュ・メモリ素子及びその製造方法 | |
| US20120025293A1 (en) | Semiconductor memory device having a floating gate and a control gate and method of manufacturing the same | |
| KR100351051B1 (ko) | 이층 구조의 플로팅 게이트를 갖는 불휘발성 메모리 셀의 제조 방법 | |
| JPH11150251A (ja) | 半導体記憶装置及びその製造方法 | |
| JPH09293842A (ja) | 半導体記憶装置の製造方法 |