JPH11307656A - フラッシュ・メモリ素子及びその製造方法 - Google Patents
フラッシュ・メモリ素子及びその製造方法Info
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- JPH11307656A JPH11307656A JP31707198A JP31707198A JPH11307656A JP H11307656 A JPH11307656 A JP H11307656A JP 31707198 A JP31707198 A JP 31707198A JP 31707198 A JP31707198 A JP 31707198A JP H11307656 A JPH11307656 A JP H11307656A
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- insulating film
- gate
- buried insulating
- floating gate
- semiconductor substrate
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/68—Floating-gate IGFETs
- H10D30/6891—Floating-gate IGFETs characterised by the shapes, relative sizes or dispositions of the floating gate electrode
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/90—MOSFET type gate sidewall insulating spacer
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- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】
【課題】消去動作の効率の低下を防止できると同時に、
カップリング比を増大させてプログラム動作の効率を向
上させ、プログラム動作の信頼性を維持し、素子の大き
さを減少させ、製造工程を容易、かつ、簡単にできるフ
ラッシュ・メモリ素子及びその製造方法を提供する。 【解決手段】第１導電形の半導体基板３１上につながる
ように形成された第１ゲート絶縁膜３９及び埋立て絶縁
膜４１のうちの第１ゲート絶縁膜３９上には、埋立て絶
縁膜４１の一部分と重畳するようにフローティング・ゲ
ート４５、第２ゲート絶縁膜４７、コントロール・ゲー
ト４９及びキャップ絶縁膜５１が形成されて、各側面に
は側壁５３又は第３ゲート絶縁膜５７が形成され、埋立
て絶縁膜４１上には消去ゲート５９が形成され、埋立て
絶縁膜４１の下部にはソース領域が、フローティング・
ゲート４５の埋立て絶縁膜４２と重畳しない側面側の半
導体基板３１内にはドレーン領域６１が形成されること
により、フラッシュ・メモリ素子が構成される。
カップリング比を増大させてプログラム動作の効率を向
上させ、プログラム動作の信頼性を維持し、素子の大き
さを減少させ、製造工程を容易、かつ、簡単にできるフ
ラッシュ・メモリ素子及びその製造方法を提供する。 【解決手段】第１導電形の半導体基板３１上につながる
ように形成された第１ゲート絶縁膜３９及び埋立て絶縁
膜４１のうちの第１ゲート絶縁膜３９上には、埋立て絶
縁膜４１の一部分と重畳するようにフローティング・ゲ
ート４５、第２ゲート絶縁膜４７、コントロール・ゲー
ト４９及びキャップ絶縁膜５１が形成されて、各側面に
は側壁５３又は第３ゲート絶縁膜５７が形成され、埋立
て絶縁膜４１上には消去ゲート５９が形成され、埋立て
絶縁膜４１の下部にはソース領域が、フローティング・
ゲート４５の埋立て絶縁膜４２と重畳しない側面側の半
導体基板３１内にはドレーン領域６１が形成されること
により、フラッシュ・メモリ素子が構成される。
Description
【０００１】
【発明の属する技術分野】本発明は、フラッシュ・メモ
リ(Flash Memory)素子及びその製造方法に関するもの
で、特に、フローティング・ゲート(floating gate) に
貯蔵された電子を消去ゲート(erase gate)にトンネリン
グさせるフラッシュ・メモリ素子及びその製造方法に関
するものである。
リ(Flash Memory)素子及びその製造方法に関するもの
で、特に、フローティング・ゲート(floating gate) に
貯蔵された電子を消去ゲート(erase gate)にトンネリン
グさせるフラッシュ・メモリ素子及びその製造方法に関
するものである。
【０００２】
【従来の技術】フラッシュ・メモリ素子は、フローティ
ング・ゲートとコントロール・ゲート(control gate)と
が積層された構造を持ち、複数のメモリセルを同時に消
去できるために消去速度が早い不揮発性半導体メモリ素
子である。フラッシュ・メモリ素子では、コントロール
・ゲートに高い電圧を印加して、ドレイン領域付近で発
生されるホットエレクトロン(hot-electron)がフローテ
ィング・ゲートに注入されることにより、データの書き
込み動作、いわゆるプログラム動作が行われる。このと
き、コントロール・ゲートに印加される電圧に対するフ
ローティング・ゲートに印加される電圧の比をカップリ
ング比(coupling ratio)といい、このカップリング比が
大きくなるほどプログラム動作の効率が増加する。
ング・ゲートとコントロール・ゲート(control gate)と
が積層された構造を持ち、複数のメモリセルを同時に消
去できるために消去速度が早い不揮発性半導体メモリ素
子である。フラッシュ・メモリ素子では、コントロール
・ゲートに高い電圧を印加して、ドレイン領域付近で発
生されるホットエレクトロン(hot-electron)がフローテ
ィング・ゲートに注入されることにより、データの書き
込み動作、いわゆるプログラム動作が行われる。このと
き、コントロール・ゲートに印加される電圧に対するフ
ローティング・ゲートに印加される電圧の比をカップリ
ング比(coupling ratio)といい、このカップリング比が
大きくなるほどプログラム動作の効率が増加する。
【０００３】また、データの消去動作は、深い接合を有
するソース領域に高電圧を印加して、ファウラ・ノルド
ハイム・トンネリング(Fowler-Nordheim tunneling) に
よって、フローティング・ゲートの電子がソース領域或
いは半導体基板にトンネリングされるようにすることで
行われる。図４は、従来のフラッシュ・メモリ素子の断
面図である。
するソース領域に高電圧を印加して、ファウラ・ノルド
ハイム・トンネリング(Fowler-Nordheim tunneling) に
よって、フローティング・ゲートの電子がソース領域或
いは半導体基板にトンネリングされるようにすることで
行われる。図４は、従来のフラッシュ・メモリ素子の断
面図である。
【０００４】従来のフラッシュ・メモリ素子は、Ｐ形の
半導体基板１１の所定部分に、第１ゲート絶縁膜１３及
び不純物がドーピングされた多結晶シリコンから成るフ
ローティング・ゲート１５が形成される。そして、フロ
ーティング・ゲート１５上に、第２ゲート絶縁膜１７及
びコントロール・ゲート１９が形成される。上記コント
ロール・ゲート１９は、チャネルの長さ方向と交差する
方向に縞模様に（図に示していない）にパターニングさ
れて形成される。また、フローディング・ゲート１５の
両側面の半導体基板１１内に、ソース領域２７及びドレ
イン領域２９がそれぞれ形成される。それから、第１ゲ
ート絶縁膜１３、フローティング・ゲート１５、第２ゲ
ート絶縁膜１７及びコントロール・ゲート１９の各側面
に側壁２５が形成される。さらに、ソース領域２７を囲
むように、Ｎ形の不純物が低濃度でドーピングされた低
濃度領域２３が形成される。
半導体基板１１の所定部分に、第１ゲート絶縁膜１３及
び不純物がドーピングされた多結晶シリコンから成るフ
ローティング・ゲート１５が形成される。そして、フロ
ーティング・ゲート１５上に、第２ゲート絶縁膜１７及
びコントロール・ゲート１９が形成される。上記コント
ロール・ゲート１９は、チャネルの長さ方向と交差する
方向に縞模様に（図に示していない）にパターニングさ
れて形成される。また、フローディング・ゲート１５の
両側面の半導体基板１１内に、ソース領域２７及びドレ
イン領域２９がそれぞれ形成される。それから、第１ゲ
ート絶縁膜１３、フローティング・ゲート１５、第２ゲ
ート絶縁膜１７及びコントロール・ゲート１９の各側面
に側壁２５が形成される。さらに、ソース領域２７を囲
むように、Ｎ形の不純物が低濃度でドーピングされた低
濃度領域２３が形成される。
【０００５】上述の構造のフラッシュ・メモリ素子で
は、プログラム動作の時には、ソース領域２７を接地さ
せた状態で、コントロール・ゲート１９に１２Ｖ程度の
ゲート電圧(Vg)を印加して、ドレーン領域２９に５〜６
Ｖ程度のドレーン電圧(Vd)を印加する。コントロール・
ゲート１９に印加されるゲート電圧(Vg)によってフロー
ティング・ゲート１５の下部の半導体基板１１内にチャ
ネル領域が形成され、ドレーン領域２９に印加されるド
レーン電圧(Vd)によって電子が加速されて、加速された
電子は第１ゲート絶縁膜１３のエネルギー障壁を飛び越
えて、フローティング・ゲート１５に注入される。この
ように、フラッシュ・メモリ素子の臨界電圧が高くなる
ことにより、プログラム動作がなされる。
は、プログラム動作の時には、ソース領域２７を接地さ
せた状態で、コントロール・ゲート１９に１２Ｖ程度の
ゲート電圧(Vg)を印加して、ドレーン領域２９に５〜６
Ｖ程度のドレーン電圧(Vd)を印加する。コントロール・
ゲート１９に印加されるゲート電圧(Vg)によってフロー
ティング・ゲート１５の下部の半導体基板１１内にチャ
ネル領域が形成され、ドレーン領域２９に印加されるド
レーン電圧(Vd)によって電子が加速されて、加速された
電子は第１ゲート絶縁膜１３のエネルギー障壁を飛び越
えて、フローティング・ゲート１５に注入される。この
ように、フラッシュ・メモリ素子の臨界電圧が高くなる
ことにより、プログラム動作がなされる。
【０００６】上記プログラム動作の効率は、コントロー
ル・ゲート１９に印加されるゲート電圧(Vg)に対するフ
ローティング・ゲート１５に誘導される電圧の大きさに
左右される。即ち、コントロール・ゲート１９に印加さ
れるゲート電圧(Vg)に対するフローティング・ゲート１
５に誘導される電圧の大きさを表わすカップリング比(c
oupling ratio)が大きいほど、プログラム動作の効率が
向上される。カップリング比は、第１ゲート絶縁膜１３
の静電容量を減少させるか、又は第２ゲート絶縁膜１７
の静電容量を増加させるほど、大きくなる。従って、第
１ゲート絶縁膜１３の静電容量を減少させるためには、
第１ゲート絶縁膜１３を厚く形成すればよい。また、第
２ゲート絶縁膜１７の静電容量を増加させるためには、
例えば、第２ゲート絶縁膜１７を酸化物−窒化物−酸化
物(Oxide-Nitride-Oxide：以下ＯＮＯと称す) 構造の膜
で形成すればよい。
ル・ゲート１９に印加されるゲート電圧(Vg)に対するフ
ローティング・ゲート１５に誘導される電圧の大きさに
左右される。即ち、コントロール・ゲート１９に印加さ
れるゲート電圧(Vg)に対するフローティング・ゲート１
５に誘導される電圧の大きさを表わすカップリング比(c
oupling ratio)が大きいほど、プログラム動作の効率が
向上される。カップリング比は、第１ゲート絶縁膜１３
の静電容量を減少させるか、又は第２ゲート絶縁膜１７
の静電容量を増加させるほど、大きくなる。従って、第
１ゲート絶縁膜１３の静電容量を減少させるためには、
第１ゲート絶縁膜１３を厚く形成すればよい。また、第
２ゲート絶縁膜１７の静電容量を増加させるためには、
例えば、第２ゲート絶縁膜１７を酸化物−窒化物−酸化
物(Oxide-Nitride-Oxide：以下ＯＮＯと称す) 構造の膜
で形成すればよい。
【０００７】一方、フラッシュ・メモリ素子にプログラ
ム動作により書き込まれたデータを消去する時は、コン
トロール・ゲート１９を接地させるか、又は’−’電圧
を印加した状態で、ソース領域２３に１５Ｖ以上のソー
ス電圧(Vs)を印加して、フローティング・ゲート１５内
の電子をソース領域２７にトンネリングさせる。上記電
子は、ファウラ・ノルドハイム・トンネリング(Fowler-
Nordheim tunneling)によって、フローティング・ゲー
ト１５から第１ゲート絶縁膜１３を通ってソース領域２
７に移動されることにより、フラッシュ・メモリ素子の
臨界電圧が低くなって、消去動作がなされる。
ム動作により書き込まれたデータを消去する時は、コン
トロール・ゲート１９を接地させるか、又は’−’電圧
を印加した状態で、ソース領域２３に１５Ｖ以上のソー
ス電圧(Vs)を印加して、フローティング・ゲート１５内
の電子をソース領域２７にトンネリングさせる。上記電
子は、ファウラ・ノルドハイム・トンネリング(Fowler-
Nordheim tunneling)によって、フローティング・ゲー
ト１５から第１ゲート絶縁膜１３を通ってソース領域２
７に移動されることにより、フラッシュ・メモリ素子の
臨界電圧が低くなって、消去動作がなされる。
【０００８】このとき、低濃度領域２３の接合を深く拡
散させておくことにより、ソース領域２７に高い電圧が
印加される時にソース領域２７の接合破壊(junction br
eakdown)が起こることを防止する。また、上記フラッシ
ュ・メモリ素子の消去動作の効率を向上させるために
は、電子が第１ゲート絶縁膜１３を通ってフローティン
グ・ゲート１５からソース領域２７に移動されるので、
第１ゲート絶縁膜１３を薄く形成することが必要であ
る。
散させておくことにより、ソース領域２７に高い電圧が
印加される時にソース領域２７の接合破壊(junction br
eakdown)が起こることを防止する。また、上記フラッシ
ュ・メモリ素子の消去動作の効率を向上させるために
は、電子が第１ゲート絶縁膜１３を通ってフローティン
グ・ゲート１５からソース領域２７に移動されるので、
第１ゲート絶縁膜１３を薄く形成することが必要であ
る。
【０００９】次に、図５，図６を用いて、従来のフラッ
シュ・メモリ素子の製造方法を説明する。図５，図６
は、従来のフラッシュ・メモリ素子の各製造工程図であ
る。先ず、図５（Ａ）に示すように、Ｐ形の半導体基板
１１の表面を熱酸化させて、第１ゲート絶縁膜１３を形
成する。そして、第１ゲート絶縁膜１３上に、不純物が
ドーピングされた多結晶シリコンを化学気相成長(Chemi
cal Vapor Deposition：以下ＣＶＤと称す) 法で成長さ
せた後、フォトリソグラフィ法によってチャネルの長さ
方向である第１方向に縞模様にパターニング( 図示され
ていない) して、フローティング・ゲート１５を形成す
る。
シュ・メモリ素子の製造方法を説明する。図５，図６
は、従来のフラッシュ・メモリ素子の各製造工程図であ
る。先ず、図５（Ａ）に示すように、Ｐ形の半導体基板
１１の表面を熱酸化させて、第１ゲート絶縁膜１３を形
成する。そして、第１ゲート絶縁膜１３上に、不純物が
ドーピングされた多結晶シリコンを化学気相成長(Chemi
cal Vapor Deposition：以下ＣＶＤと称す) 法で成長さ
せた後、フォトリソグラフィ法によってチャネルの長さ
方向である第１方向に縞模様にパターニング( 図示され
ていない) して、フローティング・ゲート１５を形成す
る。
【００１０】次に、図５（Ｂ）に示すように、半導体基
板１１上に、縞模様にパターニングされたフローティン
グ・ゲート１５を覆うように、ＯＮＯ構造を持つ第２ゲ
ート絶縁膜１７を形成する。そして、第２ゲート絶縁膜
１７上に、不純物がドーピングされた多結晶シリコンを
ＣＶＤ法で成長させる。次に、図６（Ａ）に示すよう
に、コントロール・ゲート１９、第２ゲート絶縁膜１
７、フローティング・ゲート１５及び第１ゲート絶縁膜
１３を、フォトリソグラフィ法で、第１方向と垂直する
第２方向に順次的にパターニングする。このとき、第１
ゲート絶縁膜１３は、８〜１０ｎｍ程度の厚さで形成さ
れる。
板１１上に、縞模様にパターニングされたフローティン
グ・ゲート１５を覆うように、ＯＮＯ構造を持つ第２ゲ
ート絶縁膜１７を形成する。そして、第２ゲート絶縁膜
１７上に、不純物がドーピングされた多結晶シリコンを
ＣＶＤ法で成長させる。次に、図６（Ａ）に示すよう
に、コントロール・ゲート１９、第２ゲート絶縁膜１
７、フローティング・ゲート１５及び第１ゲート絶縁膜
１３を、フォトリソグラフィ法で、第１方向と垂直する
第２方向に順次的にパターニングする。このとき、第１
ゲート絶縁膜１３は、８〜１０ｎｍ程度の厚さで形成さ
れる。
【００１１】そして、半導体基板１１の所定部分を露出
させるフォトレジスト・パターン２１を形成する。この
フォトレジスト・パターン２１及びコントロール・ゲー
ト１９をマスクとして用いて、半導体基板１１の露出部
分にＮ形の低濃度の不純物を注入して、低濃度領域２３
を形成する。このとき、低濃度領域２３をフローティン
グ・ゲート１５の所定部分と重なるように形成する。
させるフォトレジスト・パターン２１を形成する。この
フォトレジスト・パターン２１及びコントロール・ゲー
ト１９をマスクとして用いて、半導体基板１１の露出部
分にＮ形の低濃度の不純物を注入して、低濃度領域２３
を形成する。このとき、低濃度領域２３をフローティン
グ・ゲート１５の所定部分と重なるように形成する。
【００１２】最後に、図６（Ｂ）に示すように、フォト
レジスト・パターン２１を除去する。そして、半導体基
板１１上に、コントロール・ゲート１９を覆うように酸
化シリコンをＣＶＤ法で成長させてエッチバックし、第
１ゲート絶縁膜１３、フローティング・ゲート１５、第
２ゲート絶縁膜１７及びコントロール・ゲート１９の両
側面に側壁２５を形成する。さらに、コントロール・ゲ
ート１９及び側壁２５をマスクとして用いて、半導体基
板１１にＮ形の不純物を高濃度にイオン注入して、ソー
ス領域２７及びドレーン領域２９を形成する。上記ソー
ス領域２７は、低濃度領域２３によって取り囲まれるよ
うに形成する。
レジスト・パターン２１を除去する。そして、半導体基
板１１上に、コントロール・ゲート１９を覆うように酸
化シリコンをＣＶＤ法で成長させてエッチバックし、第
１ゲート絶縁膜１３、フローティング・ゲート１５、第
２ゲート絶縁膜１７及びコントロール・ゲート１９の両
側面に側壁２５を形成する。さらに、コントロール・ゲ
ート１９及び側壁２５をマスクとして用いて、半導体基
板１１にＮ形の不純物を高濃度にイオン注入して、ソー
ス領域２７及びドレーン領域２９を形成する。上記ソー
ス領域２７は、低濃度領域２３によって取り囲まれるよ
うに形成する。
【００１３】
【発明が解決しようとする課題】従来の技術において、
消去動作の効率を向上させるためには、第１ゲート絶縁
膜１３を薄く形成しなければならない。しかし、第１ゲ
ート絶縁膜を薄く形成すると、カップリング比が減少
し、プログラミング動作の効率が減少されるという問題
点がある。
消去動作の効率を向上させるためには、第１ゲート絶縁
膜１３を薄く形成しなければならない。しかし、第１ゲ
ート絶縁膜を薄く形成すると、カップリング比が減少
し、プログラミング動作の効率が減少されるという問題
点がある。
【００１４】また、第１ゲート酸化膜１３は薄く形成し
にくい。さらに、第１ゲート酸化膜１３を薄く形成する
と、フローティング・ゲート１５に貯蔵された電子がド
レーン電圧によって消去されるおそれがあり、プログラ
ム動作の信頼性が低下するという問題点がある。また、
消去動作の時、ソース領域２７に印加される高電圧によ
ってソース領域２７が接合破壊されるのを防止するため
の低濃度領域２３を形成しなければならないので、フラ
ッシュ・メモリ素子の大きさが増加され、その製造工程
が複雑になるという問題点がある。
にくい。さらに、第１ゲート酸化膜１３を薄く形成する
と、フローティング・ゲート１５に貯蔵された電子がド
レーン電圧によって消去されるおそれがあり、プログラ
ム動作の信頼性が低下するという問題点がある。また、
消去動作の時、ソース領域２７に印加される高電圧によ
ってソース領域２７が接合破壊されるのを防止するため
の低濃度領域２３を形成しなければならないので、フラ
ッシュ・メモリ素子の大きさが増加され、その製造工程
が複雑になるという問題点がある。
【００１５】そこで、本発明はこのような従来の課題に
鑑みてなされたもので、消去動作の効率の低下を防止で
きると同時に、カップリング比を増大させてプログラム
動作の効率を向上させ、プログラム動作の信頼性を維持
し、素子の大きさを減少させ、製造工程を容易、かつ、
簡単にできるフラッシュ・メモリ素子及びその製造方法
を提供することにある。
鑑みてなされたもので、消去動作の効率の低下を防止で
きると同時に、カップリング比を増大させてプログラム
動作の効率を向上させ、プログラム動作の信頼性を維持
し、素子の大きさを減少させ、製造工程を容易、かつ、
簡単にできるフラッシュ・メモリ素子及びその製造方法
を提供することにある。
【００１６】
【課題を解決するための手段】このため、請求項１の発
明に係るフラッシュ・メモリ素子は、第１導電形の半導
体基板と、前記半導体基板上の所定部分に形成された第
１ゲート絶縁膜と、前記半導体基板上の所定部分に前記
第１ゲート絶縁膜とつながるように形成された埋立て絶
縁膜と、前記第１ゲート絶縁膜上に、前記埋立て絶縁膜
の一部分と重畳されるように形成されたフローティング
・ゲートと、前記フローティング・ゲートの上面及び前
記埋立て絶縁膜と重畳する側面に形成された第２及び第
３ゲート絶縁膜と、前記第２ゲート絶縁膜上に、一側面
は、前記フローティング・ゲートの前記埋立て絶縁膜と
重畳しない側面と略一致し、他側面は、前記フローティ
ング・ゲートの埋立て絶縁膜側側面より短く、かつ、前
記埋立て絶縁膜と重畳されるように形成されたコントロ
ール・ゲートと、前記フローティング・ゲート上の、前
記コントロール・ゲートの埋立て絶縁膜側側面に形成さ
れた絶縁性の側壁と、前記埋立て絶縁膜上に、前記第３
ゲート絶縁膜及び前記側壁によって前記フローティング
・ゲート及び前記コントロール・ゲートと電気的に離隔
されるように形成された消去ゲートと、前記半導体基板
内の、前記埋立て絶縁膜の下部に形成された第２導電形
のソース領域及び前記フローティング・ゲートの前記埋
立て絶縁膜と重畳しない側面側に形成された第２導電形
のドレーン領域と、を含む構成とした。
明に係るフラッシュ・メモリ素子は、第１導電形の半導
体基板と、前記半導体基板上の所定部分に形成された第
１ゲート絶縁膜と、前記半導体基板上の所定部分に前記
第１ゲート絶縁膜とつながるように形成された埋立て絶
縁膜と、前記第１ゲート絶縁膜上に、前記埋立て絶縁膜
の一部分と重畳されるように形成されたフローティング
・ゲートと、前記フローティング・ゲートの上面及び前
記埋立て絶縁膜と重畳する側面に形成された第２及び第
３ゲート絶縁膜と、前記第２ゲート絶縁膜上に、一側面
は、前記フローティング・ゲートの前記埋立て絶縁膜と
重畳しない側面と略一致し、他側面は、前記フローティ
ング・ゲートの埋立て絶縁膜側側面より短く、かつ、前
記埋立て絶縁膜と重畳されるように形成されたコントロ
ール・ゲートと、前記フローティング・ゲート上の、前
記コントロール・ゲートの埋立て絶縁膜側側面に形成さ
れた絶縁性の側壁と、前記埋立て絶縁膜上に、前記第３
ゲート絶縁膜及び前記側壁によって前記フローティング
・ゲート及び前記コントロール・ゲートと電気的に離隔
されるように形成された消去ゲートと、前記半導体基板
内の、前記埋立て絶縁膜の下部に形成された第２導電形
のソース領域及び前記フローティング・ゲートの前記埋
立て絶縁膜と重畳しない側面側に形成された第２導電形
のドレーン領域と、を含む構成とした。
【００１７】請求項２の発明に係るフラッシュ・メモリ
素子では、前記第１ゲート絶縁膜が２０〜４０ｎｍの厚
さで形成される構成とした。請求項３の発明に係るフラ
ッシュ・メモリ素子の製造方法は、第１導電形の半導体
基板上の所定部分に第２導電形の不純物を高濃度でイオ
ン注入する工程と、前記不純物が高濃度で注入された部
分を含む前記半導体基板の表面を酸化させて、第１ゲー
ト絶縁膜及び埋立て絶縁膜を形成すると同時に、前記不
純物を拡散させてソース領域を形成する工程と、前記第
１ゲート酸化膜及び埋立て絶縁膜上に、第１方向にパタ
ーニングされたフローティング・ゲートを形成する工程
と、前記フローティング・ゲート上に、前記フローティ
ング・ゲートと直交する第２方向にパターニングされ、
一側面が前記埋立て絶縁膜と重畳する第２ゲート絶縁
膜、コントロール・ゲート及びキャップ酸化膜を順次形
成する工程と、前記第２ゲート絶縁膜、前記コントロー
ル・ゲート及び前記キャップ酸化膜の前記埋立て絶縁膜
と重畳する側面に絶縁性の側壁を形成する工程と、前記
キャップ酸化膜及び前記側壁をマスクとして用いて、前
記フローティング・ゲート及び前記第１ゲート絶縁膜を
パターニングする工程と、前記フローティング・ゲート
の前記埋立て絶縁膜と重畳する側面に第３ゲート絶縁膜
を形成する工程と、前記埋立て絶縁膜上に消去ゲートを
形成する工程と、前記半導体基板の露出された部分に第
２導電形の不純物を高濃度でイオン注入してドレーン領
域を形成する工程と、を備えることとした。
素子では、前記第１ゲート絶縁膜が２０〜４０ｎｍの厚
さで形成される構成とした。請求項３の発明に係るフラ
ッシュ・メモリ素子の製造方法は、第１導電形の半導体
基板上の所定部分に第２導電形の不純物を高濃度でイオ
ン注入する工程と、前記不純物が高濃度で注入された部
分を含む前記半導体基板の表面を酸化させて、第１ゲー
ト絶縁膜及び埋立て絶縁膜を形成すると同時に、前記不
純物を拡散させてソース領域を形成する工程と、前記第
１ゲート酸化膜及び埋立て絶縁膜上に、第１方向にパタ
ーニングされたフローティング・ゲートを形成する工程
と、前記フローティング・ゲート上に、前記フローティ
ング・ゲートと直交する第２方向にパターニングされ、
一側面が前記埋立て絶縁膜と重畳する第２ゲート絶縁
膜、コントロール・ゲート及びキャップ酸化膜を順次形
成する工程と、前記第２ゲート絶縁膜、前記コントロー
ル・ゲート及び前記キャップ酸化膜の前記埋立て絶縁膜
と重畳する側面に絶縁性の側壁を形成する工程と、前記
キャップ酸化膜及び前記側壁をマスクとして用いて、前
記フローティング・ゲート及び前記第１ゲート絶縁膜を
パターニングする工程と、前記フローティング・ゲート
の前記埋立て絶縁膜と重畳する側面に第３ゲート絶縁膜
を形成する工程と、前記埋立て絶縁膜上に消去ゲートを
形成する工程と、前記半導体基板の露出された部分に第
２導電形の不純物を高濃度でイオン注入してドレーン領
域を形成する工程と、を備えることとした。
【００１８】請求項４の発明に係るフラッシュ・メモリ
素子の製造方法では、前記第１ゲート絶縁膜を２０〜４
０ｎｍの厚さに形成することとした。
素子の製造方法では、前記第１ゲート絶縁膜を２０〜４
０ｎｍの厚さに形成することとした。
【００１９】
【発明の実施の形態】以下、本発明の実施の形態を添付
の図面を参照して説明する。図１は、本発明に係るフラ
ッシュ・メモリ素子の構造の一実施形態の断面図であ
る。本発明に係るフラッシュ・メモリ素子は、半導体基
板３１、第１，第２，第３ゲート絶縁膜３９，４７，５
７、埋立て絶縁膜４１、フローティング・ゲート４５、
コントロール・ゲート４９、消去ゲート５９、ソース領
域４３及びドレーン領域６１を含むものである。
の図面を参照して説明する。図１は、本発明に係るフラ
ッシュ・メモリ素子の構造の一実施形態の断面図であ
る。本発明に係るフラッシュ・メモリ素子は、半導体基
板３１、第１，第２，第３ゲート絶縁膜３９，４７，５
７、埋立て絶縁膜４１、フローティング・ゲート４５、
コントロール・ゲート４９、消去ゲート５９、ソース領
域４３及びドレーン領域６１を含むものである。
【００２０】Ｐ形の半導体基板３１内の所定部分に、Ｎ
形の不純物が高濃度でドーピングされたソース領域４３
及びドレーン領域６１が形成される。上記のソース領域
４３とドレーン領域６１との間はチャネル領域となる。
第１ゲート絶縁膜３９は、半導体基板３１のチャネル領
域上に形成され、埋立て絶縁膜４１は、第１ゲート絶縁
膜３９とつながるように、半導体基板３１のソース領域
４３上に形成される。第１ゲート絶縁膜３９及び埋立て
絶縁膜４１は、熱酸化法によって同時に形成されるもの
で、それぞれ２０〜４０ｎｍ及び１００〜２００ｎｍ程
度の厚さで形成される。
形の不純物が高濃度でドーピングされたソース領域４３
及びドレーン領域６１が形成される。上記のソース領域
４３とドレーン領域６１との間はチャネル領域となる。
第１ゲート絶縁膜３９は、半導体基板３１のチャネル領
域上に形成され、埋立て絶縁膜４１は、第１ゲート絶縁
膜３９とつながるように、半導体基板３１のソース領域
４３上に形成される。第１ゲート絶縁膜３９及び埋立て
絶縁膜４１は、熱酸化法によって同時に形成されるもの
で、それぞれ２０〜４０ｎｍ及び１００〜２００ｎｍ程
度の厚さで形成される。
【００２１】フローティング・ゲート４５は、第１ゲー
ト絶縁膜３９上に、埋立て絶縁膜４１と一部分が重畳さ
れるように形成される。フローティング・ゲート４５
は、不純物がドーピングされた多結晶シリコンであり、
１５０〜３００ｎｍ程度の厚さで形成される。第２ゲー
ト絶縁膜４７はフローティング・ゲート４５上に形成さ
れ、第２ゲート絶縁膜４７上にコントロール・ゲート４
９が形成される。第２ゲート絶縁膜４７は、酸化膜又は
酸化物−窒化物−酸化物(Oxide-Nitride-Oxide：以下Ｏ
ＮＯと称す) の構造の膜であり、２０〜３０ｎｍ程度の
厚さで形成され、コントロール・ゲート４９は、不純物
のドーピングされた多結晶シリコンにより、２００〜３
００ｎｍ程度の厚さを有し、チャネルの長さ方向と交差
する方向に縞模様（図に示されてない）に形成される。
コントロール・ゲート４９の埋立て絶縁膜４１と重畳し
ないドレーン領域６１側の一側面は、フローティング・
ゲート４５の側面と略一致し、ソース領域４３側の他側
面は、フローティング・ゲート４５の側面より短く、埋
立て絶縁膜４１と重畳されるように形成される。コント
ロール・ゲート４９上には、キャップ酸化膜５１が形成
される。
ト絶縁膜３９上に、埋立て絶縁膜４１と一部分が重畳さ
れるように形成される。フローティング・ゲート４５
は、不純物がドーピングされた多結晶シリコンであり、
１５０〜３００ｎｍ程度の厚さで形成される。第２ゲー
ト絶縁膜４７はフローティング・ゲート４５上に形成さ
れ、第２ゲート絶縁膜４７上にコントロール・ゲート４
９が形成される。第２ゲート絶縁膜４７は、酸化膜又は
酸化物−窒化物−酸化物(Oxide-Nitride-Oxide：以下Ｏ
ＮＯと称す) の構造の膜であり、２０〜３０ｎｍ程度の
厚さで形成され、コントロール・ゲート４９は、不純物
のドーピングされた多結晶シリコンにより、２００〜３
００ｎｍ程度の厚さを有し、チャネルの長さ方向と交差
する方向に縞模様（図に示されてない）に形成される。
コントロール・ゲート４９の埋立て絶縁膜４１と重畳し
ないドレーン領域６１側の一側面は、フローティング・
ゲート４５の側面と略一致し、ソース領域４３側の他側
面は、フローティング・ゲート４５の側面より短く、埋
立て絶縁膜４１と重畳されるように形成される。コント
ロール・ゲート４９上には、キャップ酸化膜５１が形成
される。
【００２２】フローティング・ゲート４５の埋立て絶縁
膜４１と重畳される側、即ち、ソース領域４３側の側面
には第３ゲート絶縁膜５７が形成され、フローティング
・ゲート４５上の、第２ゲート絶縁膜４７、コントロー
ル・ゲート４９及びキャップ酸化膜５１のソース領域４
３側の他側面には絶縁性の側壁５３が形成される。消去
ゲート５９は、埋立て絶縁膜４１上に、第３ゲート絶縁
膜５７によってフローティング・ゲート４５と、キャッ
プ酸化膜５１及び側壁５３によってコントロール・ゲー
ト４９と、それぞれ電気的に離隔されるように形成され
る。
膜４１と重畳される側、即ち、ソース領域４３側の側面
には第３ゲート絶縁膜５７が形成され、フローティング
・ゲート４５上の、第２ゲート絶縁膜４７、コントロー
ル・ゲート４９及びキャップ酸化膜５１のソース領域４
３側の他側面には絶縁性の側壁５３が形成される。消去
ゲート５９は、埋立て絶縁膜４１上に、第３ゲート絶縁
膜５７によってフローティング・ゲート４５と、キャッ
プ酸化膜５１及び側壁５３によってコントロール・ゲー
ト４９と、それぞれ電気的に離隔されるように形成され
る。
【００２３】上述のような構造のフラッシュ・メモリ素
子では、プログラム動作の時には、ソース領域４３を接
地させた状態で、コントロール・ゲート４９に１２Ｖ程
度のゲート電圧(Vg)を印加して、ドレーン領域６１に５
〜６Ｖ程度のドレーン電圧(Vd)を印加する。コントロー
ル・ゲート４９に印加されるゲート電圧(Vg)によってフ
ローティング・ゲート４５の下部の半導体基板３１にチ
ャネルが形成され、ドレーン領域６１に印加されるドレ
ーン電圧(Ng)によって加速される電子が第１ゲート絶縁
膜３９のエネルギー障壁を飛び越えてフローティング・
ゲート４５に注入される。このように、フラッシュ・メ
モリ素子の臨界電圧が高くなって、プログラム動作がな
される。
子では、プログラム動作の時には、ソース領域４３を接
地させた状態で、コントロール・ゲート４９に１２Ｖ程
度のゲート電圧(Vg)を印加して、ドレーン領域６１に５
〜６Ｖ程度のドレーン電圧(Vd)を印加する。コントロー
ル・ゲート４９に印加されるゲート電圧(Vg)によってフ
ローティング・ゲート４５の下部の半導体基板３１にチ
ャネルが形成され、ドレーン領域６１に印加されるドレ
ーン電圧(Ng)によって加速される電子が第１ゲート絶縁
膜３９のエネルギー障壁を飛び越えてフローティング・
ゲート４５に注入される。このように、フラッシュ・メ
モリ素子の臨界電圧が高くなって、プログラム動作がな
される。
【００２４】また、プログラム動作により書き込まれた
データを消去する時は、コントロール・ゲート４９を接
地させるか、又は、’−’電圧を印加した状態で、消去
ゲート５９に１５Ｖ以上の高電圧を印加して、フローテ
ィング・ゲート４５内の電子をソース領域４３にトンネ
リングさせる。このとき、電子は、フローティング・ゲ
ート４５から第３ゲート絶縁膜５７を通って消去ゲート
５９へ移動されることにより、フラッシュ・メモリ素子
の臨界電圧が低くなって消去動作がなされる。このと
き、フローティング・ゲート４５のエッジに電界が集中
するので、消去動作の効率が向上される。
データを消去する時は、コントロール・ゲート４９を接
地させるか、又は、’−’電圧を印加した状態で、消去
ゲート５９に１５Ｖ以上の高電圧を印加して、フローテ
ィング・ゲート４５内の電子をソース領域４３にトンネ
リングさせる。このとき、電子は、フローティング・ゲ
ート４５から第３ゲート絶縁膜５７を通って消去ゲート
５９へ移動されることにより、フラッシュ・メモリ素子
の臨界電圧が低くなって消去動作がなされる。このと
き、フローティング・ゲート４５のエッジに電界が集中
するので、消去動作の効率が向上される。
【００２５】本実施形態のフラッシュ・メモリ素子で
は、第１ゲート絶縁膜３９を厚く形成できるので、第１
ゲート絶縁膜３９の静電容量が小さくなり、また、フロ
ーティング・ゲート４５及びコントロール・ゲート４９
が埋立て絶縁膜４１上に重畳されて、フローティング・
ゲート４５の面積は従来よりも広く形成できるので、第
２ゲート絶縁膜４７の静電容量が大きくなる。従って、
コントロール・ゲート４９に印加されるゲート電圧(Vg)
に対するフローティング・ゲート４５に誘導される電圧
の大きさを表わすカップリング比が増加されて、プログ
ラム動作の効率が向上される。また、プログラム動作の
信頼性を維持できる。
は、第１ゲート絶縁膜３９を厚く形成できるので、第１
ゲート絶縁膜３９の静電容量が小さくなり、また、フロ
ーティング・ゲート４５及びコントロール・ゲート４９
が埋立て絶縁膜４１上に重畳されて、フローティング・
ゲート４５の面積は従来よりも広く形成できるので、第
２ゲート絶縁膜４７の静電容量が大きくなる。従って、
コントロール・ゲート４９に印加されるゲート電圧(Vg)
に対するフローティング・ゲート４５に誘導される電圧
の大きさを表わすカップリング比が増加されて、プログ
ラム動作の効率が向上される。また、プログラム動作の
信頼性を維持できる。
【００２６】また、ソース領域４３の接合破壊を防止す
るための低濃度領域が必要でないため、フラッシュ・メ
モリ素子の大きさを減少させることができる。さらに、
１５Ｖ以上の高電圧を、ソース領域ではなく、消去ゲー
ト５９に印加して消去動作を行うので、ソース領域４３
を浅い接合(shallow junction)構造で形成しても、接合
破壊の発生を防止できる。
るための低濃度領域が必要でないため、フラッシュ・メ
モリ素子の大きさを減少させることができる。さらに、
１５Ｖ以上の高電圧を、ソース領域ではなく、消去ゲー
ト５９に印加して消去動作を行うので、ソース領域４３
を浅い接合(shallow junction)構造で形成しても、接合
破壊の発生を防止できる。
【００２７】図２及び図３は、本発明に係るフラッシュ
・メモリ素子の製造方法の一実施形態の各製造工程図で
ある。まず、図２（Ａ）に示すように、第１導電形であ
るＰ形の半導体基板３１の表面を熱酸化して、パッド酸
化膜３３を形成し、パッド酸化膜３３上の所定部分を露
出させるフォトレジスト・パターン３５を形成する。フ
ォトレジスト・パターン３５をマスクとして用いて、ヒ
素(As)又はリン(P) などの第２導電形であるＮ形の不純
物を高濃度でイオン注入して、半導体基板３１にイオン
注入領域３７を形成する。
・メモリ素子の製造方法の一実施形態の各製造工程図で
ある。まず、図２（Ａ）に示すように、第１導電形であ
るＰ形の半導体基板３１の表面を熱酸化して、パッド酸
化膜３３を形成し、パッド酸化膜３３上の所定部分を露
出させるフォトレジスト・パターン３５を形成する。フ
ォトレジスト・パターン３５をマスクとして用いて、ヒ
素(As)又はリン(P) などの第２導電形であるＮ形の不純
物を高濃度でイオン注入して、半導体基板３１にイオン
注入領域３７を形成する。
【００２８】次に、図２（Ｂ）に示すように、フォトレ
ジスト・パターン３５及びパッド酸化膜３３を順次除去
して、半導体基板３１を露出させる。そして、半導体基
板３１の表面を再び熱酸化して、第１ゲート絶縁膜３９
を２０〜４０ｎｍ程度の厚さに形成する。このとき、イ
オン注入領域３７では、イオン注入時に結晶格子が損傷
されるため、イオンが注入されずに結晶格子が損傷され
ない部分より早い速度で酸化される。従って、イオン注
入領域３７が形成された部分には、第１ゲート絶縁膜３
９より厚い埋立て絶縁膜４１が１００〜２００ｎｍ程度
の厚さで形成される。また、この熱酸化処理時には、熱
によってイオン注入領域３７の不純物が拡散されて、埋
立て絶縁膜４１の下部にソース領域４３が形成される。
ジスト・パターン３５及びパッド酸化膜３３を順次除去
して、半導体基板３１を露出させる。そして、半導体基
板３１の表面を再び熱酸化して、第１ゲート絶縁膜３９
を２０〜４０ｎｍ程度の厚さに形成する。このとき、イ
オン注入領域３７では、イオン注入時に結晶格子が損傷
されるため、イオンが注入されずに結晶格子が損傷され
ない部分より早い速度で酸化される。従って、イオン注
入領域３７が形成された部分には、第１ゲート絶縁膜３
９より厚い埋立て絶縁膜４１が１００〜２００ｎｍ程度
の厚さで形成される。また、この熱酸化処理時には、熱
によってイオン注入領域３７の不純物が拡散されて、埋
立て絶縁膜４１の下部にソース領域４３が形成される。
【００２９】次に、図２（Ｃ）に示すように、第１ゲー
ト絶縁膜３９及び埋立て絶縁膜４１上に、不純物がドー
ピングされた多結晶シリコンをＣＶＤ法で成長させた
後、フォトリソグラフィ法によって、チャネルの長さ方
向である第１方向に縞模様でパターニング( 図示されて
いない) して、フローティング・ゲート４５を、１５０
〜３００ｎｍ程度の厚さに形成する。
ト絶縁膜３９及び埋立て絶縁膜４１上に、不純物がドー
ピングされた多結晶シリコンをＣＶＤ法で成長させた
後、フォトリソグラフィ法によって、チャネルの長さ方
向である第１方向に縞模様でパターニング( 図示されて
いない) して、フローティング・ゲート４５を、１５０
〜３００ｎｍ程度の厚さに形成する。
【００３０】そして、半導体基板３１上に縞模様でパタ
ーニングされたフローティング・ゲート４５を覆うよう
に、第２ゲート絶縁膜４７を、２０〜３０ｎｍ程度の厚
さに形成する。第２ゲート絶縁膜４７は、酸化膜又はＯ
ＮＯ構造の膜で形成する。さらに、第２ゲート絶縁膜４
７上に、不純物がドーピングされた多結晶シリコン及び
酸化シリコンをＣＶＤ法で成長させ、フォトリソグラフ
ィ法で、第１方向と直交する第２方向に順次パターニン
グして、コントロール・ゲート４９及びキャップ酸化膜
５１を、２００〜３００ｎｍ程度の厚さに形成する。こ
のとき、第２ゲート絶縁膜４７もパターニングする。
ーニングされたフローティング・ゲート４５を覆うよう
に、第２ゲート絶縁膜４７を、２０〜３０ｎｍ程度の厚
さに形成する。第２ゲート絶縁膜４７は、酸化膜又はＯ
ＮＯ構造の膜で形成する。さらに、第２ゲート絶縁膜４
７上に、不純物がドーピングされた多結晶シリコン及び
酸化シリコンをＣＶＤ法で成長させ、フォトリソグラフ
ィ法で、第１方向と直交する第２方向に順次パターニン
グして、コントロール・ゲート４９及びキャップ酸化膜
５１を、２００〜３００ｎｍ程度の厚さに形成する。こ
のとき、第２ゲート絶縁膜４７もパターニングする。
【００３１】この後、ＣＶＤ法により、酸化シリコンを
フローティング・ゲート４５上に成長させて、キャップ
酸化膜５１を覆うように酸化シリコン層を形成した後、
エッチ・バックし、第２ゲート絶縁膜４７、コントロー
ル・ゲート４９及びキャップ酸化膜５１の両側面に側壁
５３を形成する。次に、図３（Ａ）に示すように、フロ
ーティング・ゲート４５上に、キャップ酸化膜５１及び
側壁５３を覆うようにフォトレジストを塗布した後、埋
立て絶縁膜４１と重畳する部分の側壁５３を覆い、キャ
ップ酸化膜５１上に残留するように露光及び現象処理し
て、フォトレジスト・パターン５５を形成する。このフ
ォトレジスト・パターン５５をマスクとして用いて、露
出された側壁５３を湿式蝕刻して除去する。
フローティング・ゲート４５上に成長させて、キャップ
酸化膜５１を覆うように酸化シリコン層を形成した後、
エッチ・バックし、第２ゲート絶縁膜４７、コントロー
ル・ゲート４９及びキャップ酸化膜５１の両側面に側壁
５３を形成する。次に、図３（Ａ）に示すように、フロ
ーティング・ゲート４５上に、キャップ酸化膜５１及び
側壁５３を覆うようにフォトレジストを塗布した後、埋
立て絶縁膜４１と重畳する部分の側壁５３を覆い、キャ
ップ酸化膜５１上に残留するように露光及び現象処理し
て、フォトレジスト・パターン５５を形成する。このフ
ォトレジスト・パターン５５をマスクとして用いて、露
出された側壁５３を湿式蝕刻して除去する。
【００３２】次に、図３（Ｂ）に示すように、フォトレ
ジスト・パターン５５を除去する。そして、キャップ酸
化膜５１及び側壁５３をマスクとして用いて、半導体基
板３１及び埋立て絶縁膜４１が露出されるように、フロ
ーティング・ゲート４５及び第１ゲート絶縁膜３９を、
フォトリソグラフィ法でパターニングする。さらに、フ
ローティング・ゲート４５の埋立て絶縁膜４１と重畳す
る側面に、熱酸化法によって第３ゲート絶縁膜５７を形
成する。
ジスト・パターン５５を除去する。そして、キャップ酸
化膜５１及び側壁５３をマスクとして用いて、半導体基
板３１及び埋立て絶縁膜４１が露出されるように、フロ
ーティング・ゲート４５及び第１ゲート絶縁膜３９を、
フォトリソグラフィ法でパターニングする。さらに、フ
ローティング・ゲート４５の埋立て絶縁膜４１と重畳す
る側面に、熱酸化法によって第３ゲート絶縁膜５７を形
成する。
【００３３】この後、不純物がドーピングされた多結晶
シリコンをＣＶＤ法で成長させて、埋立て絶縁膜４１上
に残留するようにフォトリソグラフィ法でパターニング
して、消去ゲート５９を形成する。このとき、消去ゲー
ト５９は、第３ゲート絶縁膜５７によりフローティング
・ゲート４５と、キャップ酸化膜５１及び側壁５３によ
りコントロール・ゲート４９と、それぞれ電気的に分離
される。
シリコンをＣＶＤ法で成長させて、埋立て絶縁膜４１上
に残留するようにフォトリソグラフィ法でパターニング
して、消去ゲート５９を形成する。このとき、消去ゲー
ト５９は、第３ゲート絶縁膜５７によりフローティング
・ゲート４５と、キャップ酸化膜５１及び側壁５３によ
りコントロール・ゲート４９と、それぞれ電気的に分離
される。
【００３４】最後に、半導体基板３１の露出された部分
に、ヒ素(As)又はリン(P) 等のＮ形不純物を高濃度でイ
オン注入して、ドレーン領域６１を形成する。尚、ドレ
ーン領域６１の形成工程を消去ゲート５９の形成工程の
前に行っても良い。本実施形態のフラッシュ・メモリ素
子の製造方法により、ソース領域の接合破壊を防止する
ための低濃度領域を形成しないので、製造工程が少なく
なり、製造が簡単となる。また、第１ゲート酸化膜を厚
く形成するので、フラッシュ・メモリ素子の製造が容易
になる。
に、ヒ素(As)又はリン(P) 等のＮ形不純物を高濃度でイ
オン注入して、ドレーン領域６１を形成する。尚、ドレ
ーン領域６１の形成工程を消去ゲート５９の形成工程の
前に行っても良い。本実施形態のフラッシュ・メモリ素
子の製造方法により、ソース領域の接合破壊を防止する
ための低濃度領域を形成しないので、製造工程が少なく
なり、製造が簡単となる。また、第１ゲート酸化膜を厚
く形成するので、フラッシュ・メモリ素子の製造が容易
になる。
【００３５】
【発明の効果】以上説明したように、本発明に係るフラ
ッシュ・メモリ素子では、第１ゲート絶縁膜が厚く形成
されるので、消去動作の効率の低下を防止できると同時
に、カップリング比を増大させて、プログラム動作の効
率を向上させることができる。また、プログラム動作の
信頼性を維持できる。
ッシュ・メモリ素子では、第１ゲート絶縁膜が厚く形成
されるので、消去動作の効率の低下を防止できると同時
に、カップリング比を増大させて、プログラム動作の効
率を向上させることができる。また、プログラム動作の
信頼性を維持できる。
【００３６】さらに、ソース領域４３の接合破壊を防止
するための低濃度領域が必要でないため、フラッシュ・
メモリ素子の大きさを減少させることができる。本発明
に係るフラッシュ・メモリ素子の製造方法では、ソース
領域の接合破壊を防止するための低濃度領域が必要でな
いため、フラッシュ・メモリ素子の大きさを減少させる
ことができる。
するための低濃度領域が必要でないため、フラッシュ・
メモリ素子の大きさを減少させることができる。本発明
に係るフラッシュ・メモリ素子の製造方法では、ソース
領域の接合破壊を防止するための低濃度領域が必要でな
いため、フラッシュ・メモリ素子の大きさを減少させる
ことができる。
【００３７】また、ソース領域の接合破壊を防止するた
めの低濃度領域を形成しないので、製造工程が少なくな
り、製造が簡単となる。さらに、第１ゲート酸化膜を厚
く形成するので、フラッシュ・メモリ素子の製造が容易
になる。
めの低濃度領域を形成しないので、製造工程が少なくな
り、製造が簡単となる。さらに、第１ゲート酸化膜を厚
く形成するので、フラッシュ・メモリ素子の製造が容易
になる。
【図１】本発明に係るフラッシュ・メモリ素子の一実施
形態の断面図。
形態の断面図。
【図２】本発明に係るフラッシュ・メモリ素子の製造方
法の一実施形態の各製造工程図。
法の一実施形態の各製造工程図。
【図３】図２（Ｃ）後のフラッシュ・メモリ素子の各製
造工程図。
造工程図。
【図４】従来の技術によるフラッシュ・メモリ素子の断
面図。
面図。
【図５】従来の技術によるフラッシュ・メモリ素子の各
製造工程図。
製造工程図。
【図６】図５（Ｂ）後のフラッシュ・メモリ素子の各製
造工程図。
造工程図。
３１ 半導体基板 ３３ パッド酸化膜 ３５，５５ フォトレジスト・パターン ３７ イオン注入領域 ３９ 第１ゲート絶縁膜 ４１ 埋立て絶縁膜 ４３ ソース領域 ４５ フローティング・ゲート ４７ 第２ゲート絶縁膜 ４９ コントロール・ゲート ５１ キャップ酸化膜 ５３ 側壁 ５７ 第３ゲート絶縁膜 ５９ 消去ゲート ６１ ドレーン領域
Claims (4)
- 【請求項１】第１導電形の半導体基板と、 前記半導体基板上の所定部分に形成された第１ゲート絶
縁膜と、 前記半導体基板上の所定部分に前記第１ゲート絶縁膜と
つながるように形成された埋立て絶縁膜と、 前記第１ゲート絶縁膜上に、前記埋立て絶縁膜の一部分
と重畳されるように形成されたフローティング・ゲート
と、 前記フローティング・ゲートの上面及び前記埋立て絶縁
膜と重畳する側面に形成された第２及び第３ゲート絶縁
膜と、 前記第２ゲート絶縁膜上に、一側面は、前記フローティ
ング・ゲートの前記埋立て絶縁膜と重畳しない側面と略
一致し、他側面は、前記フローティング・ゲートの埋立
て絶縁膜側側面より短く、かつ、前記埋立て絶縁膜と重
畳されるように形成されたコントロール・ゲートと、 前記フローティング・ゲート上の、前記コントロール・
ゲートの埋立て絶縁膜側側面に形成された絶縁性の側壁
と、 前記埋立て絶縁膜上に、前記第３ゲート絶縁膜及び前記
側壁によって前記フローティング・ゲート及び前記コン
トロール・ゲートと電気的に離隔されるように形成され
た消去ゲートと、 前記半導体基板内の、前記埋立て絶縁膜の下部に形成さ
れた第２導電形のソース領域及び前記フローティング・
ゲートの前記埋立て絶縁膜と重畳しない側面側に形成さ
れた第２導電形のドレーン領域と、を含むことを特徴と
するフラッシュ・メモリ素子。 - 【請求項２】前記第１ゲート絶縁膜が２０〜４０ｎｍの
厚さで形成されたことを特徴とする請求項１記載のフラ
ッシュ・メモリ素子。 - 【請求項３】第１導電形の半導体基板上の所定部分に第
２導電形の不純物を高濃度でイオン注入する工程と、 前記不純物が高濃度で注入された部分を含む前記半導体
基板の表面を酸化させて、第１ゲート絶縁膜及び埋立て
絶縁膜を形成すると同時に、前記不純物を拡散させてソ
ース領域を形成する工程と、 前記第１ゲート酸化膜及び埋立て絶縁膜上に、第１方向
にパターニングされたフローティング・ゲートを形成す
る工程と、 前記フローティング・ゲート上に、前記フローティング
・ゲートと直交する第２方向にパターニングされ、一側
面が前記埋立て絶縁膜と重畳する第２ゲート絶縁膜、コ
ントロール・ゲート及びキャップ酸化膜を順次形成する
工程と、 前記第２ゲート絶縁膜、前記コントロール・ゲート及び
前記キャップ酸化膜の前記埋立て絶縁膜と重畳する側面
に絶縁性の側壁を形成する工程と、 前記キャップ酸化膜及び前記側壁をマスクとして用い
て、前記フローティング・ゲート及び前記第１ゲート絶
縁膜をパターニングする工程と、 前記フローティング・ゲートの前記埋立て絶縁膜と重畳
する側面に第３ゲート絶縁膜を形成する工程と、 前記埋立て絶縁膜上に消去ゲートを形成する工程と、 前記半導体基板の露出された部分に第２導電形の不純物
を高濃度でイオン注入してドレーン領域を形成する工程
と、を備えることを特徴とするフラッシュ・メモリ素子
の製造方法。 - 【請求項４】前記第１ゲート絶縁膜を２０〜４０ｎｍの
厚さに形成することを特徴とする請求項３記載のフラッ
シュ・メモリ素子の製造方法。
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