JPH11150266A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 ソース・ドレイン領域を縮小化することによ
り、接合容量を抑制して素子の動作速度を速めるととも
に、高集積化を可能とする。 【解決手段】 半導体基板１上にゲート絶縁膜５を介し
て形成されたゲート電極６と、このゲート電極６の両端
部に対応して形成されたソース・ドレイン７とを有する
半導体装置において、ソース・ドレイン７のゲート電極
６と反対側の境界がゲート電極６の端部に対して自己整
合的に形成されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置及びその
製造方法、特に電界効果トランジスタの微細化に関する
ものである。

【０００２】

【従来の技術】図１６〜図１７は、従来の技術に係る電
界効果トランジスタの製造工程を順を追って示した工程
断面図である。以下、図１６（ａ）〜図１７（ｅ）にし
たがって、この電界効果トランジスタの製造工程を説明
する。

【０００３】まず、図１６（ａ）に示すように、ｐ型シ
リコン基板１に例えばＢイオンを１００ｋｅＶ、２．０
×１０¹³ｃｍ^-2で注入し、その後に例えば１１９０℃、
１５０分の熱工程を経ることによりＰウエル領域２を形
成する。続いて、例えばトレンチ素子分離法により素子
分離領域３を形成する。

【０００４】次に、図１６（ｂ）に示すように、Ｐウエ
ル領域２中に所望のしきい値電圧を得るために例えばＢ
イオン４を１５ｋｅＶ、１．０×１０¹³ｃｍ^-2で注入す
ることにより、チャネル表面の濃度を調節する。そし
て、例えば８００℃の１０％ＨＣｌ雰囲気でシリコン基
板１の表面を酸化することにより、例えば厚さ７ｎｍの
酸化シリコン膜５（ゲート絶縁膜）を形成する。

【０００５】次に、図１６（ｃ）に示すように、酸化シ
リコン膜５の上に例えばＬＰＣＶＤ法により厚さ２００
ｎｍの多結晶シリコン膜を堆積し、例えばＲＩＥ法によ
りこの多結晶シリコン膜をエッチングしてゲート電極６
を形成する。続いて、例えばＡｓイオンを５０ｋｅＶ、
５．０×１０¹⁵ｃｍ^-2で注入し、熱工程を経ることによ
りソース及びドレイン７を形成する。

【０００６】次に、図１７（ｄ）に示すように、層間絶
縁膜として例えばＣＶＤ法で酸化シリコン膜８を例えば
５００ｎｍ堆積し、コンタクト孔をＲＩＥ法によって開
孔する。

【０００７】次に、図１７（ｅ）に示すように、例えば
シリコンを１％含有するアルミニウム膜を例えばスパッ
タ法で堆積し、これをパターニングして配線９を形成す
る。続いて、例えば４５０℃のフォーミングガス雰囲気
でシンターを行い、その後に表面部に酸化シリコン膜
（図示せず）を例えば１０００ｎｍ形成し、パシベーシ
ョン膜とする。

【０００８】

【発明が解決しようとする課題】上記従来の電界効果ト
ランジスタでは、素子分離領域とゲート電極とは異なる
リソグラフィー工程で形成されていた。そのため、リソ
グラフィーの合わせ精度から生じる制約により、ソース
領域・ドレイン領域をかなり大きく設計せざるを得なか
った。また、ソース・ドレイン領域とゲート電極とを異
なるリソグラフィー工程で形成していたので、コンタク
ト孔形成のためのリソグラフィーは、ソース・ドレイン
に合わせるとゲート電極に対しては間接合わせとなり、
ゲート電極に合わせるとソース・ドレインに対しては間
接合わせとなり、ソース・ドレインとゲートとのいずれ
にも直接合わせとすることは不可能であった。

【０００９】したがって、リソグラフィーの合わせ精度
によるソース・ドレインの大きさに対する制約は極めて
厳しくなっていた。そのため、ソース領域及びドレイン
領域に形成される接合の面積が大きく、すなわちソース
・ドレインの接合容量が大きくなり、素子の動作速度が
遅くなるという問題があった。

【００１０】また、ソース、ドレイン領域を縮小するこ
とができないという問題は、必然的に個々の素子の占め
る面積の増大をも引き起こす。それ故、素子の集積度に
制約を与え、集積度の向上に対しても妨げとなってい
た。

【００１１】本発明は上記従来の問題に対してなされた
ものであり、ソース・ドレイン領域を縮小化することに
より、接合容量を抑制して素子の動作速度を速めるとと
もに、高集積化をはかることが可能な半導体装置及びそ
の製造方法を提供することを目的としている。

【００１２】

【課題を解決するための手段】本発明は、半導体基板上
にゲート絶縁膜を介して形成されたゲート電極と、この
ゲート電極の両端部に対応して形成されたソース及びド
レインとを有する半導体装置において、前記ソース及び
ドレイン（又はソース及びドレインの接合領域）の前記
ゲート電極と反対側の境界が前記ゲート電極の側壁に設
けられた側壁膜（通常は側壁絶縁膜）の端部に対して自
己整合的に形成されていることを特徴とする。

【００１３】前記ソース及びドレインは、半導体基板内
に形成されているものの他、半導体基板上にエピタキシ
ャル成長或いは堆積等によって形成された半導体膜に形
成されているものも含む。

【００１４】前記発明によれば、ソース及びドレインの
ゲート電極と反対側の境界がゲート電極の端部に対して
自己整合的に形成されているので、ソース・ドレインを
リソグラフィーの合わせ精度による制約を受けずに形成
することができる。したがって、ソース・ドレインの面
積を小さくすることができるため、ソース・ドレインの
接合容量を極めて小さくすることができ、素子の動作速
度を高速化することが可能となる。また、ソース・ドレ
インの面積を小さくできるため、素子の占有面積の低減
をはかることができる。

【００１５】また、前記構成のトランジスタを複数設け
た場合、互いに隣り合ったトランジスタ間に設けられた
素子分離領域の境界が該互いに隣り合ったトランジスタ
の各ゲート電極の側壁に設けられた側壁膜の端部に対し
て自己整合的に形成されているようにする。このように
すれば、個々の素子の占有面積の低減がはかられる他、
素子間の間隔を狭められるので、高集積化された半導体
装置を得ることが可能となる。

【００１６】また、前記ソース及びドレインの前記ゲー
ト電極と反対側の境界は、通常素子分離絶縁膜等と接触
しているが、少なくとも一部の境界が電極引き出し用の
導電材と接触しているようにしてもよい。例えば、エピ
タキシャル成長或いは堆積等によってチャネル表面より
も高く形成された半導体膜にソース・ドレイン領域の一
部を形成し、この側面に導電材が接触している態様をあ
げることができる。すでに述べたように、本発明では極
めて小さいソース・ドレイン領域が得られるが、そのた
めにソース・ドレインに対するコンタクトを十分にとれ
なくなる場合がある。前記構成によれば、ソース・ドレ
インの側面に接触する導電材によって引き出し部を構成
し、これにソース・ドレインに対する配線を接続するこ
とができる。なお、引き出し部の下には通常素子分離絶
縁膜が形成されているため、引き出し部の下には接合は
形成されない。そのため、ソース・ドレインの接合容量
を小さくできるという本発明の効果が失われることはな
い。

【００１７】本発明に係る半導体装置の製造方法は、半
導体基板上にゲート絶縁膜を介してゲート電極を形成す
る工程と、このゲート電極の側壁に側壁膜を形成する工
程と、この側壁膜の端部に対して自己整合的にソース及
びドレインを形成する工程とを有することを特徴とす
る。

【００１８】前記製造方法によれば、側壁膜の端部に対
して自己整合的に、言い換えるとゲート電極に対して自
己整合的にソース及びドレインを形成するので、ソース
・ドレインをリソグラフィーの合わせ精度による制約を
受けずに形成することができ、ソース・ドレインの面積
を小さくすることが可能となる。したがって、すでに述
べたように、ソース・ドレインの接合容量の低減や素子
面積の低減をはかることができる。その結果として、素
子動作の高速化及び集積度の向上をはかることができ
る。

【００１９】なお、側壁膜は、例えば全面に絶縁膜等を
形成した後に異方性蝕刻技術によってゲート電極の側壁
のみに残置させて形成すればよい。前記製造方法を用い
て半導体装置を作製した場合、ゲート電極の側壁に側壁
膜が残置していない場合も有り得るが、この場合に作製
される半導体装置は、ソース及びドレインのゲート電極
と反対側の境界が除去された側壁膜の端部に対して自己
整合的に形成されていることになる。

【００２０】前記ソース及びドレインを形成する工程
は、前記側壁膜をマスクとして該側壁膜の外側の半導体
基板の一部を除去する工程と、少なくともこの除去され
た領域内に絶縁膜を形成する工程と、前記側壁膜を形成
する工程の前又は後に前記ソース及びドレインを形成す
るための不純物領域を形成する工程とによって行うこと
ができる（方法Ａとする）。

【００２１】側壁膜を形成する前に不純物領域を形成す
る場合には、不純物領域を形成した後、側壁膜をマスク
として側壁膜の外側の半導体基板の一部を除去する工程
によって、側壁膜の端部に自己整合したソース及びドレ
インが形成されることになる。また、側壁膜を形成した
後に不純物領域を形成する場合には、側壁膜の外側の半
導体基板の一部を除去する工程の後に側壁膜を除去し、
この側壁膜が除去された領域に不純物を導入すれば、側
壁膜の端部に自己整合したソース及びドレインが形成さ
れることになる。

【００２２】なお、前記方法Ａにおいて、半導体基板の
一部が除去された領域内に形成される絶縁膜は一般的に
素子分離として機能するが、絶縁膜を半導体基板の一部
が除去された領域内を含む半導体基板主面側全体に形成
することにより、この絶縁膜は素子分離絶縁膜の他に層
間絶縁膜としても用いられることになる。したがって、
素子分離絶縁膜と層間絶縁膜とを同時に形成できること
になり、工程の簡略化をはかることができる。

【００２３】また、前記方法Ａにおいて、半導体基板の
一部が除去された領域内に絶縁膜を形成した後、この絶
縁膜の少なくとも一部を蝕刻してソース及びドレインの
端部側面が露出するようにしてもよい。このようにすれ
ば、ソース及びドレインの側面に接触する導電材を用い
て引き出し部を構成することができ、この引き出し部を
介してソース及びドレインに配線を接続することができ
る。

【００２４】また、前記ソース及びドレインを形成する
工程は、前記側壁膜をマスクとして該側壁膜の外側の半
導体基板の一部を絶縁物化する工程と、前記側壁膜を形
成する工程の前又は後に前記ソース及びドレインを形成
するための不純物領域を形成する工程とによって行うこ
とができる（方法Ｂとする）。

【００２５】半導体基板の一部を絶縁物化して得られる
絶縁膜は一般的に素子分離として機能するが、本方法に
よって素子分離絶縁膜を形成した場合には、方法Ａのよ
うに基板を蝕刻する必要がないので、蝕刻によるダメー
ジを防止することが可能となる。

【００２６】なお、半導体基板の一部を絶縁物化する工
程としては、代表的には熱酸化工程をあげることができ
るが、側壁膜を形成する工程の前に不純物領域を形成し
た場合には、熱酸化工程によって不純物が広く拡散する
おそれがあるため、一般的には側壁膜を形成する工程の
後に不純物領域を形成することが好ましい。

【００２７】

【発明の実施の形態】以下、図面を参照して、本発明の
実施形態を説明する。まず、本発明の第１の実施形態に
ついて、図１（ａ）〜図３（ｉ）を参照して説明する。

【００２８】まず、図１（ａ）に示すように、ｐ型シリ
コン基板１に例えばＢイオンを１００ｋｅＶ、２．０×
１０¹³ｃｍ^-2で注入し、その後に例えば１１９０℃、１
５０分の熱工程を経ることによりＰウエル領域２を形成
する。続いて、例えばトレンチ素子分離法によりトレン
チ型素子分離領域３を形成する。

【００２９】次に、図１（ｂ）に示すように、Ｐウエル
領域２中に、所望のしきい値電圧を得るために、例えば
Ｂイオンを１５ｋｅＶ、１．０×１０¹³ｃｍ^-2で注入す
ることによりチャネル表面の濃度を調節し、しきい値調
整用の不純物領域４を形成する。その後、例えば８００
℃の酸素雰囲気でシリコン基板１の表面を酸化すること
により、例えば厚さ４ｎｍの酸化シリコン膜５（ゲート
絶縁膜）を形成する。

【００３０】次に、図１（ｃ）に示すように、酸化シリ
コン膜５上に、例えばＬＰＣＶＤ法により厚さ２００ｎ
ｍの多結晶シリコン膜を堆積する。その後、例えばＬＰ
ＣＶＤ法等の方法により、厚さ５０ｎｍの窒化シリコン
膜６ａを堆積し、例えばＲＩＥ法等の異方性エッチング
により窒化シリコン膜６ａ及び多結晶シリコン膜をエッ
チングして、ゲート電極６を形成する。

【００３１】次に、図２（ｄ）に示すように、ゲート電
極をマスクとして、例えばＡｓイオンを３０ｋｅＶ、
５．０×１０¹⁵ｃｍ^-2で注入し、熱工程を経ることによ
りソース・ドレインとなる不純物領域７を形成する。

【００３２】次に、図２（ｅ）に示すように、例えばＬ
ＰＣＶＤ法により厚さ１５０ｎｍの窒化シリコン膜を堆
積した後、ＲＩＥ法等の異方性エッチングを施すことに
よりゲートの側壁にのみ側壁膜１１を形成する。

【００３３】次に、図２（ｆ）に示すように、素子分離
３及び側壁膜１１をマスクとしてＲＩＥ法等の処理を施
すことにより、素子分離３と側壁膜１１との間の基板１
に溝１０を形成する。この工程により、側壁膜１１の端
部に対して自己整合的に、言い換えるとゲート電極６に
対して自己整合的にソース・ドレイン７が形成されるこ
とになる。

【００３４】次に、図３（ｇ）に示すように、例えば熱
燐酸等の処理を施すことにより、ゲート側壁の窒化シリ
コン膜１１及びゲート電極上の窒化シリコン膜６ａを除
去する。

【００３５】次に、図３（ｈ）に示すように、例えばＣ
ＶＤ法等の方法により、例えばＴＥＯＳ（テトラエチル
オルソシリケート）１２を堆積し、平坦化を行う。ＴＥ
ＯＳ膜１２は、溝１０を埋め込むことにより素子分離と
して機能する他、層間絶縁膜としての機能も果たす。

【００３６】次に、図３（ｉ）に示すように、層間絶縁
膜としてのＴＥＯＳ膜１２にコンタクト孔を設け、例え
ばシリコンを１％含有するアルミニウム膜を例えばスパ
ッタ法で堆積し、これをパターニングして配線９を形成
する。その後、酸化シリコン膜等のパシベーション膜
（図示せず）を全面に形成する。

【００３７】なお、本実施形態では、ｎ型電界効果トラ
ンジスターの製法のみを示したが、不純物の導電型を逆
にすればｐ型電界効果トランジスターも全く同様に構成
され、かつ本実施形態と同様の効果が得られる。また、
光蝕刻法等の方法を用いて基板の一部の領域のみに選択
的に不純物の導入等を行うことにすれば、相補型電界効
果トランジスターの構成をも同様に行うことができる。
また、電界効果トランジスター以外に例えばバイポーラ
型トランジスター等の他の能動素子や、抵抗体やキャパ
シター等の受動素子をも含む半導体装置の一部として電
界効果トランジスターを形成する場合にも、本実施形態
と同様の効果が得られることは言うまでもない。

【００３８】また、本実施形態では、ｎ型半導体層を形
成するための不純物としてはＡｓを、ｐ型半導体層を形
成するための不純物としてはＢを用いたが、ｎ型半導体
層を形成するための不純物として他のＶ族不純物を、ｐ
型半導体層を形成するための不純物として他のIII 族不
純物を用いてもよい。また、III 族或いはＶ族の不純物
をそれらを含む化合物の形で導入してもよい。

【００３９】また、本実施形態においては、不純物の導
入をイオン注入の方法を用いて行ったが、イオン注入以
外の方法、例えば固相拡散や気相拡散等の方法を用いて
不純物の導入を行ってもよく、さらに不純物を含有する
半導体を堆積する等の方法を用いてもよい。

【００４０】また、本実施形態ではシングルドレイン構
造の素子について示したが、シングルドレイン構造以外
の例えばＬＤＤ構造等の素子を構築したとしても、本実
施形態と同様の効果が得られることは言うまでもない。
また、ポケット構造等の素子やエレベート構造の素子に
関しても同様である。

【００４１】また、本実施形態はで表面チャネル型電界
効果トランジスターの場合について示したが、埋め込み
チャネル型電界効果トランジスターの場合に適用して
も、本実施形態と同様の効果を得ることができる。

【００４２】また、本実施形態ではシリサイド化につい
ては言及していないが、シリサイド化を行っても同様の
効果を得ることができる。また、本実施形態ではゲート
電極材料として多結晶シリコンを用いたが、例えば金
属、金属珪化物、或いはそれらの積層構造等を用いてゲ
ート電極を形成しても、本実施形態と同様の効果が得ら
れることは言うまでもない。

【００４３】また、本実施形態ではゲート絶縁膜として
熱酸化による酸化膜を用いたが、窒化酸化膜、さらには
高誘電体膜等をゲート絶縁膜として用いてもよい。ま
た、ゲート絶縁膜に強誘電体膜を用いた素子を形成して
も、本実施形態と同様の効果が得ることができる。

【００４４】また、本実施形態では素子分離をトレンチ
素子分離法を用いて行ったが、例えばＬＯＣＯＳ法等の
他の方法を用いて素子分離を行ってもよい、また、本実
施形態ではバルク型の電界効果トランジスターの場合を
例に取って示したが、ＳＯＩ型の電界効果トランジスタ
ーの場合でも本実施形態と同様の方法で素子を構築する
ことが可能である。

【００４５】また、本実施形態ではゲート電極形成後の
シリコン基板の蝕刻工程において、シリコンを始めに形
成した素子分離領域（トレンチ型素子分離領域）よりも
浅いところまでしか蝕刻していないが、このシリコンの
蝕刻工程において、シリコンを始めに形成した素子分離
領域の底部と同等或いはそれ以上の深さまで蝕刻しても
よい。

【００４６】さらに、本実施形態にではゲート電極形成
後の後酸化については言及していないが、後酸化工程を
行ったとしても本実施形態と同様の効果が得られること
はいうまでもない。

【００４７】次に、本発明の第２の実施形態について、
図４（ａ）〜図５（ｅ）を参照して説明する。なお、図
１〜図３に示した第１の実施形態の構成要素と同一の構
成要素或いは対応する構成要素には同一の番号を付して
いる（その他の実施形態でも同様）。

【００４８】第１の実施形態の図１（ｃ）の工程の後、
図４（ａ）の工程が行われる。すなわち、例えばＬＰＣ
ＶＤ法により厚さ１５０ｎｍの窒化シリコン膜を堆積
し、異方性エッチングを施すことにより側壁膜１１を形
成する。

【００４９】次に、図４（ｂ）に示すように、素子分離
３及び側壁膜１１をマスクとしてＲＩＥ法等の処理を施
すことにより、素子分離３と側壁膜１１との間の基板１
に溝１０を形成する。

【００５０】次に、図４（ｃ）に示すように、例えばＣ
ＶＤ法等の方法により例えばＴＥＯＳ膜１２ａを堆積し
て溝１０を埋め込み、平坦化処理を行う。次に、図５
（ｄ）に示すように、例えばＲＩＥ法等の処理を施すこ
とによりＴＥＯＳ膜１２ａをエッチバックする。溝１０
内に残されたＴＥＯＳ膜１２ａは素子分離として機能す
ることになる。その後、例えば熱燐酸等の処理を施すこ
とにより側壁膜１１を除去する。

【００５１】次に、図５（ｅ）に示すように、例えばＡ
ｓイオンを３０ｋｅＶ、５．０×１０¹⁵ｃｍ^-2で注入
し、熱工程を経ることによりソース・ドレイン７を形成
する。溝１０内にＴＥＯＳ膜１２ａが埋め込まれている
ため、ソース・ドレイン７はＴＥＯＳ膜１２ａの内側の
シリコン基板に形成されることになる。すなわち、ソー
ス・ドレイン７は側壁膜１１の端部に対して自己整合的
に、言い換えるとゲート電極６に対して自己整合的に形
成されることになる。

【００５２】以後は、従来の電界効果トランジスターの
製造と同様、層間絶縁膜の堆積工程や配線工程等を行え
ばよい。次に、本発明の第３の実施形態について、図６
（ａ）〜（ｃ）を参照して説明する。

【００５３】第２の実施形態の図５（ｅ）の工程の後、
図６（ａ）の工程が行われる。すなわち、例えばＣＶＤ
法等の方法を用いて例えば厚さ１０ｎｍの窒化シリコン
膜を堆積し、例えばＲＩＥ法等の異方性エッチングを施
すことにより、側壁膜１８を形成する。

【００５４】次に、図６（ｂ）に示すように、例えばＣ
ＶＤ法等の方法により層間絶縁膜として例えばＴＥＯＳ
膜１２ｂを堆積し、平坦化を行う。次に、図６（ｃ）に
示すように、ＴＥＯＳ膜１２ｂに対して例えばＲＩＥ法
等の異方性エッチングを施すことにより、コンタクト孔
を開孔する。

【００５５】以後は、従来の電界効果トランジスターの
製造と同様、配線工程等を行えばよい。なお、本実施形
態ではコンタクト孔を側壁膜にかかる様に開孔している
が、コンタクト孔が側壁にかかる様に開孔する必然性は
ない。コンタクト孔が側壁膜にかからない様に開孔した
としても、ソース・ドレインの縮小化やその接合の面積
低減等に関しては本実施形態と同様の効果があることは
言うまでもない。

【００５６】また、本実施形態ではソース・ドレインの
ゲート電極と反対側の境界をゲート電極に対して自己整
合的に形成した後にソース・ドレインの形成を行ってい
るが、第１の実施形態と同様に、ソース・ドレインのゲ
ート電極と反対側の境界をゲート電極に対して自己整合
的に形成する前にソース・ドレインとなる不純物領域の
形成を行うようにしてもよい。

【００５７】次に、本発明の第４の実施形態について、
図７（ａ）〜図９（ｇ）を参照して説明する。第１の実
施形態の図１（ｃ）の工程の後、図７（ａ）の工程が行
われる。すなわち、例えばエピタキシャル成長等の方法
を用いてシリコン基板１表面に選択的にシリコン膜１３
を形成する。

【００５８】次に、図７（ｂ）に示すように、ゲートを
マスクとして例えばＡｓイオンを３０ｋｅＶ、５．０×
１０¹⁵ｃｍ^-2で注入し、熱工程を経ることによりソース
・ドレインとなる不純物領域７及び１３を形成する。

【００５９】次に、図７（ｃ）に示すように、例えばＬ
ＰＣＶＤ法により、例えば厚さ１５０ｎｍの窒化シリコ
ン膜を堆積し、異方性エッチングを施すことにより側壁
膜１１を形成する。

【００６０】次に、図８（ｄ）に示すように、例えばＲ
ＩＥ法等の処理を施すことにより、素子分離領域３と側
壁膜１１との間の基板１に溝１０を形成する。この工程
により、側壁膜１１の端部に対して自己整合的に、言い
換えるとゲート電極６に対して自己整合的にソース・ド
レイン７及び１３が形成されることになる。

【００６１】次に、図８（ｅ）に示すように、例えばＣ
ＶＤ法等の方法により、例えばＴＥＯＳ膜１２ａを堆積
して溝１０内にＴＥＯＳ膜１２ａを埋め込み、その後平
坦化を行う。そして、例えばＲＩＥ法等の処理を行い、
ＴＥＯＳ膜１２ａをエッチバックする。

【００６２】次に、図９（ｆ）に示すように、多結晶シ
リコン膜１４を堆積して平坦化を行い、その後に例えば
ＲＩＥ法等の処理を施してエッチバックする。次に、図
９（ｇ）に示すように、多結晶シリコン膜１４をパター
ニングし、続いて例えばＡｓイオンを５０ｋｅＶ、５．
０×１０¹⁵ｃｍ^-2で注入し、熱工程を経ることによりソ
ース・ドレインに対する引き出し部１４ａを形成する。

【００６３】以後、従来の電界効果トランジスターの製
造と同様、層間絶縁膜の堆積及びコンタクト孔の形成工
程、配線工程等を行う。なお、ソース・ドレイン７及び
１３と配線との接続は引き出し部１４ａを介して行われ
る。

【００６４】なお、本実施形においては、シリコン基板
上にシリコン膜を形成した後に不純物の導入を行ってい
るが、先にシリコン基板に不純物の導入を行ってからシ
リコン膜を形成するようにしてもよい。また、不純物の
導入はイオン注入以外の方法で行ってもよく、さらに不
純物を含有するシリコン膜を形成する等の方法を用いて
もよい。

【００６５】また、本実施形態ではエピタキシャル成長
の方法を用いてシリコン膜を形成したが、例えば堆積法
等の他の方法を用いてシリコン膜を形成してもよい。ま
た、本実施形態では引き出し部のパターニングの後に引
き出し部となる多結晶シリコン膜に不純物の導入を行っ
ているが、不純物の導入を行った後に多結晶シリコン膜
の平坦化やパターニングを行うようにしてもよい。ま
た、多結晶シリコン膜への不純物の導入はイオン注入以
外の方法で行ってもよく、さらに不純物を含有する多結
晶シリコン膜を形成する等の方法を用いてもよい。

【００６６】また、本実施形態ではソース・ドレインの
引き出し部を半導体で形成したが、金属、金属珪化物或
いはそれらの積層等を用いて形成しても、本実施形態と
同様の効果が得られることはいうまでもない。

【００６７】また、本実施形態ではソース・ドレインの
引き出し部形成のための多結晶シリコンのエッチバック
において、その前に形成したエピタキシャル層と等しく
なる高さまでエッチングを行っているが、必ずしもその
高さはエピタキシャル層の高さに等しい必然性はなく、
エピタキシャル層よりも低い高さ或いは高い高さになる
までエッチングを行ってもよい。

【００６８】さらに、本実施形態ではソース・ドレイン
の引き出し部形成のための多結晶シリコン堆積後のエッ
チバックをＲＩＥ法を用いて行っているが、例えばまず
ＣＭＰ法を行って平坦化し、その後にＲＩＥ法等の方法
を用いて多結晶シリコンの高さをゲート電極の高さより
も低くするといった様に、ＲＩＥ法以外の方法を用いる
或いはいくつかの方法を組み合わせて用いても、本実施
形態と同様の効果が得られることは言うまでもない。

【００６９】次に、本発明の第５の実施形態について、
図１０（ａ）〜（ｂ）を参照して説明する。第４の実施
形態の図８（ｅ）の工程の後、図１０（ａ）の工程が行
われる。すなわち、例えばエピタキシャル成長等の方法
により、ソース・ドレイン１３の側部にシリコン膜１５
を形成する。

【００７０】次に、図１０（ｂ）に示すように、例えば
Ａｓイオンを５０ｋｅＶ、５．０×１０¹⁵ｃｍ^-2で注入
し、熱工程を経ることによりソース・ドレインの引き出
し部１５ａを形成する。

【００７１】以後、従来の電界効果トランジスターの製
造と同様、層間絶縁膜の堆積及びコンタクト孔の形成工
程、配線工程等を行う。なお、ソース・ドレイン７及び
１３と配線との接続は引き出し部１５ａを介して行われ
る。

【００７２】なお、本実施形態においても、第３の実施
形態と同様、コンタクト孔が側壁にかかるように形成し
ても、ソース・ドレイン領域及びその接合面積低減のた
めには全く同様の効果が得られることはいうまでもな
い。

【００７３】次に、本発明の第６の実施形態について、
図１１（ａ）〜（ｂ）を参照して説明する。第１の実施
形態の図２（ｆ）の工程の後、図１１（ａ）に示される
工程が行われる。すなわち、例えばＣＶＤ法等の方法に
より例えばＴＥＯＳ膜１２ａ堆積し、平坦化する。

【００７４】次に、図１１（ｂ）に示すように、例えば
ＲＩＥ法等の処理を施すことによりＴＥＯＳ膜１２ａを
蝕刻する。この時、ＴＥＯＳ膜１２ａの上面がチャネル
表面よりも低くなるまで蝕刻を行う。これにより、ソー
ス・ドレイン７の側部表面が露出することになる。以後
は、第４の実施形態の図９（ｆ）以降に示される工程と
同様の工程を行う。すなわち、露出したソース・ドレイ
ン７の側部に接触するように引き出し部を形成し、この
引き出し部を介してソース・ドレインと配線との接続を
行うようにする。

【００７５】なお、本実施形態では、ＴＥＯＳ膜の蝕刻
工程においてＴＥＯＳ膜の上面がソース・ドレインの接
合よりも上に来る様に蝕刻を行ったが、必ずしもＴＥＯ
Ｓ膜の上面がソース・ドレインの接合よりも上に来る必
要はない。接合と同じ高さ、或いは接合面よりも下であ
っても構わない。ただし、接合面よりも下までＴＥＯＳ
膜の上面を蝕刻すると、後の工程でソース・ドレインの
引き出し部を形成した場合にその側面にも接合が形成さ
れるので、ＴＥＯＳ膜の上面はソース・ドレインの接合
よりも低い位置までは蝕刻しない方が好ましい。

【００７６】次に、本発明の第７の実施形態について、
図１２（ａ）〜（ｃ）を参照して説明する。第１の実施
形態の図１（ｃ）に示した工程の後、図１２（ａ）の工
程が行われる。すなわち、例えばＬＰＣＶＤ法により厚
さ１５０ｎｍの窒化シリコン膜を堆積し、その後ＲＩＥ
法等の異方性エッチングを施すことにより側壁膜１１を
形成する。

【００７７】次に、図１２（ｂ）に示すように、例えば
熱酸化等の方法によりシリコン基板１表面に、素子分離
として機能する酸化シリコン膜１７を形成する。このと
き、多結晶シリコンからなるゲート電極６についてはそ
の周囲に窒化シリコン膜６ａ及び１１が形成されてお
り、またシリコン基板についてはその上面に窒化シリコ
ン膜１１が形成されているため、シリコン基板１の露出
表面のみが選択的に酸化される。これにより、側壁膜１
１の端部まで酸化シリコン膜１７が形成されることにな
る。続いて、例えば熱燐酸処理等の方法により、ゲート
側壁の窒化シリコン膜１１及びゲート電極上の窒化シリ
コン膜６ａを除去する。

【００７８】次に、図１２（ｃ）に示すように、例えば
Ａｓイオンを３０ｋｅＶ、５．０×１０¹⁵ｃｍ^-2で注入
し、熱工程を経ることによりソース・ドレイン７を形成
する。このとき酸化シリコン膜１７が形成されているた
め、ソース・ドレイン７は酸化シリコン膜１７の内側の
シリコン基板に形成されることになる。すなわち、ソー
ス・ドレイン７は側壁膜１１の端部に対して自己整合的
に、言い換えるとゲート電極６に対して自己整合的に形
成されることになる。

【００７９】以後は、従来の電界効果トランジスターの
製造と同様、層間絶縁膜の堆積工程や配線工程等を行え
ばよい。なお、本実施形態において、ソース・ドレイン
或いはソース・ドレインの引き出し部の構造や形成方
法、ゲート電極の構造等に関しては、すでに示した各実
施形態等で説明したのと同様に種々の変形が可能であ
る。

【００８０】次に、本発明の第８の実施形態について、
図１３（ａ）〜図１５（ｈ）を参照して説明する。ま
ず、図１３（ａ）に示すように、例えばｐ型シリコン基
板１に例えばＢイオンを１００ｋｅＶ、２．０×１０¹³
ｃｍ^-2で注入し、その後に例えば１１９０℃、１５０分
の熱工程を経ることによりＰウエル領域２を形成する。
続いて、例えばトレンチ素子分離法により素子分離領域
３を形成する。

【００８１】次に、図１３（ｂ）に示すように、Ｐウエ
ル領域２中に、所望のしきい値電圧を得るために、例え
ばＢイオンを１５ｋｅＶ、１．０×１０¹³ｃｍ^-2で注入
することによりチャネル表面の濃度を調節し、しきい値
調整用の不純物領域４を形成する。その後、例えば８０
０℃の酸素雰囲気でシリコン基板１の表面を酸化するこ
とにより、例えば厚さ４ｎｍの酸化シリコン膜５（ゲー
ト絶縁膜）を形成する。

【００８２】次に、図１３（ｃ）に示すように、酸化シ
リコン膜５上に例えばＬＰＣＶＤ法により厚さ２００ｎ
ｍの多結晶シリコン膜を堆積する。その後、例えばＬＰ
ＣＶＤ法等の方法により厚さ５０ｎｍの窒化シリコン６
ａを堆積し、例えばＲＩＥ法により窒化シリコン膜６ａ
及び多結晶シリコン膜をエッチングしてゲート電極６を
形成する。

【００８３】次に、図１４（ｄ）に示すように、ゲート
電極をマスクとして、例えばＡｓイオンを３０ｋｅＶ、
５．０×１０¹⁵ｃｍ^-2で注入し、熱工程を経ることによ
りソース・ドレインとなる不純物領域７を形成する。

【００８４】次に、図１４（ｅ）に示すように、例えば
ＬＰＣＶＤ法により厚さ１５０ｎｍの窒化シリコン膜を
堆積し、異方性エッチングを施すことにより側壁膜１１
を形成する。

【００８５】次に、図１４（ｆ）に示すように、素子分
離３及び側壁膜１１をマスクとしてＲＩＥ法等の処理を
施すことにより、素子分離３及び側壁膜１１間並びに側
壁膜１１間の基板１に溝１０を形成する。この工程によ
り、側壁膜１１の端部に対して自己整合的に、言い換え
るとゲート電極６に対して自己整合的にソース・ドレイ
ン７が形成されることになる。

【００８６】次に、図１５（ｇ）に示すように、例えば
熱燐酸等の処理を施すことにより、ゲート側壁の窒化シ
リコン膜１１及びゲート電極上の窒化シリコン膜６ａを
除去する。

【００８７】次に、図１５（ｈ）に示すように、例えば
ＣＶＤ法等の方法により例えばＴＥＯＳ膜１２を堆積
し、平坦化を行う。ＴＥＯＳ膜１２は、溝１０を埋め込
むことにより素子分離として機能する他、層間絶縁膜と
しての機能も果たす。

【００８８】以後，従来の電界効果トランジスタの製造
工程と同様に、層間絶縁膜としてのＴＥＯＳ膜１２への
コンタクト孔の形成、このコンタルト孔を介してのアル
ミニウム配線のソース・ドレインへの接続等の工程を行
う。

【００８９】なお、本実施形態では、素子が三つの場合
を示したが、これに限定されるものでないことはいうま
でもない。本実施形態によれば、ソース・ドレインの微
細化はもとより、隣り合ったトランジスタ間の間隔を狭
められるため、集積度の高い集積回路を作製することが
できる。

【００９０】なお、本実施形態に関しても、トランジス
タの構造や方法その他に関して、すでに示した各実施形
態等で説明したのと同様に種々の変形が可能である。以
上各実施形態について説明したが、本発明はこれらの各
実施形態に限定されるものではなく、その趣旨を逸脱し
ない範囲内において種々変形して実施可能である。

【００９１】

【発明の効果】本発明によれば、ソース及びドレインの
ゲート電極と反対側の境界がゲート電極の端部に対して
自己整合的に形成されるので、ソース・ドレインをリソ
グラフィーの合わせ精度による制約を受けずに形成する
ことができる。したがって、ソース・ドレインの面積を
小さくすることができるため、ソース・ドレインの接合
容量が小さくなり素子の高速化をはかることができると
ともに、素子の占有面積の低減をはかることができる。
また、個々の素子の占有面積の低減の他、素子間の間隔
も狭めることができるので、高集積化をはかることが可
能となる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態に係る半導体装置の製
造工程の一部を示した製造工程断面図。

【図２】本発明の第１の実施形態に係る半導体装置の製
造工程の一部を示した製造工程断面図。

【図３】本発明の第１の実施形態に係る半導体装置の製
造工程の一部を示した製造工程断面図。

【図４】本発明の第２の実施形態に係る半導体装置の製
造工程の一部を示した製造工程断面図。

【図５】本発明の第２の実施形態に係る半導体装置の製
造工程の一部を示した製造工程断面図。

【図６】本発明の第３の実施形態に係る半導体装置の製
造工程の一部を示した製造工程断面図。

【図７】本発明の第４の実施形態に係る半導体装置の製
造工程の一部を示した製造工程断面図。

【図８】本発明の第４の実施形態に係る半導体装置の製
造工程の一部を示した製造工程断面図。

【図９】本発明の第４の実施形態に係る半導体装置の製
造工程の一部を示した製造工程断面図。

【図１０】本発明の第５の実施形態に係る半導体装置の
製造工程の一部を示した製造工程断面図。

【図１１】本発明の第６の実施形態に係る半導体装置の
製造工程の一部を示した製造工程断面図。

【図１２】本発明の第７の実施形態に係る半導体装置の
製造工程の一部を示した製造工程断面図。

【図１３】本発明の第８の実施形態に係る半導体装置の
製造工程の一部を示した製造工程断面図。

【図１４】本発明の第８の実施形態に係る半導体装置の
製造工程の一部を示した製造工程断面図。

【図１５】本発明の第８の実施形態に係る半導体装置の
製造工程の一部を示した製造工程断面図。

【図１６】従来技術に係る半導体装置の製造工程の一部
を示した製造工程断面図。

【図１７】従来技術に係る半導体装置の製造工程の一部
を示した製造工程断面図。

【符号の説明】

１…シリコン基板 ２…ウエル領域 ３…トレンチ型素子分離 ４…しきい値調整用の不純物領域 ５…ゲート絶縁膜 ６…ゲート電極 ６ａ…窒化シリコン膜 ７…ソース・ドレイン ９…配線 １０…溝 １１…側壁膜 １２、１２ａ、１２ｂ…ＴＥＯＳ膜 １３…ソース・ドレイン １４、１５…シリコン膜 １４ａ、１５ａ…引き出し部 １７…酸化シリコン膜 １８…側壁膜

Claims (7)

【特許請求の範囲】
1. 【請求項１】半導体基板上にゲート絶縁膜を介して形成
   されたゲート電極と、このゲート電極の両端部に対応し
   て形成されたソース及びドレインとを有する半導体装置
   において、前記ソース及びドレインの前記ゲート電極と
   反対側の境界が前記ゲート電極の側壁に設けられた側壁
   膜の端部に対して自己整合的に形成されていることを特
   徴とする半導体装置。
2. 【請求項２】半導体基板上にゲート絶縁膜を介して形成
   されたゲート電極と、このゲート電極の両端部に対応し
   て形成されたソース及びドレインとを有するトランジス
   タを複数設けた半導体装置において、互いに隣り合った
   トランジスタ間に設けられた素子分離領域の境界が該互
   いに隣り合ったトランジスタの各ゲート電極の側壁に設
   けられた側壁膜の端部に対して自己整合的に形成されて
   いることを特徴とする半導体装置。
3. 【請求項３】前記ソース及びドレインの前記ゲート電極
   と反対側の境界の少なくとも一部が電極引き出し用の導
   電材と接触していることを特徴とする請求項１又は２に
   記載の半導体装置。
4. 【請求項４】半導体基板上にゲート絶縁膜を介してゲー
   ト電極を形成する工程と、このゲート電極の側壁に側壁
   膜を形成する工程と、この側壁膜の端部に対して自己整
   合的にソース及びドレインを形成する工程とを有するこ
   とを特徴とする半導体装置の製造方法。
5. 【請求項５】前記ソース及びドレインを形成する工程
   は、前記側壁膜をマスクとして該側壁膜の外側の半導体
   基板の一部を除去する工程と、少なくともこの除去され
   た領域内に絶縁膜を形成する工程と、前記側壁膜を形成
   する工程の前又は後に前記ソース及びドレインを形成す
   るための不純物領域を形成する工程とを含むことを特徴
   とする請求項４に記載の半導体装置の製造方法。
6. 【請求項６】前記絶縁膜を前記半導体基板の一部が除去
   された領域内を含む半導体基板主面側全体に形成するこ
   とにより、前記絶縁膜を素子分離絶縁膜及び層間絶縁膜
   として用いることを特徴とする請求項５に記載の半導体
   装置の製造方法。
7. 【請求項７】前記ソース及びドレインを形成する工程
   は、前記側壁膜をマスクとして該側壁膜の外側の半導体
   基板の一部を絶縁物化する工程と、前記側壁膜を形成す
   る工程の前又は後に前記ソース及びドレインを形成する
   ための不純物領域を形成する工程とを含むことを特徴と
   する請求項４に記載の半導体装置の製造方法。