JPH0799310A - 電界効果型トランジスタとその製造方法 - Google Patents
電界効果型トランジスタとその製造方法Info
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- JPH0799310A JPH0799310A JP33077793A JP33077793A JPH0799310A JP H0799310 A JPH0799310 A JP H0799310A JP 33077793 A JP33077793 A JP 33077793A JP 33077793 A JP33077793 A JP 33077793A JP H0799310 A JPH0799310 A JP H0799310A
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【目的】 凹型トランジスタにおいて、ゲート電極及び
拡散層間の寄生容量を増加させずに、ゲート容量を増加
させ、短チャネル効果を抑制する。拡散層形成後に高誘
電率材料からなるゲート酸化膜及びゲート電極を形成す
ることにより、熱工程に伴う、高誘電率材料からデバイ
ス自身及び製造装置への汚染を防ぐ。 【構成】 シリコン基板１から上に突起した拡散層２を
持つトランジスタにおいて、タングステン層５により形
成されたゲート電極の下部に高誘電率材料３よりなるゲ
ート絶縁膜、ゲート電極の側面にＳｉＯ2 よりなる絶縁
膜４を設ける。この構造は凹型の形状を作製後に絶縁
膜、ゲート電極を埋め込んで製造する。また、この構造
はダミーパターンを用いた自己整合プロセス、ＢＳＧ、
ＰＳＧからの熱拡散による拡散層の形成等を用いて製造
する。
拡散層間の寄生容量を増加させずに、ゲート容量を増加
させ、短チャネル効果を抑制する。拡散層形成後に高誘
電率材料からなるゲート酸化膜及びゲート電極を形成す
ることにより、熱工程に伴う、高誘電率材料からデバイ
ス自身及び製造装置への汚染を防ぐ。 【構成】 シリコン基板１から上に突起した拡散層２を
持つトランジスタにおいて、タングステン層５により形
成されたゲート電極の下部に高誘電率材料３よりなるゲ
ート絶縁膜、ゲート電極の側面にＳｉＯ2 よりなる絶縁
膜４を設ける。この構造は凹型の形状を作製後に絶縁
膜、ゲート電極を埋め込んで製造する。また、この構造
はダミーパターンを用いた自己整合プロセス、ＢＳＧ、
ＰＳＧからの熱拡散による拡散層の形成等を用いて製造
する。
Description
【０００１】
【産業上の利用分野】本発明は論理回路、メモリ等の高
速性，高集積性を要する半導体集積回路を構成する電界
効果型トランジスタとその製造方法に関する。
速性，高集積性を要する半導体集積回路を構成する電界
効果型トランジスタとその製造方法に関する。
【０００２】
【従来の技術】微細な電界効果型トランジスタにおいて
発生する短チャネル効果を、拡散層の接合を浅くするこ
とにより抑制できることを、ブルースらがアイ・イー・
イー・イー・エレクトロンデバイスレター、第１巻１ペ
ージ（Ｂｒｅｗｓ、ＩＥＥＥＥＤＬ Ｖｏｌ．１ Ｐ．
１）に示している。また、大村らは、図１９に示すＳＯ
Ｉトランジスタにおいて、ＳＯＩ層を薄くすることによ
り浅い拡散層接合を形成し、短チャネル効果が抑制でき
ることを、１９９２アイ・イー・ディー・エム・テクニ
カルダイジェスト、６１５ページ（Ｏｍｕｒａ、１９９
２ＩＥＤＭ Ｔｅｃｈ．Ｄｉｇ．Ｐ．６１５）に示して
いる。なお図１９において、９１はゲート電極、９２は
ゲート酸化膜、９３はＳＯＩ層、９４は埋め込み酸化
膜、９５はシリコン基板、９６はチャネル領域、９７は
拡散層である。
発生する短チャネル効果を、拡散層の接合を浅くするこ
とにより抑制できることを、ブルースらがアイ・イー・
イー・イー・エレクトロンデバイスレター、第１巻１ペ
ージ（Ｂｒｅｗｓ、ＩＥＥＥＥＤＬ Ｖｏｌ．１ Ｐ．
１）に示している。また、大村らは、図１９に示すＳＯ
Ｉトランジスタにおいて、ＳＯＩ層を薄くすることによ
り浅い拡散層接合を形成し、短チャネル効果が抑制でき
ることを、１９９２アイ・イー・ディー・エム・テクニ
カルダイジェスト、６１５ページ（Ｏｍｕｒａ、１９９
２ＩＥＤＭ Ｔｅｃｈ．Ｄｉｇ．Ｐ．６１５）に示して
いる。なお図１９において、９１はゲート電極、９２は
ゲート酸化膜、９３はＳＯＩ層、９４は埋め込み酸化
膜、９５はシリコン基板、９６はチャネル領域、９７は
拡散層である。
【０００３】また、電界効果型トランジスタのゲート絶
縁膜に高誘電率材料を用いる方法が、桑田らにより特開
昭６１−６７９６４号公報（図２０）に、加藤らにより
特開平２−２７３９３４号公報（図２１）に、飯田らに
より特開平３−４６２６７号公報（図２２）に、それぞ
れ示されている。
縁膜に高誘電率材料を用いる方法が、桑田らにより特開
昭６１−６７９６４号公報（図２０）に、加藤らにより
特開平２−２７３９３４号公報（図２１）に、飯田らに
より特開平３−４６２６７号公報（図２２）に、それぞ
れ示されている。
【０００４】なお図２０において、１０１は半導体層、
１０２はソース電極、１０３はドレイン電極、１０４は
錫チタン酸バリウム層、１０５は誘電体層、１０６はタ
ンタル酸バリウム層、１０７はゲート電極、１０８は絶
縁基板である。
１０２はソース電極、１０３はドレイン電極、１０４は
錫チタン酸バリウム層、１０５は誘電体層、１０６はタ
ンタル酸バリウム層、１０７はゲート電極、１０８は絶
縁基板である。
【０００５】また図２１において、１１１はシリコン基
板、１１２はフィールド酸化膜、１１３は拡散層、１１
４はタンタルシリサイド膜、１１５はＳｉＯ2 膜、１１
６はＴａ2 Ｏ5 膜、１１７はゲート電極、１１８は第２
のＳｉＯ2 膜、１１９は配線電極である。
板、１１２はフィールド酸化膜、１１３は拡散層、１１
４はタンタルシリサイド膜、１１５はＳｉＯ2 膜、１１
６はＴａ2 Ｏ5 膜、１１７はゲート電極、１１８は第２
のＳｉＯ2 膜、１１９は配線電極である。
【０００６】また図２２において、１２１はシリコン基
板、１２２は拡散層、１２３はＳｉＯ2 膜、１２４はＴ
ａ2 Ｏ5 膜、１２５はアルミ層である。
板、１２２は拡散層、１２３はＳｉＯ2 膜、１２４はＴ
ａ2 Ｏ5 膜、１２５はアルミ層である。
【０００７】また凹型の形状を持つ電界効果型トランジ
スタが、武田によりホットキャリア効果（日経マグロウ
ヒル社、１９８７年）、１３７ページに示されている。
その製造方法を図２３から図２５に示す。これは半導体
基板に拡散層を設けたのち、チャネルを形成する領域の
拡散層を除去して凹型の形状を形成したのち、溝状の領
域にゲート絶縁膜、ゲート電極を埋め込むものである。
スタが、武田によりホットキャリア効果（日経マグロウ
ヒル社、１９８７年）、１３７ページに示されている。
その製造方法を図２３から図２５に示す。これは半導体
基板に拡散層を設けたのち、チャネルを形成する領域の
拡散層を除去して凹型の形状を形成したのち、溝状の領
域にゲート絶縁膜、ゲート電極を埋め込むものである。
【０００８】なお図２３〜図２５において、１３１はシ
リコン基板、１３２は拡散層、１３３はＳｉＯ2 膜、１
３４はチャネル領域、１３５はゲート電極、１３６はゲ
ート絶縁膜である。
リコン基板、１３２は拡散層、１３３はＳｉＯ2 膜、１
３４はチャネル領域、１３５はゲート電極、１３６はゲ
ート絶縁膜である。
【０００９】
【発明が解決しようとする課題】電界効果型トランジス
タの微細化に伴い発生する短チャネル効果は、拡散層の
接合を浅くすることにより抑制できるが、これとともに
ゲート絶縁膜を薄くすることによる抑制も行わなければ
ならない。簡単のため、点電荷を用いたＳＯＩＭＯＳＦ
ＥＴのモデルを図２６に示す。このモデルにおいて、拡
散層の接合深さがゼロである極限でのＳＯＩＭＯＳＦＥ
Ｔの表面ポテンシャルφを求めると、
タの微細化に伴い発生する短チャネル効果は、拡散層の
接合を浅くすることにより抑制できるが、これとともに
ゲート絶縁膜を薄くすることによる抑制も行わなければ
ならない。簡単のため、点電荷を用いたＳＯＩＭＯＳＦ
ＥＴのモデルを図２６に示す。このモデルにおいて、拡
散層の接合深さがゼロである極限でのＳＯＩＭＯＳＦＥ
Ｔの表面ポテンシャルφを求めると、
【００１０】
【数１】
【００１１】となる。ここで、Ｖｄはドレイン電圧、Ｔ
OXはゲート酸化膜厚、ｘはドレインからの距離である。
この式から、接合を極限まで薄くしても表面ポテンシャ
ルはドレイン電界に依存する正の値をとる。すなわち、
拡散層の接合深さがゼロであっても、表面ポテンシャル
はドレイン電界の影響を受ける。つまり接合を極限まで
薄くしても、ドレイン電界に起因する短チャネル効果は
除去しきれない。従って、短チャネル効果の抑制にはも
う一つの方法であるゲート酸化膜厚の低減が必要であ
る。
OXはゲート酸化膜厚、ｘはドレインからの距離である。
この式から、接合を極限まで薄くしても表面ポテンシャ
ルはドレイン電界に依存する正の値をとる。すなわち、
拡散層の接合深さがゼロであっても、表面ポテンシャル
はドレイン電界の影響を受ける。つまり接合を極限まで
薄くしても、ドレイン電界に起因する短チャネル効果は
除去しきれない。従って、短チャネル効果の抑制にはも
う一つの方法であるゲート酸化膜厚の低減が必要であ
る。
【００１２】しかし、ゲート酸化膜厚を低減すると絶縁
耐圧が低下する。これを防ぐためには高誘電率材料をゲ
ート絶縁膜に用いて、半導体基板もしくはＳＯＩ基板を
形成する半導体層、埋め込み絶縁膜層の誘電率に対する
ゲート絶縁膜の誘電率の比を上げ、等価的にゲート酸化
膜厚を低下させる方法が有効である。
耐圧が低下する。これを防ぐためには高誘電率材料をゲ
ート絶縁膜に用いて、半導体基板もしくはＳＯＩ基板を
形成する半導体層、埋め込み絶縁膜層の誘電率に対する
ゲート絶縁膜の誘電率の比を上げ、等価的にゲート酸化
膜厚を低下させる方法が有効である。
【００１３】高誘電率材料の多くは金属酸化物であり、
金属元素によるデバイス自体及びプロセス装置への汚染
に配慮すると拡散層形成時のゲート絶縁膜を通したイオ
ン注入、あるいはゲート絶縁膜形成後の熱処理は避けた
い。従って、拡散層形成後にゲート絶縁膜及びゲート電
極を形成することが望ましい。この場合、ゲート電極を
マスクにイオン注入をして拡散層を自己整合させること
ができないため、これに替わる自己整合プロセスが必要
である。
金属元素によるデバイス自体及びプロセス装置への汚染
に配慮すると拡散層形成時のゲート絶縁膜を通したイオ
ン注入、あるいはゲート絶縁膜形成後の熱処理は避けた
い。従って、拡散層形成後にゲート絶縁膜及びゲート電
極を形成することが望ましい。この場合、ゲート電極を
マスクにイオン注入をして拡散層を自己整合させること
ができないため、これに替わる自己整合プロセスが必要
である。
【００１４】図２３から図２５に示した凹型のトランジ
スタにおいては、その製造方法において、拡散層１３２
を予め作製したのちに、拡散層１３２にはさまれたチャ
ネル領域１３４に絶縁膜１３６，ゲート電極１３５を埋
め込む。従って、拡散層を形成した後に自己整合的に、
ゲート絶縁膜、ゲート電極を形成することができる。し
かし、ゲート絶縁膜に高誘電率材料を用いた場合、図２
７にＣｏｘ１と示した、ゲート電極と拡散層間の寄生容
量が増加し、回路の高速性が失われる。 特に図２７に
示したようなＳＯＩ構造を持つ場合、拡散層−基板間の
容量が小さいために、Ｃｏｘ１のような寄生容量は他の
寄生容量に比べて無視できなくなる。
スタにおいては、その製造方法において、拡散層１３２
を予め作製したのちに、拡散層１３２にはさまれたチャ
ネル領域１３４に絶縁膜１３６，ゲート電極１３５を埋
め込む。従って、拡散層を形成した後に自己整合的に、
ゲート絶縁膜、ゲート電極を形成することができる。し
かし、ゲート絶縁膜に高誘電率材料を用いた場合、図２
７にＣｏｘ１と示した、ゲート電極と拡散層間の寄生容
量が増加し、回路の高速性が失われる。 特に図２７に
示したようなＳＯＩ構造を持つ場合、拡散層−基板間の
容量が小さいために、Ｃｏｘ１のような寄生容量は他の
寄生容量に比べて無視できなくなる。
【００１５】なお図２７において、１７１は埋め込み酸
化膜、１７２は拡散層、１７３はＳｉＯ2 膜、１７４は
オフセット領域、１７５はゲート電極、１７６はチャネ
ル領域である。
化膜、１７２は拡散層、１７３はＳｉＯ2 膜、１７４は
オフセット領域、１７５はゲート電極、１７６はチャネ
ル領域である。
【００１６】図２７において、側壁部の絶縁膜厚Ｔｏｘ
２をゲート絶縁膜厚Ｔｏｘ１に比べて、大きくすると寄
生容量Ｃｏｘ１を小さくできる。しかし、それとともに
ゲートとオフセット領域間の容量Ｃｏｘ２が小さくな
り、オフセット領域１７４における寄生抵抗が増加す
る。
２をゲート絶縁膜厚Ｔｏｘ１に比べて、大きくすると寄
生容量Ｃｏｘ１を小さくできる。しかし、それとともに
ゲートとオフセット領域間の容量Ｃｏｘ２が小さくな
り、オフセット領域１７４における寄生抵抗が増加す
る。
【００１７】また、側壁部の絶縁膜下まで拡散層を延ば
すと、オフセット領域１７４の寄生抵抗は減るが、両拡
散層が接近し短チャネル効果に対して不利になる。
すと、オフセット領域１７４の寄生抵抗は減るが、両拡
散層が接近し短チャネル効果に対して不利になる。
【００１８】本発明の目的は、凹型トランジスタにおい
て、ゲート電極及び拡散層間の寄生容量を増加させず
に、ゲート容量を増加させ、短チャネル効果を抑制する
ことにある。
て、ゲート電極及び拡散層間の寄生容量を増加させず
に、ゲート容量を増加させ、短チャネル効果を抑制する
ことにある。
【００１９】本発明の他の目的は、拡散層形成後に高誘
電率材料からなるゲート酸化膜及びゲート電極を形成す
ることにより、熱工程に伴う、高誘電率材料からデバイ
ス自身及び製造装置への汚染を防ぐことにある。
電率材料からなるゲート酸化膜及びゲート電極を形成す
ることにより、熱工程に伴う、高誘電率材料からデバイ
ス自身及び製造装置への汚染を防ぐことにある。
【００２０】
【課題を解決するための手段】第１の発明は、拡散層が
基板より上方に突起する電界効果型トランジスタにおい
て、ゲート電極の下部が高誘電率材料よりなる第１の絶
縁膜を介して基板に相対し、かつ第１の絶縁膜はゲート
電極の端よりも拡散層側に延びており、ゲート電極の側
面と拡散層が第２の絶縁膜を介して相対し、第２の絶縁
膜は第１の絶縁膜に比べ誘電率の低い材料からなるか、
あるいは第１の絶縁膜に比べ誘電率の低い材料からなる
膜を含む複合膜からなることを特徴とする。
基板より上方に突起する電界効果型トランジスタにおい
て、ゲート電極の下部が高誘電率材料よりなる第１の絶
縁膜を介して基板に相対し、かつ第１の絶縁膜はゲート
電極の端よりも拡散層側に延びており、ゲート電極の側
面と拡散層が第２の絶縁膜を介して相対し、第２の絶縁
膜は第１の絶縁膜に比べ誘電率の低い材料からなるか、
あるいは第１の絶縁膜に比べ誘電率の低い材料からなる
膜を含む複合膜からなることを特徴とする。
【００２１】第２の発明は、拡散層が基板より上方に突
起する電界効果型トランジスタにおいて、ゲート電極の
下部が高誘電率材料と低誘電率材料の複合膜よりなる第
１の絶縁膜を介して基板に相対し、かつ第１の絶縁膜は
ゲート電極の端よりも拡散層側に延びており、ゲート電
極の側面と拡散層が第２の絶縁膜を介して相対し、第２
の絶縁膜が低誘電率材料よりなるか、第１の絶縁膜に比
べ低誘電率材料の膜厚の大きい複合膜よりなることを特
徴とする。
起する電界効果型トランジスタにおいて、ゲート電極の
下部が高誘電率材料と低誘電率材料の複合膜よりなる第
１の絶縁膜を介して基板に相対し、かつ第１の絶縁膜は
ゲート電極の端よりも拡散層側に延びており、ゲート電
極の側面と拡散層が第２の絶縁膜を介して相対し、第２
の絶縁膜が低誘電率材料よりなるか、第１の絶縁膜に比
べ低誘電率材料の膜厚の大きい複合膜よりなることを特
徴とする。
【００２２】第３の発明は、第１または第２の発明にお
いて、第１の絶縁膜がゲート電極の端よりも拡散層側に
延びないが、第１の絶縁膜が拡散層もしくはＬＤＤ領域
に接していることを特徴とする。
いて、第１の絶縁膜がゲート電極の端よりも拡散層側に
延びないが、第１の絶縁膜が拡散層もしくはＬＤＤ領域
に接していることを特徴とする。
【００２３】第４の発明の電界効果型トランジスタの製
造方法は、凹型の形状を持つ半導体基板の側壁部に、誘
電率の低い材料よりなる第１の絶縁膜を形成したのち、
第１の絶縁膜をマスクに、半導体基板を等方的にエッチ
ングし、得られたくぼみの表面に高誘電率材料あるいは
高誘電率材料と低誘電率材料の複合膜よりなるゲート絶
縁膜を形成し、続いてゲート絶縁膜の上部に導電性材料
を埋め込むことによりゲート電極を形成することを特徴
とする。
造方法は、凹型の形状を持つ半導体基板の側壁部に、誘
電率の低い材料よりなる第１の絶縁膜を形成したのち、
第１の絶縁膜をマスクに、半導体基板を等方的にエッチ
ングし、得られたくぼみの表面に高誘電率材料あるいは
高誘電率材料と低誘電率材料の複合膜よりなるゲート絶
縁膜を形成し、続いてゲート絶縁膜の上部に導電性材料
を埋め込むことによりゲート電極を形成することを特徴
とする。
【００２４】第５の発明の電界効果型トランジスタの製
造方法は、側壁部に傾斜を持つ凹型の半導体基板の表面
に、低誘電率材料よりなる絶縁膜を等方的に堆積したの
ち、異方性エッチバックを行い底面の半導体基板を露出
させたのち、その表面に高誘電率材料あるいは高誘電率
材料と低誘電率材料の複合膜よりなるゲート絶縁膜を形
成し、続いてゲート絶縁膜の上部に導電性材料を埋め込
むことによりゲート電極を形成することを特徴とする。
造方法は、側壁部に傾斜を持つ凹型の半導体基板の表面
に、低誘電率材料よりなる絶縁膜を等方的に堆積したの
ち、異方性エッチバックを行い底面の半導体基板を露出
させたのち、その表面に高誘電率材料あるいは高誘電率
材料と低誘電率材料の複合膜よりなるゲート絶縁膜を形
成し、続いてゲート絶縁膜の上部に導電性材料を埋め込
むことによりゲート電極を形成することを特徴とする。
【００２５】第６の発明の電界効果型トランジスタの製
造方法は、半導体基板上にダミーパターンを設け、この
ダミーパターンをマスクにイオン注入あるいは不純物拡
散を行うことにより、ＬＤＤ領域と拡散層の両方または
拡散層だけを設け、続いて拡散層、ＬＤＤ領域、ダミー
パターンをスペーサ物質の堆積により覆ったのちに、ダ
ミーパターン上部においてスペーサ物質に開口部を設
け、開口部からのエッチャントの導入によりダミーパタ
ーンを選択的に除去して基板を露出させ、その表面にゲ
ート絶縁膜を形成し、ダミーパターンを除去して得られ
た開口部に導電性材料を埋め込むことにより、ゲート電
極を形成することを特徴とする。
造方法は、半導体基板上にダミーパターンを設け、この
ダミーパターンをマスクにイオン注入あるいは不純物拡
散を行うことにより、ＬＤＤ領域と拡散層の両方または
拡散層だけを設け、続いて拡散層、ＬＤＤ領域、ダミー
パターンをスペーサ物質の堆積により覆ったのちに、ダ
ミーパターン上部においてスペーサ物質に開口部を設
け、開口部からのエッチャントの導入によりダミーパタ
ーンを選択的に除去して基板を露出させ、その表面にゲ
ート絶縁膜を形成し、ダミーパターンを除去して得られ
た開口部に導電性材料を埋め込むことにより、ゲート電
極を形成することを特徴とする。
【００２６】第７の発明の電界効果型トランジスタの製
造方法は、半導体基板上にＢＳＧ、ＢＰＳＧまたはＰＳ
Ｇを堆積したのち、チャネルを形成する領域においてこ
れらを除去してスリット状の領域を設けたのち、ＢＳ
Ｇ、ＢＰＳＧまたはＰＳＧから半導体基板へ不純物を拡
散し拡散層を形成し、前記スリット状の領域の基板表面
にゲート絶縁膜を形成し、また前記スリット状の領域に
導電性材料を埋め込みゲート電極を形成することを特徴
とする。
造方法は、半導体基板上にＢＳＧ、ＢＰＳＧまたはＰＳ
Ｇを堆積したのち、チャネルを形成する領域においてこ
れらを除去してスリット状の領域を設けたのち、ＢＳ
Ｇ、ＢＰＳＧまたはＰＳＧから半導体基板へ不純物を拡
散し拡散層を形成し、前記スリット状の領域の基板表面
にゲート絶縁膜を形成し、また前記スリット状の領域に
導電性材料を埋め込みゲート電極を形成することを特徴
とする。
【００２７】
【作用】ゲート絶縁膜の誘電率を上げると、図２９に示
す拡散層−基板表面間の容量Ｃ２に対して、基板表面−
ゲート電極間の容量Ｃ１の比が大きくなる。そのため、
容量分割の結果、拡散層−基板表面間の電位差が小さく
なる。これは、チャネル領域表面に対するドレイン電界
の影響が小さくなることを意味し、短チャネル効果が抑
制されることを意味する。
す拡散層−基板表面間の容量Ｃ２に対して、基板表面−
ゲート電極間の容量Ｃ１の比が大きくなる。そのため、
容量分割の結果、拡散層−基板表面間の電位差が小さく
なる。これは、チャネル領域表面に対するドレイン電界
の影響が小さくなることを意味し、短チャネル効果が抑
制されることを意味する。
【００２８】なお図２９において、１９１はシリコン基
板、１９２はチャネル領域、１９３は拡散層、１９４は
絶縁膜、１９５はゲート電極、１９６は容量Ｃ１、１９
７は容量Ｃ２である。
板、１９２はチャネル領域、１９３は拡散層、１９４は
絶縁膜、１９５はゲート電極、１９６は容量Ｃ１、１９
７は容量Ｃ２である。
【００２９】図３０に示す、ＳＯＩトランジスタにおい
ては、容量Ｃ２は埋め込み酸化膜の容量Ｃ２１と、半導
体層の容量Ｃ２０の直列容量で表されるが、ゲート絶縁
膜の誘電率を上げた場合の効果は同様に考えることがで
きる。
ては、容量Ｃ２は埋め込み酸化膜の容量Ｃ２１と、半導
体層の容量Ｃ２０の直列容量で表されるが、ゲート絶縁
膜の誘電率を上げた場合の効果は同様に考えることがで
きる。
【００３０】なお図３０において、１９８は埋め込み酸
化膜、１９９は半導体層、２００は容量Ｃ２０、２０１
は容量Ｃ２１である。
化膜、１９９は半導体層、２００は容量Ｃ２０、２０１
は容量Ｃ２１である。
【００３１】第１，第２，第３の発明においては、ゲー
ト電極の下部及び下部側方に誘電率の大きい材料、ゲー
ト電極の側面に誘電率の低い材料からなる絶縁膜を設け
る。これにより、図２８における容量Ｃｏｘ３の増加に
よる短チャネル効果の抑制、容量Ｃｏｘ２の増加による
オフセット部の寄生抵抗の抑制、容量Ｃｏｘ１の低減に
よる寄生容量の抑制を同時に満たすことができる。なお
図２８において、１７７は高誘電率材料を示している。
ト電極の下部及び下部側方に誘電率の大きい材料、ゲー
ト電極の側面に誘電率の低い材料からなる絶縁膜を設け
る。これにより、図２８における容量Ｃｏｘ３の増加に
よる短チャネル効果の抑制、容量Ｃｏｘ２の増加による
オフセット部の寄生抵抗の抑制、容量Ｃｏｘ１の低減に
よる寄生容量の抑制を同時に満たすことができる。なお
図２８において、１７７は高誘電率材料を示している。
【００３２】第４，第５，第６，第７の発明による製造
方法においては、拡散層形成後にゲート電極、ゲート絶
縁膜を形成するため、高誘電率材料に含まれる金属元素
による、デバイス自体及びプロセス装置への汚染を防
ぎ、かつ拡散層、ゲート絶縁膜、ゲート電極を自己整合
的に形成することができる。
方法においては、拡散層形成後にゲート電極、ゲート絶
縁膜を形成するため、高誘電率材料に含まれる金属元素
による、デバイス自体及びプロセス装置への汚染を防
ぎ、かつ拡散層、ゲート絶縁膜、ゲート電極を自己整合
的に形成することができる。
【００３３】第４の発明の製造方法においては、拡散層
側壁部の低誘電率材料の下部において、半導体基板を等
方的にエッチングして得たくぼみの表面に高誘電率材料
を埋め込んだのち、続いてゲート電極を形成する。これ
により、誘電率の異なる２種類の絶縁材料を、自己整合
的に第１，第２，第３の発明の構造を満たすように配置
することができる。
側壁部の低誘電率材料の下部において、半導体基板を等
方的にエッチングして得たくぼみの表面に高誘電率材料
を埋め込んだのち、続いてゲート電極を形成する。これ
により、誘電率の異なる２種類の絶縁材料を、自己整合
的に第１，第２，第３の発明の構造を満たすように配置
することができる。
【００３４】第５の発明の製造方法においては、側壁部
に傾斜を持つ凹型の半導体装置の側壁にくさび型の低誘
電率材料よりなる絶縁膜を形成したのち、ゲート絶縁
膜、ゲート電極を形成する。これにより誘電率の異なる
２種類の絶縁材料を、自己整合的に第３の発明の構造を
満たすように配置することができる。
に傾斜を持つ凹型の半導体装置の側壁にくさび型の低誘
電率材料よりなる絶縁膜を形成したのち、ゲート絶縁
膜、ゲート電極を形成する。これにより誘電率の異なる
２種類の絶縁材料を、自己整合的に第３の発明の構造を
満たすように配置することができる。
【００３５】第６の発明の製造方法を用いて、ダミーパ
ターン除去後に基板をエッチングして凹型の構造を形成
すると、図２３〜図２５の従来例のように、基板上に拡
散層を全面に形成したのちにチャネル部の拡散層を除去
し、凹型の構造を形成する場合に比較して、段差を小さ
くできる利点がある。これは、従来例においては段差が
必ず拡散層よりも厚くなるのに対して、本発明において
は、段差を拡散層の厚さより小さくできるためである。
これは従来例においては、チャネルが形成される領域に
おいて、一旦形成された拡散層を除去することにより凹
型構造が造られるのに対して、本発明においては、チャ
ネル部にはもとより拡散層が形成されず、凹型構造の形
成が、拡散層を除去する工程の影響を受けないことによ
る。
ターン除去後に基板をエッチングして凹型の構造を形成
すると、図２３〜図２５の従来例のように、基板上に拡
散層を全面に形成したのちにチャネル部の拡散層を除去
し、凹型の構造を形成する場合に比較して、段差を小さ
くできる利点がある。これは、従来例においては段差が
必ず拡散層よりも厚くなるのに対して、本発明において
は、段差を拡散層の厚さより小さくできるためである。
これは従来例においては、チャネルが形成される領域に
おいて、一旦形成された拡散層を除去することにより凹
型構造が造られるのに対して、本発明においては、チャ
ネル部にはもとより拡散層が形成されず、凹型構造の形
成が、拡散層を除去する工程の影響を受けないことによ
る。
【００３６】第６の発明の製造方法において、ダミーパ
ターンの除去後に基板をエッチングしない場合には、凹
型構造の突出部が図１２に示すように絶縁膜になるた
め、図２７のＣｏｘ１に相当する寄生容量を著しく低減
できると同時に、図２３〜図２５の従来例と同じく、拡
散層形成後にゲート酸化膜、ゲート電極を自己整合的に
形成できる。
ターンの除去後に基板をエッチングしない場合には、凹
型構造の突出部が図１２に示すように絶縁膜になるた
め、図２７のＣｏｘ１に相当する寄生容量を著しく低減
できると同時に、図２３〜図２５の従来例と同じく、拡
散層形成後にゲート酸化膜、ゲート電極を自己整合的に
形成できる。
【００３７】第７の発明の製造方法においては、ＢＳ
Ｇ、ＢＰＳＧまたはＰＳＧからの不純物の拡散により拡
散層を形成するため、凹型構造の突出部が図１５に示す
ように絶縁膜になるため、図２７のＣｏｘ１に相当する
寄生容量を著しく低減できると同時に、図２３〜図２５
の従来例と同じく、拡散層形成後にゲート酸化膜、ゲー
ト電極を自己整合的に形成できる。
Ｇ、ＢＰＳＧまたはＰＳＧからの不純物の拡散により拡
散層を形成するため、凹型構造の突出部が図１５に示す
ように絶縁膜になるため、図２７のＣｏｘ１に相当する
寄生容量を著しく低減できると同時に、図２３〜図２５
の従来例と同じく、拡散層形成後にゲート酸化膜、ゲー
ト電極を自己整合的に形成できる。
【００３８】
（実施例１）第１の発明に係わる実施例を図１に示す。
ｐ型のシリコン基板１の表面に幅０．２μｍのチャネル
領域６をはさんで、高さ０．１μｍのｎ+ 拡散層２を基
板表面から上に出た形に設ける。チャネル領域６の表
面、両拡散層２にはさまれた領域に高誘電率材料３によ
るゲート絶縁膜を設ける。ここで、高誘電率材料は例え
ばＴａ2 Ｏ5 とし、厚さは３００オングストロームとす
る。高誘電率材料３の上方においては、拡散層２の側壁
に接するように厚さ３００オングストロームのＳｉＯ2
膜４を設ける。また、拡散層２の上部にも厚さ３００オ
ングストロームのＳｉＯ2 膜４を設ける。高誘電率材料
３及びＳｉＯ2 膜４に囲まれたスリット状の領域にタン
グステン層５を埋め込みゲート電極とする。但し、Ｓｉ
Ｏ2 膜４の膜厚は拡散層２の側壁及び上部で異なっても
よい。
ｐ型のシリコン基板１の表面に幅０．２μｍのチャネル
領域６をはさんで、高さ０．１μｍのｎ+ 拡散層２を基
板表面から上に出た形に設ける。チャネル領域６の表
面、両拡散層２にはさまれた領域に高誘電率材料３によ
るゲート絶縁膜を設ける。ここで、高誘電率材料は例え
ばＴａ2 Ｏ5 とし、厚さは３００オングストロームとす
る。高誘電率材料３の上方においては、拡散層２の側壁
に接するように厚さ３００オングストロームのＳｉＯ2
膜４を設ける。また、拡散層２の上部にも厚さ３００オ
ングストロームのＳｉＯ2 膜４を設ける。高誘電率材料
３及びＳｉＯ2 膜４に囲まれたスリット状の領域にタン
グステン層５を埋め込みゲート電極とする。但し、Ｓｉ
Ｏ2 膜４の膜厚は拡散層２の側壁及び上部で異なっても
よい。
【００３９】（実施例２）第２の発明に係わる実施例を
図２に示す。この実施例においては、図１における高誘
電率材料を、厚さ２０オングストロームの第２のＳｉＯ
2 膜７と厚さ２８０オングストロームの高誘電率材料３
とよりなる複合膜に置き換える。
図２に示す。この実施例においては、図１における高誘
電率材料を、厚さ２０オングストロームの第２のＳｉＯ
2 膜７と厚さ２８０オングストロームの高誘電率材料３
とよりなる複合膜に置き換える。
【００４０】この構造においては、ゲート電極の下部
に、高誘電率材料と低誘電率材料の複合膜を用いて、ゲ
ート絶縁膜、チャネル界面の品質を従来と同等に保つこ
とができる。
に、高誘電率材料と低誘電率材料の複合膜を用いて、ゲ
ート絶縁膜、チャネル界面の品質を従来と同等に保つこ
とができる。
【００４１】（実施例３）第１の発明の構造を、第４の
発明の製造方法または第６の発明の製造方法で製造する
実施例を、図３〜図７を参照して説明する。
発明の製造方法または第６の発明の製造方法で製造する
実施例を、図３〜図７を参照して説明する。
【００４２】図３に示すように、ｐ型シリコン基板１１
上に厚さ１００オングストロームの第１のＳｉＯ2 膜１
３を熱酸化により形成後、厚さ２０００オングストロー
ムのＳｉ3 Ｎ4 膜１４を、幅０．２μｍにＲＩＥにより
パターニングし、ダミーパターンを形成する。続いて厚
さ１０００オングストロームの第２のＳｉＯ2 膜１５を
ＣＶＤにより全面に堆積し、続けて異方性エッチングを
行うことにより、ダミーパターンに第２のＳｉＯ2 膜１
５による側壁を形成する。ダミーパターン及びＳｉＯ2
側壁をマスクにひ素を７０ｋｅＶで５×１０15ｃｍ-2イ
オン注入し、８００℃で１０分熱処理を行い、拡散層１
２を形成する。
上に厚さ１００オングストロームの第１のＳｉＯ2 膜１
３を熱酸化により形成後、厚さ２０００オングストロー
ムのＳｉ3 Ｎ4 膜１４を、幅０．２μｍにＲＩＥにより
パターニングし、ダミーパターンを形成する。続いて厚
さ１０００オングストロームの第２のＳｉＯ2 膜１５を
ＣＶＤにより全面に堆積し、続けて異方性エッチングを
行うことにより、ダミーパターンに第２のＳｉＯ2 膜１
５による側壁を形成する。ダミーパターン及びＳｉＯ2
側壁をマスクにひ素を７０ｋｅＶで５×１０15ｃｍ-2イ
オン注入し、８００℃で１０分熱処理を行い、拡散層１
２を形成する。
【００４３】次に図４に示すように、厚さ１０００オン
グストロームの第３のＳｉＯ2 膜１６をスペーサとして
ＣＶＤにより全面に堆積し、ダミーパターン上部の第３
のＳｉＯ2 膜１６をフォトリソグラフィ及びＲＩＥで除
去する。
グストロームの第３のＳｉＯ2 膜１６をスペーサとして
ＣＶＤにより全面に堆積し、ダミーパターン上部の第３
のＳｉＯ2 膜１６をフォトリソグラフィ及びＲＩＥで除
去する。
【００４４】次に図５に示すように、りん酸を用いてＳ
ｉ3 Ｎ4 膜１４をエッチングし、除去した後、第１のＳ
ｉＯ2 膜１３を１：３０の希ふっ酸によりエッチング
し、除去する。第２のＳｉＯ2 膜１５，第３のＳｉＯ2
膜１６を、マスクにシリコン基板１１をＲＩＥにより異
方的に５００オングストロームエッチングする。次に厚
さ２００オングストロームの第４のＳｉＯ2 膜１７をＣ
ＶＤにより堆積し、８００℃で１０分の熱処理を行い、
ＲＩＥによりＳｉＯ2 膜１７を異方的にエッチングし、
ＳｉＯ2 膜１７による側壁を形成する。
ｉ3 Ｎ4 膜１４をエッチングし、除去した後、第１のＳ
ｉＯ2 膜１３を１：３０の希ふっ酸によりエッチング
し、除去する。第２のＳｉＯ2 膜１５，第３のＳｉＯ2
膜１６を、マスクにシリコン基板１１をＲＩＥにより異
方的に５００オングストロームエッチングする。次に厚
さ２００オングストロームの第４のＳｉＯ2 膜１７をＣ
ＶＤにより堆積し、８００℃で１０分の熱処理を行い、
ＲＩＥによりＳｉＯ2 膜１７を異方的にエッチングし、
ＳｉＯ2 膜１７による側壁を形成する。
【００４５】次に図６に示すように、第３のＳｉＯ2 膜
１６及び第４のＳｉＯ2 膜１７をマスクに塩酸ガスまた
は塩素ガスによりシリコン基板１１を等方的にエッチン
グし、第４のＳｉＯ2 膜１７の下部で、拡散層１２を露
出させる。次にＭＯＣＶＤによりＴａ2 Ｏ5 膜１８を３
００オングストローム堆積する。
１６及び第４のＳｉＯ2 膜１７をマスクに塩酸ガスまた
は塩素ガスによりシリコン基板１１を等方的にエッチン
グし、第４のＳｉＯ2 膜１７の下部で、拡散層１２を露
出させる。次にＭＯＣＶＤによりＴａ2 Ｏ5 膜１８を３
００オングストローム堆積する。
【００４６】最後に図７に示すように、Ｔａ2 Ｏ5 膜１
８で囲まれたスリット中にタングステン層１９を埋め込
み、パターニングを行いゲート電極を形成する。
８で囲まれたスリット中にタングステン層１９を埋め込
み、パターニングを行いゲート電極を形成する。
【００４７】（実施例４）第１の発明の構造を、第５の
発明の製造方法で製造する実施例を、図８〜図１０を参
照して説明する。
発明の製造方法で製造する実施例を、図８〜図１０を参
照して説明する。
【００４８】まず図８に示すように、シリコン基板２１
の表面にひ素を７０ｋｅＶで５×１０15ｃｍ-2イオン注
入し、８５０℃で１０分熱処理して拡散層を形成した
後、ＣＶＤにより第１のＳｉＯ2 膜２３を１０００オン
グストローム堆積する。次にＳｉＯ2 膜２３に幅０．３
μｍのスリットを、フォトリソグラフィ及びＲＩＥによ
り設ける。
の表面にひ素を７０ｋｅＶで５×１０15ｃｍ-2イオン注
入し、８５０℃で１０分熱処理して拡散層を形成した
後、ＣＶＤにより第１のＳｉＯ2 膜２３を１０００オン
グストローム堆積する。次にＳｉＯ2 膜２３に幅０．３
μｍのスリットを、フォトリソグラフィ及びＲＩＥによ
り設ける。
【００４９】次に図９に示すように、ＣＦ4 及びＣＨ3
を用いたＲＩＥにより、第１のＳｉＯ2 膜２３をマスク
に、拡散層２２をテーパーエッチングする。次に全面に
ＣＶＤにより第２のＳｉＯ2 膜２４を１０００オングス
トローム堆積し、１０００オングストロームの異方性エ
ッチングをＲＩＥにより行う。ここで、第２のＳｉＯ2
膜２４よりなる側壁は、上部では１０００オングストロ
ームの厚さを持ち、下部ではくさび状に薄くなる。
を用いたＲＩＥにより、第１のＳｉＯ2 膜２３をマスク
に、拡散層２２をテーパーエッチングする。次に全面に
ＣＶＤにより第２のＳｉＯ2 膜２４を１０００オングス
トローム堆積し、１０００オングストロームの異方性エ
ッチングをＲＩＥにより行う。ここで、第２のＳｉＯ2
膜２４よりなる側壁は、上部では１０００オングストロ
ームの厚さを持ち、下部ではくさび状に薄くなる。
【００５０】次に図１０に示すように、スパッタ、ＭＯ
ＣＶＤ等によりＴａ2 Ｏ5 膜２５を３００オングストロ
ーム堆積し、ゲート絶縁膜として、続けてタングステン
層２６をスパッタにより、Ｔａ2 Ｏ5 膜２５に囲まれた
スリット中に埋め込み、パターニングし、ゲート電極を
形成する。
ＣＶＤ等によりＴａ2 Ｏ5 膜２５を３００オングストロ
ーム堆積し、ゲート絶縁膜として、続けてタングステン
層２６をスパッタにより、Ｔａ2 Ｏ5 膜２５に囲まれた
スリット中に埋め込み、パターニングし、ゲート電極を
形成する。
【００５１】（実施例５）第６の発明に係わる実施例を
図１１〜図１３に示す。
図１１〜図１３に示す。
【００５２】まず図１１に示すように、ｐ型シリコン基
板３１上に厚さ１００オングストロームの第１のＳｉＯ
2 膜３３を熱酸化により形成後、厚さ２０００オングス
トロームのＳｉ3 Ｎ4 膜３５を、幅０．２μｍにＲＩＥ
によりパターニングし、ダミーパターンを形成する。続
いて厚さ１０００オングストロームの第２のＳｉＯ2膜
３４をＣＶＤにより全面に堆積し、続けて異方性エッチ
ングを行うことにより、ダミーパターンに第２のＳｉＯ
2 膜３４による側壁を形成する。ダミーパターン及びＳ
ｉＯ2 側壁をマスクにひ素を７０ｋｅＶで５×１０15ｃ
ｍ-2イオン注入し、８００℃で１０分熱処理を行い、拡
散層３２を形成する。
板３１上に厚さ１００オングストロームの第１のＳｉＯ
2 膜３３を熱酸化により形成後、厚さ２０００オングス
トロームのＳｉ3 Ｎ4 膜３５を、幅０．２μｍにＲＩＥ
によりパターニングし、ダミーパターンを形成する。続
いて厚さ１０００オングストロームの第２のＳｉＯ2膜
３４をＣＶＤにより全面に堆積し、続けて異方性エッチ
ングを行うことにより、ダミーパターンに第２のＳｉＯ
2 膜３４による側壁を形成する。ダミーパターン及びＳ
ｉＯ2 側壁をマスクにひ素を７０ｋｅＶで５×１０15ｃ
ｍ-2イオン注入し、８００℃で１０分熱処理を行い、拡
散層３２を形成する。
【００５３】次に図１２に示すように、厚さ１０００オ
ングストロームの第３のＳｉＯ2 膜３６をスペーサとし
てＣＶＤにより全面に堆積し、ダミーパターン上部の第
３のＳｉＯ2 膜３６をフォトリソグラフィ及びＲＩＥで
除去したのち、りん酸を用いてＳｉ3 Ｏ4 膜３５をエッ
チングし、除去した後、第１のＳｉＯ2 膜３３を１：３
０の希ふっ酸によりエッチングして除去する。
ングストロームの第３のＳｉＯ2 膜３６をスペーサとし
てＣＶＤにより全面に堆積し、ダミーパターン上部の第
３のＳｉＯ2 膜３６をフォトリソグラフィ及びＲＩＥで
除去したのち、りん酸を用いてＳｉ3 Ｏ4 膜３５をエッ
チングし、除去した後、第１のＳｉＯ2 膜３３を１：３
０の希ふっ酸によりエッチングして除去する。
【００５４】最後に図１３に示すように、ＭＯＣＶＤに
よりＴａ2 Ｏ5 膜３７を３００オングストローム堆積
し、Ｔａ2 Ｏ5 膜で囲まれたスリット中にタングステン
層３８を埋め込み、パターニングを行いゲート電極を形
成する。
よりＴａ2 Ｏ5 膜３７を３００オングストローム堆積
し、Ｔａ2 Ｏ5 膜で囲まれたスリット中にタングステン
層３８を埋め込み、パターニングを行いゲート電極を形
成する。
【００５５】（実施例６）第７の発明に係わる実施例を
図１４および図１５に示す。
図１４および図１５に示す。
【００５６】図１４に示すように、シリコン基板４１、
埋め込みＳｉＯ2 膜４２、ＳＯＩ層４３からなるＳＯＩ
基板上に厚さ１０００オングストロームのＰＳＧ膜４４
をＣＶＤにより堆積する。続いてＰＳＧ膜４４に幅０．
２μｍのスリットをフォトリソグラフィとＲＩＥを用い
て形成する。
埋め込みＳｉＯ2 膜４２、ＳＯＩ層４３からなるＳＯＩ
基板上に厚さ１０００オングストロームのＰＳＧ膜４４
をＣＶＤにより堆積する。続いてＰＳＧ膜４４に幅０．
２μｍのスリットをフォトリソグラフィとＲＩＥを用い
て形成する。
【００５７】次に図１５に示すように、９００℃で１０
分間の熱処理を行い、ＰＳＧ膜４４からＳＯＩ層４３へ
りんを拡散させ、拡散層４７を形成する。Ｔａ2 Ｏ5 膜
４５を３００オングストロームスパッタ、もしくはＣＶ
Ｄにより堆積し、次にタングステン層４６をスパッタに
より堆積したのち、パターニングを行う。
分間の熱処理を行い、ＰＳＧ膜４４からＳＯＩ層４３へ
りんを拡散させ、拡散層４７を形成する。Ｔａ2 Ｏ5 膜
４５を３００オングストロームスパッタ、もしくはＣＶ
Ｄにより堆積し、次にタングステン層４６をスパッタに
より堆積したのち、パターニングを行う。
【００５８】（実施例７）第２の発明に係わる発明で、
ＬＤＤ構造及びＳＯＩ構造を持つ場合について図１６を
参照して説明する。
ＬＤＤ構造及びＳＯＩ構造を持つ場合について図１６を
参照して説明する。
【００５９】シリコン基板５１、埋め込みＳｉＯ2 膜
（酸化膜）５２、ＳＯＩ層５３からなるＳＯＩ基板にお
いて、拡散層５５、ＬＤＤ領域５４においては、ＳＯＩ
層５３の厚さが１０００オングストロームと厚く、チャ
ネル領域５６においては、ＳＯＩ層５３の厚さが１００
オングストロームと薄い。ＬＤＤ領域５４、拡散層５５
の上部には厚さ３００オングストロームの第１のＳｉＯ
2 膜５９を設ける。
（酸化膜）５２、ＳＯＩ層５３からなるＳＯＩ基板にお
いて、拡散層５５、ＬＤＤ領域５４においては、ＳＯＩ
層５３の厚さが１０００オングストロームと厚く、チャ
ネル領域５６においては、ＳＯＩ層５３の厚さが１００
オングストロームと薄い。ＬＤＤ領域５４、拡散層５５
の上部には厚さ３００オングストロームの第１のＳｉＯ
2 膜５９を設ける。
【００６０】チャネル領域５６の上部に厚さ３００オン
グストロームのＴａ2 Ｏ5 膜５７を設ける。ＬＤＤ領域
５４と第１のＳｉＯ2 膜５９の側壁に厚さ３００オング
ストロームの第２のＳｉＯ2 膜５８を設ける。第２のＣ
ＶＤＳｉＯ2 膜５８とＴａ2Ｏ5 膜５７に囲まれたスリ
ット上の領域にタングステン層６０を埋め込み、ゲート
電極とする。
グストロームのＴａ2 Ｏ5 膜５７を設ける。ＬＤＤ領域
５４と第１のＳｉＯ2 膜５９の側壁に厚さ３００オング
ストロームの第２のＳｉＯ2 膜５８を設ける。第２のＣ
ＶＤＳｉＯ2 膜５８とＴａ2Ｏ5 膜５７に囲まれたスリ
ット上の領域にタングステン層６０を埋め込み、ゲート
電極とする。
【００６１】（実施例８）第３の発明に該当し、第１の
発明に該当しない実施例を図１７に示す。図１の構造に
おいて、Ｔａ2 Ｏ5 膜７５がゲート電極（タングステン
層）７４の端から拡散層７２側に延びているが、拡散層
７２には接していない。図中、７１はシリコン基板、７
３はＳｉＯ2 膜である。
発明に該当しない実施例を図１７に示す。図１の構造に
おいて、Ｔａ2 Ｏ5 膜７５がゲート電極（タングステン
層）７４の端から拡散層７２側に延びているが、拡散層
７２には接していない。図中、７１はシリコン基板、７
３はＳｉＯ2 膜である。
【００６２】（実施例９）第１の発明に該当し、第３の
発明に該当しない実施例を図１８に示す。拡散層８２は
傾斜を持ち、ｐ型シリコン基板８１の表面から上部へ
０．１μｍ突起する。ＳｉＯ2 膜８３は上部で厚く、下
部で薄いくさび型の形状により、拡散層の傾斜した側面
に重なる。拡散層８２に挟まれたシリコン基板８１上に
厚さ２００オングストロームのＴａ2 Ｏ5 膜８５を設け
る。ＳｉＯ2 膜８３に挟まれたスリット中にタングステ
ン層８４をゲート電極として埋め込む。この構造は高誘
電率材料によるゲート絶縁膜８５が拡散層８２に接して
おり、拡散層８２の上部とゲート電極８４の間にはＳｉ
Ｏ2 膜８３が存在するが、Ｔａ2 Ｏ5 膜８５は、タング
ステン層８４により形成されるゲート電極の端からは、
拡散層側に延びていない。
発明に該当しない実施例を図１８に示す。拡散層８２は
傾斜を持ち、ｐ型シリコン基板８１の表面から上部へ
０．１μｍ突起する。ＳｉＯ2 膜８３は上部で厚く、下
部で薄いくさび型の形状により、拡散層の傾斜した側面
に重なる。拡散層８２に挟まれたシリコン基板８１上に
厚さ２００オングストロームのＴａ2 Ｏ5 膜８５を設け
る。ＳｉＯ2 膜８３に挟まれたスリット中にタングステ
ン層８４をゲート電極として埋め込む。この構造は高誘
電率材料によるゲート絶縁膜８５が拡散層８２に接して
おり、拡散層８２の上部とゲート電極８４の間にはＳｉ
Ｏ2 膜８３が存在するが、Ｔａ2 Ｏ5 膜８５は、タング
ステン層８４により形成されるゲート電極の端からは、
拡散層側に延びていない。
【００６３】以上、各実施例を説明したが、これらの実
施例は一例であり、形状、材料、使用プロセス、寸法、
各発明の組合せまたは、他の構造、製造方法の組合せ等
は、これら実施例のものに限定されない。
施例は一例であり、形状、材料、使用プロセス、寸法、
各発明の組合せまたは、他の構造、製造方法の組合せ等
は、これら実施例のものに限定されない。
【００６４】以上の実施例では、ｎチャネルトランジス
タについて述べたが、ｐチャンネルトランジスタでも良
い。トランジスタはバルク基板、ＳＯＩ基板のいずれに
作製されても良い。また、エンハンスメント型もしくは
ディプリーション型トランジスタを実現する様々なチャ
ンネルイオン注入を行ってもよい。実施例中、拡散層と
した領域はＬＤＤ領域等の構造を含むものであってもよ
い。
タについて述べたが、ｐチャンネルトランジスタでも良
い。トランジスタはバルク基板、ＳＯＩ基板のいずれに
作製されても良い。また、エンハンスメント型もしくは
ディプリーション型トランジスタを実現する様々なチャ
ンネルイオン注入を行ってもよい。実施例中、拡散層と
した領域はＬＤＤ領域等の構造を含むものであってもよ
い。
【００６５】また、ゲート電極は金属でなく、金属シリ
サイド、ポリシリコン等であっても良い。ゲート電極は
上部で横に広がるＴ字型でなく、例えば上記実施例のス
リット中に完全に埋まった形でも良い。
サイド、ポリシリコン等であっても良い。ゲート電極は
上部で横に広がるＴ字型でなく、例えば上記実施例のス
リット中に完全に埋まった形でも良い。
【００６６】高誘電率材料としては、Ｔａ2 Ｏ5 以外の
材料を用いてもよい。また請求項中の高誘電率材料、低
誘電率材料は相対的にこの条件が満たされる関係にあれ
ばよい。高誘電率材料は金属酸化物に限らず、低誘電率
材料としてＳｉＯ2 を選んだ場合、これよりも誘電率の
高い材料であるＳｉ3 Ｎ4 等としてもよい。
材料を用いてもよい。また請求項中の高誘電率材料、低
誘電率材料は相対的にこの条件が満たされる関係にあれ
ばよい。高誘電率材料は金属酸化物に限らず、低誘電率
材料としてＳｉＯ2 を選んだ場合、これよりも誘電率の
高い材料であるＳｉ3 Ｎ4 等としてもよい。
【００６７】また、第１，第２，第３の発明の構造は基
板上に横置きもしくは上下反転して配置されてもよい。
板上に横置きもしくは上下反転して配置されてもよい。
【００６８】
【発明の効果】本発明は、以上に述べたように、ゲート
絶縁膜に高誘電率材料を用いることにより、短チャネル
効果を抑制できる。
絶縁膜に高誘電率材料を用いることにより、短チャネル
効果を抑制できる。
【００６９】また、寄生抵抗を増加させずに、ゲート電
極及び拡散層間の容量を低減できる。
極及び拡散層間の容量を低減できる。
【００７０】また、拡散層形成後にゲート酸化膜、ゲー
ト電極を形成することにより、熱工程に伴う、高誘電率
材料からデバイス自身及び製造装置への汚染を防げる。
ト電極を形成することにより、熱工程に伴う、高誘電率
材料からデバイス自身及び製造装置への汚染を防げる。
【００７１】従って、寄生容量、寄生抵抗が小さく、チ
ャネル長の短いトランジスタが形成でき、ＬＳＩの高集
積化、高速化に効果をもたらす。
ャネル長の短いトランジスタが形成でき、ＬＳＩの高集
積化、高速化に効果をもたらす。
【図１】第１の実施例を説明する図である。
【図２】第２の実施例を説明する図である。
【図３】第３の実施例を説明する図である。
【図４】第３の実施例を説明する図である。
【図５】第３の実施例を説明する図である。
【図６】第３の実施例を説明する図である。
【図７】第３の実施例を説明する図である。
【図８】第４の実施例を説明する図である。
【図９】第４の実施例を説明する図である。
【図１０】第４の実施例を説明する図である。
【図１１】第５の実施例を説明する図である。
【図１２】第５の実施例を説明する図である。
【図１３】第５の実施例を説明する図である。
【図１４】第６の実施例を説明する図である。
【図１５】第６の実施例を説明する図である。
【図１６】第７の実施例を説明する図である。
【図１７】第８の実施例を説明する図である。
【図１８】第９の実施例を説明する図である。
【図１９】従来例を説明する図である。
【図２０】従来例を説明する図である。
【図２１】従来例を説明する図である。
【図２２】従来例を説明する図である。
【図２３】従来例を説明する図である。
【図２４】従来例を説明する図である。
【図２５】従来例を説明する図である。
【図２６】従来技術の課題を説明する図である。
【図２７】従来技術の課題を説明する図である。
【図２８】発明の効果を説明する図である。
【図２９】発明の効果を説明する図である。
【図３０】発明の効果を説明する図である。
１，１１，２１，３１，４１，５１，７１，８１，９
５，１１１，１２１，１３１，１９１ シリコン基板 ４３，５３，９３ ＳＯＩ層 １０１，１９９ 半導体層 ６，５６，９６，１３４，１７６，１９２ チャネル領
域 ５４ ＬＤＤ領域 １７４ オフセット領域 ２，１２，２２，３２，４７，５５，７２，８２，９
７，１１３，１２２，１３２，１７２，１９３ 拡散層 １０２ ソース電極 １０３ ドレイン電極 ４，７３，８３，１１５，１２３，１３３，１７３ Ｓ
ｉＯ2 膜 １３，２３，３３，５９ 第１のＳｉＯ2 膜 ７，１５，２４，３４，５８，１１８ 第２のＳｉＯ2
膜 １６，３６ 第３のＳｉＯ2 膜 １７ 第４のＳｉＯ2 膜 ４４ ＰＳＧ膜 １４，３５ Ｓｉ3 Ｎ4 膜 ９２ ゲート酸化膜 １１２ フィールド酸化膜 １０５ 誘電体層 ３，１７７ 高誘電率材料 １８，２５，３７，４５，５７，７５，８５，１１６，
１２４ Ｔａ2 Ｏ5 膜 １０４ 錫チタン酸バリウム層 １０６ タンタル酸バリウム層 １９４ 絶縁膜 １０８ 絶縁基板 ４２，５２，９４，１７１，１９８ 埋め込み酸化膜 ５，１９，２６，３８，４６，６０，７４，８４ タン
グステン層 １１４ タンタルシリサイド膜 １２５ アルミ層 ９１，１０７，１１７，１３５，１７５，１９５ ゲー
ト電極 １１９ 配線電極 １３６ ゲート絶縁膜 １９６ 容量Ｃ１ １９７ 容量Ｃ２ ２００ 容量Ｃ２０ ２０１ 容量Ｃ２１
５，１１１，１２１，１３１，１９１ シリコン基板 ４３，５３，９３ ＳＯＩ層 １０１，１９９ 半導体層 ６，５６，９６，１３４，１７６，１９２ チャネル領
域 ５４ ＬＤＤ領域 １７４ オフセット領域 ２，１２，２２，３２，４７，５５，７２，８２，９
７，１１３，１２２，１３２，１７２，１９３ 拡散層 １０２ ソース電極 １０３ ドレイン電極 ４，７３，８３，１１５，１２３，１３３，１７３ Ｓ
ｉＯ2 膜 １３，２３，３３，５９ 第１のＳｉＯ2 膜 ７，１５，２４，３４，５８，１１８ 第２のＳｉＯ2
膜 １６，３６ 第３のＳｉＯ2 膜 １７ 第４のＳｉＯ2 膜 ４４ ＰＳＧ膜 １４，３５ Ｓｉ3 Ｎ4 膜 ９２ ゲート酸化膜 １１２ フィールド酸化膜 １０５ 誘電体層 ３，１７７ 高誘電率材料 １８，２５，３７，４５，５７，７５，８５，１１６，
１２４ Ｔａ2 Ｏ5 膜 １０４ 錫チタン酸バリウム層 １０６ タンタル酸バリウム層 １９４ 絶縁膜 １０８ 絶縁基板 ４２，５２，９４，１７１，１９８ 埋め込み酸化膜 ５，１９，２６，３８，４６，６０，７４，８４ タン
グステン層 １１４ タンタルシリサイド膜 １２５ アルミ層 ９１，１０７，１１７，１３５，１７５，１９５ ゲー
ト電極 １１９ 配線電極 １３６ ゲート絶縁膜 １９６ 容量Ｃ１ １９７ 容量Ｃ２ ２００ 容量Ｃ２０ ２０１ 容量Ｃ２１
Claims (7)
- 【請求項１】拡散層が基板より上方に突起する電界効果
型トランジスタにおいて、ゲート電極の下部が高誘電率
材料よりなる第１の絶縁膜を介して基板に相対し、かつ
第１の絶縁膜はゲート電極の端よりも拡散層側に延びて
おり、ゲート電極の側面と拡散層が第２の絶縁膜を介し
て相対し、第２の絶縁膜は第１の絶縁膜に比べ誘電率の
低い材料からなるか、あるいは第１の絶縁膜に比べ誘電
率の低い材料からなる膜を含む複合膜からなることを特
徴とする電界効果型トランジスタ。 - 【請求項２】拡散層が基板より上方に突起する電界効果
型トランジスタにおいて、ゲート電極の下部が高誘電率
材料と低誘電率材料の複合膜よりなる第１の絶縁膜を介
して基板に相対し、かつ第１の絶縁膜はゲート電極の端
よりも拡散層側に延びており、ゲート電極の側面と拡散
層が第２の絶縁膜を介して相対し、第２の絶縁膜が低誘
電率材料よりなるか、第１の絶縁膜に比べ低誘電率材料
の膜厚の大きい複合膜よりなることを特徴とする電界効
果型トランジスタ。 - 【請求項３】請求項１または２記載の電界効果型トラン
ジスタにおいて、第１の絶縁膜がゲート電極の端よりも
拡散層側に延びないが、第１の絶縁膜が拡散層もしくは
ＬＤＤ領域に接していることを特徴とする電界効果型ト
ランジスタ。 - 【請求項４】凹型の形状を持つ半導体基板の側壁部に、
誘電率の低い材料よりなる第１の絶縁膜を形成したの
ち、第１の絶縁膜をマスクに、半導体基板を等方的にエ
ッチングし、得られたくぼみの表面に高誘電率材料ある
いは高誘電率材料と低誘電率材料の複合膜よりなるゲー
ト絶縁膜を形成し、続いてゲート絶縁膜の上部に導電性
材料を埋め込むことによりゲート電極を形成することを
特徴とする電界効果型トランジスタの製造方法。 - 【請求項５】側壁部に傾斜を持つ凹型の半導体基板の表
面に、低誘電率材料よりなる絶縁膜を等方的に堆積した
のち、異方性エッチバックを行い底面の半導体基板を露
出させたのち、その表面に高誘電率材料あるいは高誘電
率材料と低誘電率材料の複合膜よりなるゲート絶縁膜を
形成し、続いてゲート絶縁膜の上部に導電性材料を埋め
込むことによりゲート電極を形成することを特徴とする
電界効果型トランジスタの製造方法。 - 【請求項６】半導体基板上にダミーパターンを設け、こ
のダミーパターンをマスクにイオン注入あるいは不純物
拡散を行うことにより、ＬＤＤ領域と拡散層の両方また
は拡散層だけを設け、続いて拡散層、ＬＤＤ領域、ダミ
ーパターンをスペーサ物質の堆積により覆ったのちに、
ダミーパターン上部においてスペーサ物質に開口部を設
け、開口部からのエッチャントの導入によりダミーパタ
ーンを選択的に除去して基板を露出させ、その表面にゲ
ート絶縁膜を形成し、ダミーパターンを除去して得られ
た開口部に導電性材料を埋め込むことにより、ゲート電
極を形成することを特徴とする電界効果型トランジスタ
の製造方法。 - 【請求項７】半導体基板上にＢＳＧ、ＢＰＳＧまたはＰ
ＳＧを堆積したのち、チャネルを形成する領域において
これらを除去してスリット状の領域を設けたのち、ＢＳ
Ｇ、ＢＰＳＧまたはＰＳＧから半導体基板へ不純物を拡
散し拡散層を形成し、前記スリット状の領域の基板表面
にゲート絶縁膜を形成し、また前記スリット状の領域に
導電性材料を埋め込みゲート電極を形成することを特徴
とする電界効果型トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5330777A JP2734961B2 (ja) | 1993-05-24 | 1993-12-27 | 電界効果型トランジスタとその製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12105293 | 1993-05-24 | ||
| JP5-121052 | 1993-05-24 | ||
| JP5330777A JP2734961B2 (ja) | 1993-05-24 | 1993-12-27 | 電界効果型トランジスタとその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0799310A true JPH0799310A (ja) | 1995-04-11 |
| JP2734961B2 JP2734961B2 (ja) | 1998-04-02 |
Family
ID=26458517
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5330777A Expired - Fee Related JP2734961B2 (ja) | 1993-05-24 | 1993-12-27 | 電界効果型トランジスタとその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2734961B2 (ja) |
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