JPH11150452A

JPH11150452A - レベル変換回路および液晶表示装置

Info

Publication number: JPH11150452A
Application number: JP9315593A
Authority: JP
Inventors: Junji Ito; 東淳治伊
Original assignee: Toshiba Corp; Toshiba Microelectronics Corp
Current assignee: Toshiba Corp; Toshiba Electronic Device Solutions Corp
Priority date: 1997-11-17
Filing date: 1997-11-17
Publication date: 1999-06-02

Abstract

(57)【要約】【課題】消費電流を低減でき、出力遅延時間を短くで
き、入力信号の電圧レベルの余裕度（入力マージン）を
広げることができるレベル変換回路を提供する。【解決手段】本発明のレベル変換回路は、PMOSトラン
ジスタＱ１，Ｑ２およびNMOSトランジスタＱ３，Ｑ４か
らなるレベル変換部１と、抵抗Ｒ11，Ｒ12，Ｒ13および
PMOSトランジスタＱ５からなるバイアス回路２とを備え
る。バイアス回路２内の抵抗Ｒ11〜Ｒ13は、正側電圧Ｖ
DDと接地電圧ＶSSとの間に直列に接続され、抵抗Ｒ12に
並列にPMOSトランジスタＱ５が接続される。PMOSトラン
ジスタＱ５のゲート端子には入力信号ＤＩが印加され、
抵抗Ｒ12、Ｒ13の接続点の電圧（バイアス電圧）Ｖbias
がPMOSトランジスタＱ１のゲート端子に印加される。入
力信号ＤＩの論理に応じて、レベル変換部１に供給する
バイアス電圧Ｖbiasの電圧レベルを切り替えることで、
レベル変換部１の入力マージンを広げ、消費電流を低減
する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、入力電圧を異なる
電圧レベルに変換するレベル変換回路に関し、特に、導
電型の異なる２種類のトランジスタをオン・オフさせて
レベル変換を行う、いわゆるレシオタイプのレベル変換
回路を対象とする。

【０００２】

【従来の技術】液晶パネルを駆動する駆動回路に供給さ
れる電源電圧と、液晶パネルに供給される電源電圧は、
必ずしも同じではなく、例えば、駆動回路にはロー側
（０Ｖ）でハイ側（５Ｖ）の電源電圧が、液晶パネルに
はロー側（−２０Ｖ）でハイ側（２０Ｖ）の電源電圧が
供給される。このため、駆動回路から液晶パネルに信号
を送る際は、レベル変換回路を設けて電圧レベルを変換
する必要がある。

【０００３】図４はこの種のレベル変換回路を有する液
晶表示装置のブロック図である。図４の液晶表示装置
は、複数のデータ線Ｘ１〜Ｘｎおよび走査線Ｙ１〜Ｙ15
0 がマトリクス状に配置された液晶パネル１１と、各走
査線を駆動する走査線駆動回路１２と、各データ線を駆
動するデータ線駆動回路１３とを備える。液晶パネル１
１は、ロー側ＶL （約-20 Ｖ）でハイ側ＶH （約20Ｖ）
の電源電圧で動作するのに対し、走査線駆動回路１２と
データ線駆動回路１３は、ロー側（０Ｖ）でハイ側（５
Ｖ）の電源電圧で動作する。

【０００４】液晶パネル１１上の走査線Ｙとデータ線Ｘ
の各交点付近にはＴＦＴ２１が列設され、各ＴＦＴ２１
のゲート電極は走査線Ｙに、ソース電極またはドレイン
電極のいずれか一方はデータ線Ｘに、他方は液晶層２２
と補助容量２３にそれぞれ接続されている。

【０００５】走査線駆動回路１２は、図５に詳細構成を
示すように、外部から入力された入力信号ＤＩの電圧レ
ベルを変換するレベル変換回路３１と、外部から入力さ
れたシステムクロックＣＰの電圧レベルを変換するレベ
ル変換回路３２と、レベル変換された入力信号ＤＩＡを
シフトして出力するシフトレジスタ３３と、シフトレジ
スタ３３の出力タイミングを制御する出力制御回路３４
とを有する。シフトレジスタ３３は、内部に複数のクロ
ックドインバータ３５を有し、これらクロックドインバ
ータ３５には、レベル変換されたシステムクロックＣＰ
Ａ，ＣＰＡバーが入力される。なお、本明細書では、図
面で記号の上にバーの付いた信号を、記号の後に「バ
ー」を付けて表す。

【０００６】図６は走査線駆動回路１２の動作タイミン
グ図である。レベル変換回路３１には、システムクロッ
クＣＰの150 周期ごとに１周期分だけハイレベルになる
入力信号ＤＩが入力される。この入力信号ＤＩの電圧レ
ベルは、ロー側が（０Ｖ）でハイ側が（５Ｖ）である。
レベル変換回路３１は、入力信号ＤＩをレベル変換し
て、ロー側（−２０Ｖ）でハイ側（５Ｖ）の入力信号Ｄ
ＩＡを出力する。

【０００７】同様に、レベル変換回路３２は、ロー側
（０Ｖ）でハイ側（５Ｖ）のシステムクロックＣＰをレ
ベル変換して、ロー側（−２０Ｖ）でハイ側（５Ｖ）の
システムクロックＣＰＡと、その反転信号ＣＰＡバーを
出力する。

【０００８】シフトレジスタ３３は、レベル変換回路３
１でレベル変換された入力信号ＤＩＡを、システムクロ
ックＣＰＡ，ＣＰＡバーに同期させて１クロックずつシ
フトして出力する。出力制御回路３４は、シフトレジス
タ３３の出力論理に基づいて、ハイレベルをＶ１、ロー
レベルをＶ３とする電圧か、あるいはハイレベルをＶ
２、ローレベルをＶ４とする電圧を各走査線Ｙ１〜Ｙ15
0 に供給する。なお、ハイレベル側電圧と、ローレベル
側電圧とを切り換える理由は、フレーム反転方式やライ
ン反転方式やドット反転方式による液晶駆動を行うため
である。

【０００９】図７は入力電圧の振幅を切り換える一般的
なレベル変換回路の詳細構成を示す回路図であり、図７
（ａ）のレベル変換回路は正側電圧（例えば、０Ｖ〜２
０Ｖ）を出力し、図７（ｂ）のレベル変換回路は負側電
圧（例えば、−２０Ｖ〜５Ｖ）を出力する。これら２種
類のレベル変換回路を組み合わせることで、-20V〜20V
の範囲の電圧信号を生成することができる。

【００１０】図７（ａ），（ｂ）のレベル変換回路内に
は、入力電圧を反転するインバータINV が設けられてい
る。図８は図７（ｂ）のインバータの断面構造を示す図
である。図示のインバータは、Ｐ型Si基板５１上に形成
されたＮチャネルトランジスタ５２と、Ｐ型Si基板５１
内のＮ−ウェル領域５３内に形成されたＰチャネルトラ
ンジスタ５４とで構成され、各トランジスタ５２，５４
のゲート端子には、０Ｖ〜５Ｖの電圧が印加される。基
板電圧は(-20) Ｖに設定され、Ｎ−ウェル領域内には電
圧ＶDD（＝５Ｖ）が印加される。

【００１１】図８において、例えば両トランジスタのゲ
ート端子に５Ｖの電圧が印加されると、Ｎチャネルトラ
ンジスタ５２がオンして、Ｐチャネルトランジスタ５４
がオフするため、インバータは正常に動作する。一方、
両トランジスタ５２，５４のゲート端子に０Ｖの電圧が
印加されると、本来であれば、Ｎチャネルトランジスタ
５２がオフして、Ｐチャネルトランジスタ５４がオンす
るはずであるが、図８の基板電圧は(-20) Ｖであるた
め、Ｎチャネルトランジスタ５２もオンしてしまう。こ
のため、インバータとして動作しなくなってしまう。

【００１２】このように、図７のレベル変換回路は、入
力電圧のレベルによって正常に動作しなくなるため、図
４に示す液晶表示装置では、図９のようなレシオタイプ
のレベル変換回路を用いることが多い。

【００１３】図９のレベル変換回路３１は、PMOSトラン
ジスタＱ１，Ｑ２およびNMOSトランジスタＱ３，Ｑ４か
らなるレベル変換部１と、抵抗Ｒ１，Ｒ２からなるバイ
アス回路２とを備える。レベル変換部１内のPMOSトラン
ジスタＱ１とNMOSトランジスタＱ３は、正側電圧ＶDDと
負側電圧ＶEEとの間に直列接続され、同様に、PMOSトラ
ンジスタＱ２とNMOSトランジスタＱ４も、正側電圧ＶDD
と負側電圧ＶEEとの間に直列接続されている。

【００１４】また、バイアス回路２内の抵抗Ｒ１，Ｒ２
は、正側電圧ＶDDと接地電圧ＶSSとの間に直列接続され
ている。PMOSトランジスタＱ１のゲート端子には、抵抗
Ｒ１，Ｒ２の接続点の電圧Ｖbiasが印加され、PMOSトラ
ンジスタＱ２のゲート端子には、レベル変換の対象とな
る入力信号ＤＩが印加され、NMOSトランジスタＱ４のゲ
ート端子には、NMOSトランジスタＱ３のゲート端子およ
びドレイン端子が接続されている。また、PMOSトランジ
スタＱ２とNMOSトランジスタＱ４の間から、レベル変換
された入力信号ＤＩＡが出力される。

【００１５】図１０は図９のレベル変換回路３１の動作
タイミング図であり、以下、図１０に基づいて、図９の
レベル変換回路３１の動作を説明する。PMOSトランジス
タＱ１のゲート端子に印加されるバイアス電圧Ｖbiasを
所定の電圧に設定すると、NMOSトランジスタＱ４のドレ
イン−ソース間は、ある抵抗値を有するようになる。し
たがって、入力信号ＤＩがローレベルのとき（図１０の
時刻Ｔ１〜Ｔ２）は、出力ＤＩＡはほぼ正側電圧ＶDDに
等しくなり、入力信号がハイレベルのとき（図１０の時
刻Ｔ２〜Ｔ３）は、出力ＤＩＡはほぼ負側電圧ＶEEに等
しくなる。

【００１６】入力信号ＤＩの論理にかかわらず、PMOSト
ランジスタＱ１のゲート端子には常に一定のバイアス電
圧Ｖbiasが印加されるため、抵抗Ｒ１，Ｒ２間には常に
一定の貫通電流Ｉb が、PMOSトランジスタＱ１とNMOSト
ランジスタＱ３には常に一定の貫通電流Ｉ１が流れる。
また、入力信号ＤＩがローレベルのときには、PMOSトラ
ンジスタＱ２とNMOSトランジスタＱ４に貫通電流Ｉ２が
流れる。

【００１７】

【発明が解決しようとする課題】図９のレベル変換回路
３１に入力される入力信号ＤＩは、システムクロックの
150 周期ごとに１周期分だけハイレベルになる。すなわ
ち、入力信号ＤＩはローレベルの期間がハイレベルの期
間よりも圧倒的に長いため、PMOSトランジスタＱ２とNM
OSトランジスタＱ４に貫通電流Ｉ２が流れる期間も長く
なる。したがって、貫通電流Ｉ２は無駄に消費されるだ
けであり、結果として、図９のレベル変換回路３１の消
費電流が多くなる。

【００１８】消費電流を低減する一手法として、入力信
号ＤＩをインバータでいったん反転してから、レベル変
換回路３１に入力することも考えられるが、上述したよ
うに、入力信号ＤＩのレベルによっては、インバータは
正常に動作しなくなるため、インバータを使用するのは
好ましくない。

【００１９】消費電流を低減する他の手法として、バイ
アス電圧Ｖbiasを高くする手法が考えられる。バイアス
電圧Ｖbiasを高くすると、PMOSトランジスタＱ１はオフ
する方向に動作し、PMOSトランジスタＱ１とNMOSトラン
ジスタＱ３を貫通する電流Ｉ１が少なくなり、また、NM
OSトランジスタＱ４のゲート電圧ＶB も低下し、NMOSト
ランジスタＱ４がオフする方向に動作することから、PM
OSトランジスタＱ２とNMOSトランジスタＱ４を貫通する
電流Ｉ２も少なくなる。図１１は図９の回路の消費電流
ＩDDがバイアス電圧Ｖbiasに応じて変化する様子を示す
図である。図１１からも明らかなように、バイアス電圧
Ｖbiasが高くなるほど消費電流ＩDDは少なくなる。

【００２０】ところが、貫通電流Ｉ２を減らすと、入力
信号ＤＩの電圧レベルの余裕度（入力マージン）が減少
し、結果的に、PMOSトランジスタＱ２とNMOSトランジス
タＱ４の動作が遅くなってしまう。

【００２１】図１２は図９のレベル変換回路３１の入力
マージンが変化する様子を示す図であり、横軸はバイア
ス電圧Ｖbiasを、縦軸はレベル変換回路３１の出力電圧
を表している。実線ＶIHは入力信号ＤＩがハイレベル時
のPMOSトランジスタＱ２のゲート−ドレイン間電圧、実
線ＶILは入力信号ＤＩがローレベル時のPMOSトランジス
タＱ２のゲート−ドレイン間電圧であり、点線ＶHSPEC
はPMOSトランジスタＱ２がオフするためのスレッショル
ド電圧ＶHSPEC 、点線ＶLSPEC はPMOSトランジスタＱ２
がオンするためのスレッショルド電圧ＶLSPEC である。
図１２において、（ＶHSPEC −ＶIH）がハイレベル側の
入力マージンを表しており、（ＶIL−ＶLSPEC ）がロー
レベル側の入力マージンを表している。

【００２２】図１２に示すように、バイアス電圧Ｖbias
が高くなるほど、ハイレベル側の入力マージンは減少
し、逆に、ローレベル側の入力マージンは増加する。ま
た、バイアス電圧Ｖbiasが低くなるほど、ハイレベル側
の入力マージンは増加し、逆に、ローレベル側の入力マ
ージンは減少する。すなわち、バイアス電圧Ｖbiasが高
くなるほど、入力信号ＤＩのハイレベル側での電圧レベ
ルの制限が厳しくなり、逆に、バイアス電圧Ｖbiasが低
くなるほど、入力信号ＤＩのローレベル側での電圧レベ
ルの制限が厳しくなる。

【００２３】ところが、従来は、入力マージンを考慮に
入れてバイアス電圧Ｖbiasを設定していなかったため、
入力信号ＤＩの電圧レベルによっては、正常にレベル変
換を行えないおそれがあった。

【００２４】一方、図１３は図９のレベル変換回路３１
の出力遅延時間ｔpdout がバイアス電圧Ｖbiasに応じて
変化する様子を示す図であり、横軸はバイアス電圧Ｖbi
as、縦軸は出力遅延時間ｔpdout を表している。図１３
に示すように、バイアス電圧Ｖbiasが高くなるほど、出
力遅延時間ｔpdout は増大する。したがって、消費電流
を低減するためにバイアス電圧Ｖbiasを高くすると、レ
ベル変換された電圧が出力されるまでの遅延時間が長く
なってしまう。

【００２５】本発明は、このような点に鑑みてなされた
ものであり、その目的は、消費電流を低減でき、かつ、
出力遅延時間を短くでき、かつ、入力信号の電圧レベル
の余裕度（入力マージン）を広げることができるレベル
変換回路を提供することにある。

【００２６】

【課題を解決するための手段】上述した課題を解決する
ために、請求項１の発明は、入力信号の電圧レベルを変
換して出力するレベル変換回路において、前記入力信号
が第１の論理のときにオンして第１の電圧を出力する第
１のトランジスタと、出力端が前記第１のトランジスタ
の出力端と接続され、前記入力信号が第２の論理のとき
に第２の電圧を出力する第２のトランジスタと、前記入
力信号の論理に応じて、前記第２のトランジスタのゲー
ト端子またはベース端子の電圧を可変制御するバイアス
回路と、を備える。

【００２７】請求項１の発明を、例えば図１に対応づけ
て説明すると、「第１のトランジスタ」はPMOSトランジ
スタＱ２に、「第２のトランジスタ」はNMOSトランジス
タＱ４に、「バイアス回路」はバイアス回路２に、それ
ぞれ対応する。また、「第１の論理」は例えばローレベ
ル、「第２の論理」は例えばハイレベルであり、「第１
の電圧」は正側電圧ＶDD、「第２の電圧」は負側電圧Ｖ
EEである。

【００２８】請求項３の発明を、例えば図１に対応づけ
て説明すると、「複数の抵抗」は抵抗Ｒ11，Ｒ12，Ｒ13
に、「分圧比調整回路」はPMOSトランジスタＱ５に、そ
れぞれ対応する。

【００２９】請求項４の発明を、例えば図１に対応づけ
て説明すると、「スイッチ素子」はPMOSトランジスタＱ
５に対応する。

【００３０】請求項５の発明を、例えば図１に対応づけ
て説明すると、「第１のトランジスタ」はPMOSトランジ
スタＱ２に、「第２のトランジスタ」はNMOSトランジス
タＱ４に、「第３のトランジスタ」はPMOSトランジスタ
Ｑ１に、「第４のトランジスタ」はNMOSトランジスタＱ
３に、「第１の抵抗」は抵抗Ｒ11に、「第２の抵抗」は
抵抗Ｒ12に、「第３の抵抗」は抵抗Ｒ13に、「第５のト
ランジスタ」はPMOSトランジスタＱ５に、それぞれ対応
する。

【００３１】請求項６の発明は、複数の走査線および信
号線と、これら走査線および信号線に接続されて各画素
の液晶を駆動する複数のスイッチング素子とを有する液
晶パネル部と、所定周期のパルス信号をクロック信号に
応じてシフトするシフトレジスタと、前記シフトレジス
タの各出力に基づいて、前記走査線の電圧レベルを切り
換える出力制御回路と、を備え、前記走査線の電圧に応
じて前記スイッチング素子をオン・オフさせて液晶を駆
動する液晶表示装置において、前記液晶パネル部に供給
される電源電圧に応じて、前記パルス信号の電圧レベル
を変換する請求項１〜５のいずれかに記載のレベル変換
回路からなる第１のレベル変換部と、前記液晶パネル部
に供給される電源電圧に応じて、前記クロック信号の電
圧レベルを変換する請求項１〜５のいずれかに記載のレ
ベル変換回路からなる第２のレベル変換部と、を備え、
前記シフトレジスタは、前記第２のレベル変換部から出
力されたレベル変換後のクロック信号に基づいて、前記
第１のレベル変換部から出力されたレベル変換後のパル
ス信号をシフトする。

【００３２】請求項６の発明を、例えば図４，５に対応
づけて説明すると、「スイッチング素子」はＴＦＴ２１
に、「液晶パネル部」は液晶パネル１１に、「シフトレ
ジスタ」はシフトレジスタ３３に、「出力制御回路」は
出力制御回路３４に、「第１のレベル変換部」はレベル
変換回路３１に、「第２のレベル変換回路」はレベル変
換回路３２に、それぞれ対応する。

【００３３】

【発明の実施の形態】以下、本発明を適用したレベル変
換回路について、図面を参照しながら具体的に説明す
る。以下では、図４に示した液晶表示装置で用いられる
図５中のレベル変換回路を一例として説明する。

【００３４】図１は本発明に係るレベル変換回路３１ａ
の一実施形態の回路図である。図１では図９と共通する
構成部分には同一符号を付しており、以下では相違点を
中心に説明する。

【００３５】図１のレベル変換回路は、PMOSトランジス
タＱ１，Ｑ２およびNMOSトランジスタＱ３，Ｑ４からな
るレベル変換部１と、抵抗Ｒ11，Ｒ12，Ｒ13およびPMOS
トランジスタＱ５からなるバイアス回路２とを備える。

【００３６】レベル変換部１内のPMOSトランジスタＱ２
のソース端子には正側電圧ＶDDが印加され、PMOSトラン
ジスタＱ２のドレイン端子はNMOSトランジスタＱ４のド
レイン端子に接続され、NMOSトランジスタＱ４のソース
端子には負側電圧ＶEEが印加され、PMOSトランジスタＱ
２のゲート端子には、入力信号ＤＩが印加される。正側
電圧ＶDDおよび負側電圧ＶEEは図４に示した液晶パネル
１１の動作電圧に応じて設定され、例えば、正側電圧Ｖ
DDは（５Ｖ）に、負側電圧ＶEEは（−２０Ｖ）に設定さ
れる。

【００３７】また、レベル変換部１内のPMOSトランジス
タＱ１のソース端子には正側電圧ＶDDが印加され、PMOS
トランジスタＱ１のドレイン端子にはNMOSトランジスタ
Ｑ３のドレイン端子が接続され、NMOSトランジスタＱ３
のソース端子には負側電圧ＶEEが印加されている。NMOS
トランジスタＱ４のゲート端子と、NMOSトランジスタＱ
３のゲート端子およびドレイン端子と、PMOSトランジス
タＱ１のドレイン端子とは共通に接続されている。以上
に説明したレベル変換部１の構成は、図９に示した従来
の回路と同じである。なお、図１では、基板バイアス効
果を回避するために、各トランジスタＱ１〜Ｑ４の基板
電圧とソース電圧とを等しくしているが、基板バイアス
効果に対する対策を行わなくてもよい。

【００３８】バイアス回路２内の抵抗Ｒ11〜Ｒ13は、正
側電圧ＶDDと接地電圧ＶSSとの間に直列に接続され、抵
抗Ｒ12に並列にPMOSトランジスタＱ５が接続されてい
る。PMOSトランジスタＱ５のゲート端子には入力信号Ｄ
Ｉが印加され、抵抗Ｒ12、Ｒ13の接続点の電圧（バイア
ス電圧）ＶbiasがPMOSトランジスタＱ１のゲート端子に
印加される。

【００３９】図２は図１のレベル変換回路３１ａの動作
タイミング図であり、以下、この図を用いて図１のレベ
ル変換回路３１ａの動作を説明する。入力信号ＤＩがロ
ーレベルのとき（図２の時刻Ｔ１〜Ｔ２）には、バイア
ス回路２内のPMOSトランジスタＱ５はオンし、入力信号
ＤＩがハイレベルのとき（図２の時刻Ｔ２〜Ｔ３）に
は、バイアス回路２内のPMOSトランジスタＱ５はオフす
る。PMOSトランジスタＱ５がオンすると、抵抗Ｒ12の両
端間のインピーダンスは低くなり、それに伴ってバイア
ス電圧Ｖbiasは上昇する。したがって、バイアス電圧Ｖ
biasは、入力信号ＤＩがローレベルの場合の方が、ハイ
レベルの場合よりも電圧レベルが高くなる。また、入力
信号ＤＩがローレベルの場合には、PMOSトランジスタＱ
２がオンするため、レベル変換出力ＤＩＡは正側電圧Ｖ
DDと略等しい電圧になる。

【００４０】なお、バイアス電圧Ｖbiasは、図３に示す
ように、入力信号ＤＩの電圧が大きくなるに従って徐々
に低下し、入力信号ＤＩの電圧がある電圧（３〜４Ｖ）
になったときに、急激に低下する。

【００４１】バイアス電圧Ｖbiasが低いほど、PMOSトラ
ンジスタＱ１とNMOSトランジスタＱ４はオンする方向に
動作し、PMOSトランジスタＱ１およびNMOSトランジスタ
Ｑ３を貫通する電流ＩB と、NMOSトランジスタＱ４を貫
通する電流ＩOUT とが増える。ただし、図１の回路３１
ａでは、入力信号ＤＩがハイレベルの期間だけ、バイア
ス電圧Ｖbiasを低くしており、入力信号ＤＩがハイレベ
ルになるのは、システムクロックＣＰの150 周期に１
回、しかも、システムクロックＣＰの１周期期間だけな
ので、この期間内で多少消費電流が増加しても、回路全
体としては消費電力は増えない。

【００４２】また、バイアス電圧Ｖbiasが低くなると、
図１２に示すように、ローレベル側の入力マージンが減
少してしまうが、図１の回路３１ａでは、バイアス電圧
Ｖbiasが低くなるときには、入力信号ＤＩは必ずハイレ
ベルになるため、ローレベル側の入力マージンが減少し
ても、その影響は受けない。すなわち、図１２に示すよ
うに、バイアス電圧Ｖbiasが低くなるほど、ハイレベル
側の入力マージンは増加するため、図１の回路３１ａの
ように、バイアス電圧Ｖbiasが低くなったときに入力信
号ＤＩをハイレベルにすれば、入力マージンがより広く
なり、レベル変換動作を安定して行うことができる。

【００４３】一方、バイアス電圧Ｖbiasが高くなると、
図１２に示すように、ハイレベル側の入力マージンが減
少してしまうが、図１の回路３１ａでは、バイアス電圧
Ｖbiasが高くなるときには、入力信号ＤＩは必ずローレ
ベルになるため、ハイレベル側の入力マージンが減少し
ても、その影響を受けない。すなわち、図１２に示すよ
うに、バイアス電圧Ｖbiasが高いほど、ローレベル側の
入力マージンが増加するため、図１の回路３１ａのよう
に、バイアス電圧Ｖbiasが高くなったときに入力信号Ｄ
Ｉをローレベルにすれば、レベル変換動作を安定して行
うことができる。

【００４４】また、バイアス電圧Ｖbiasが高くなると、
PMOSトランジスタＱ１とNMOSトランジスタＱ４がオフす
る方向に動作するため、上述した貫通電流ＩB ，ＩOUT
がともに減少し、消費電流を低減することができる。特
に、図１の回路３１ａでは、バイアス電圧Ｖbiasが高い
期間、すなわち、入力信号ＤＩがローレベルの期間が非
常に長いため、この期間での消費電流を低減すること
で、回路全体として消費電力を大幅に低減することがで
きる。

【００４５】また、図１の回路の出力遅延時間ｔpdout
について検討すると、入力信号ＤＩがハイレベルのとき
には、バイアス電圧Ｖbiasは低くなり、PMOSトランジス
タＱ１とNMOSトランジスタＱ４がオンする方向に動作
し、それに応じてPMOSトランジスタＱ２の応答速度も速
くなり、図１の回路の出力遅延時間は短くなる。一方、
入力信号ＤＩがローレベルの期間は、バイアス電圧Ｖbi
asが高くなるため、PMOSトランジスタＱ１とNMOSトラン
ジスタＱ４がオフする方向に動作し、それに応じてPMOS
トランジスタＱ２の応答速度が遅くなり、図１の回路の
出力遅延時間ｔpdout は長くなる。しかし、入力信号Ｄ
Ｉは、ハイレベルになるタイミングのみが重要であり、
ローレベルのときに図１の回路の出力遅延時間が多少長
くなっても、実用上問題はない。

【００４６】このように、図１の回路では、入力信号Ｄ
Ｉの論理に応じて、レベル変換部１に供給するバイアス
電圧Ｖbiasの電圧レベルを切り替えるようにしたため、
入力信号ＤＩの入力マージンを広げてレベル変換動作を
安定化させることができ、かつ、レベル変換出力の遅延
時間を短くでき、かつ、消費電流も低減できる。

【００４７】図１の回路では、PMOSトランジスタとNMOS
トランジスタを用いたが、バイポーラトランジスタを用
いて回路を構成してもよい。

【００４８】また、図１の回路では、抵抗Ｒ12に並列に
PMOSトランジスタＱ５を接続してバイアス抵抗を調整す
る例を説明したが、PMOSトランジスタＱ５や抵抗Ｒ12の
代わりに、抵抗値をプログラマブルに調整可能な可変抵
抗を設けて、この抵抗の抵抗値を入力信号ＤＩの論理に
応じて切り替えてもよい。また、図１では、３種類の抵
抗を直列接続して抵抗分圧しているが、直列接続される
抵抗の数は、２つ以上であれば、数に制限はない。

【００４９】また、上述した実施形態では、液晶パネル
１１の走査線を駆動する場合に用いられるレベル変換回
路について説明したが、本発明のレベル変換回路は、種
々の用途に用いられ、レベル変換前やレベル変換後の電
圧も上述した実施形態で説明した電圧値に限定されな
い。また、液晶パネル１１のデータ線を駆動する場合に
も、本発明を適用できる。

【００５０】

【発明の効果】以上詳細に説明したように、本発明は、
入力信号の論理に応じて第１のトランジスタをオン・オ
フさせて、第１および第２のトランジスタの接続点か
ら、入力信号をレベル変換した電圧を出力する、いわゆ
るレシオタイプのレベル変換回路において、入力信号の
論理に応じて、第２のトランジスタのゲート電圧または
ベース端子の電圧を可変制御するようにしたため、入力
信号の電圧レベルの余裕度（入力マージン）を広げるこ
とができ、かつ、入力信号が入力されてからレベル変換
出力信号が出力されるまでの遅延時間を短くでき、か
つ、レベル変換回路内での消費電流も低減できる。

【図面の簡単な説明】

【図１】レベル変換回路の一実施形態の回路図。

【図２】図１のレベル変換回路の動作タイミング図。

【図３】入力電圧ＤＩに応じてバイアス電圧Ｖbiasが変
化する様子を示す図。

【図４】液晶表示装置のブロック図。

【図５】走査線駆動回路の詳細構成を示すブロック図。

【図６】走査線駆動回路の動作タイミング図。

【図７】従来の一般的なレベル変換回路の構成を示す回
路図。

【図８】図７の回路内のインバータの断面図。

【図９】レベル変換回路の詳細構成を示す従来の回路
図。

【図１０】レベル変換回路の動作タイミング図。

【図１１】図９のレベル変換回路の消費電流がバイアス
電圧Ｖbiasに応じて変化する様子を示す図。

【図１２】図９のレベル変換回路の入力マージンが変化
する様子を示す図。

【図１３】図９のレベル変換回路の出力遅延時間がバイ
アス電圧Ｖbiasに応じて変化する様子を示す図。

【符号の説明】

１レベル変換部２バイアス回路１１液晶パネル１２走査線駆動回路１３データ線駆動回路３１，３２レベル変換回路３３シフトレジスタ

Claims

【特許請求の範囲】

【請求項１】入力信号の電圧レベルを変換して出力する
レベル変換回路において、前記入力信号が第１の論理のときにオンして第１の電圧
を出力する第１のトランジスタと、出力端が前記第１のトランジスタの出力端と接続され、
前記入力信号が第２の論理のときに第２の電圧を出力す
る第２のトランジスタと、前記入力信号の論理に応じて、前記第２のトランジスタ
のゲート端子またはベース端子の電圧を可変制御するバ
イアス回路と、を備えることを特徴とするレベル変換回
路。
【請求項２】前記バイアス回路は、前記入力信号が前記
第１の論理のときには、前記第２のトランジスタがオフ
する方向に前記第２のトランジスタのゲート端子または
ベース端子の電圧を設定し、前記入力信号が前記第２の
論理のときには、前記第２のトランジスタがオンする方
向に前記第２のトランジスタのゲート端子またはベース
端子の電圧を設定することを特徴とする請求項１に記載
のレベル変換回路。
【請求項３】前記バイアス回路は、異なる２つの電圧端子間に直列接続された複数の抵抗
と、前記入力信号の論理に応じて、前記複数の抵抗の分圧比
を調整する分圧比調整回路と、を有し、前記複数の抵抗間の分圧電圧に応じた電圧を前記第２の
トランジスタのゲート端子またはベース端子に印加する
ことを特徴とする請求項１または２に記載のレベル変換
回路。
【請求項４】前記分圧比調整回路は、前記複数の抵抗の
いずれかと並列接続されたスイッチ素子を有し、前記バイアス回路は、前記入力信号が前記第１の論理の
ときには、前記スイッチ素子をオンさせて前記第２のト
ランジスタをオフする方向に動作させ、前記入力信号が
前記第２の論理のときには、前記スイッチ素子をオフさ
せて前記第２のトランジスタをオンする方向に動作させ
ることを特徴とする請求項３に記載のレベル変換回路。
【請求項５】入力信号の電圧レベルを変換して出力する
レベル変換回路において、ソース端子に第１の電圧が印加され、ゲート端子に前記
入力信号が印加され、ドレイン端子に出力端子が接続さ
れる第１導電型の第１のトランジスタと、ドレイン端子に前記出力端子が接続され、ソース端子に
前記第１の電圧よりも低電圧の第２の電圧が印加される
第２導電型の第２のトランジスタと、ソース端子に前記第１の電圧が印加され、ドレイン端子
に前記第２のトランジスタのゲート端子が接続される第
１導電型の第３のトランジスタと、ゲート端子およびドレイン端子に前記第２のトランジス
タのゲート端子が接続され、ソース端子に前記第２の電
圧が印加される第２導電型の第４のトランジスタと、異なる２つの電圧端子間に順に直列接続された第１、第
２および第３の抵抗と、前記第２の抵抗の両端に並列接続され、前記入力信号の
論理に応じてオン・オフする第１導電型の第５のトラン
ジスタと、を備え、前記第２および第３の抵抗の接続点の電圧を前記第３の
トランジスタのゲート端子に印加することを特徴とする
レベル変換回路。
【請求項６】複数の走査線および信号線と、これら走査
線および信号線に接続されて各画素の液晶を駆動する複
数のスイッチング素子とを有する液晶パネル部と、所定周期のパルス信号をクロック信号に応じてシフトす
るシフトレジスタと、前記シフトレジスタの各出力に基づいて、前記走査線の
電圧レベルを切り換える出力制御回路と、を備え、前記走査線の電圧に応じて前記スイッチング素子をオン
・オフさせて液晶を駆動する液晶表示装置において、前記液晶パネル部に供給される電源電圧に応じて、前記
パルス信号の電圧レベルを変換する請求項１〜５のいず
れかに記載のレベル変換回路からなる第１のレベル変換
部と、前記液晶パネル部に供給される電源電圧に応じて、前記
クロック信号の電圧レベルを変換する請求項１〜５のい
ずれかに記載のレベル変換回路からなる第２のレベル変
換部と、を備え、前記シフトレジスタは、前記第２のレベル変換部から出
力されたレベル変換後クロック信号に基づいて、前記第
１のレベル変換部から出力されたレベル変換後のパルス
信号をシフトすることを特徴とする液晶表示装置。