JP2000020006A - 表示装置用駆動回路 - Google Patents
表示装置用駆動回路Info
- Publication number
- JP2000020006A JP2000020006A JP10184770A JP18477098A JP2000020006A JP 2000020006 A JP2000020006 A JP 2000020006A JP 10184770 A JP10184770 A JP 10184770A JP 18477098 A JP18477098 A JP 18477098A JP 2000020006 A JP2000020006 A JP 2000020006A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- output
- signal
- control signal
- turned
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Control Of El Displays (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Abstract
(57)【要約】
【課題】 コンプリメンタリ構成の第１及び第２の高耐
圧ＭＯＳトランジスタをプッシュプル接続して構成され
た高電圧出力部に貫通電流が流れる事態を効果的に防止
して全体の低消費電力化を実現すること。 【解決手段】 高電圧出力部１１-1〜１１-n内のＰＭＯ
ＳＦＥＴ１２は、電圧レベル変換部１４-1〜１１-n内の
ＮＭＯＳＦＥＴ１６のオン状態で分圧回路１５から出力
される分圧信号Ｖｄによってオンされ、ＮＭＯＳＦＥＴ
１６は、ゲート制御回路１７からのゲート制御信号Ｓｇ
によってオンオフ制御される。高電圧出力部１７内のＮ
ＭＯＳＦＥＴ１３は、ゲート制御回路１７からのゲート
制御信号／Ｓｇによってオンオフ制御される。ＰＭＯＳ
ＦＥＴ１９は、ＰＭＯＳＦＥＴ１２をオフさせるための
ゲート制御信号Ｓｇの出力停止タイミングより所定の余
裕時間だけ早いタイミングでオンされ、そのオン状態で
ＰＭＯＳＦＥＴ１２のゲート・ソース間を短絡してこれ
を強制的にオフさせる。
圧ＭＯＳトランジスタをプッシュプル接続して構成され
た高電圧出力部に貫通電流が流れる事態を効果的に防止
して全体の低消費電力化を実現すること。 【解決手段】 高電圧出力部１１-1〜１１-n内のＰＭＯ
ＳＦＥＴ１２は、電圧レベル変換部１４-1〜１１-n内の
ＮＭＯＳＦＥＴ１６のオン状態で分圧回路１５から出力
される分圧信号Ｖｄによってオンされ、ＮＭＯＳＦＥＴ
１６は、ゲート制御回路１７からのゲート制御信号Ｓｇ
によってオンオフ制御される。高電圧出力部１７内のＮ
ＭＯＳＦＥＴ１３は、ゲート制御回路１７からのゲート
制御信号／Ｓｇによってオンオフ制御される。ＰＭＯＳ
ＦＥＴ１９は、ＰＭＯＳＦＥＴ１２をオフさせるための
ゲート制御信号Ｓｇの出力停止タイミングより所定の余
裕時間だけ早いタイミングでオンされ、そのオン状態で
ＰＭＯＳＦＥＴ１２のゲート・ソース間を短絡してこれ
を強制的にオフさせる。
Description
【０００１】
【発明の属する技術分野】本発明は、マトリクス型表示
装置の走査電極或いはデータ電極に高電圧を印加するた
めに、コンプリメンタリ構成の第１及び第２の高耐圧Ｍ
ＯＳトランジスタをプッシュプル接続して成る高電圧出
力部を設けるようにした表示装置用駆動回路に関する。
装置の走査電極或いはデータ電極に高電圧を印加するた
めに、コンプリメンタリ構成の第１及び第２の高耐圧Ｍ
ＯＳトランジスタをプッシュプル接続して成る高電圧出
力部を設けるようにした表示装置用駆動回路に関する。
【０００２】
【従来の技術】例えば特開平８−１３７４３３号公報に
見られるように、マトリクス表示のＥＬパネルを駆動す
るためのドライバＩＣにおいては、ＥＬパネルの走査電
極やデータ電極に高電圧を印加するための回路要素とし
て、図３に示すような電圧出力回路が使用されている。
見られるように、マトリクス表示のＥＬパネルを駆動す
るためのドライバＩＣにおいては、ＥＬパネルの走査電
極やデータ電極に高電圧を印加するための回路要素とし
て、図３に示すような電圧出力回路が使用されている。
【０００３】即ち、図３は高電圧印加のための回路要素
を１回路分のみ示すものであり、高電圧が印加される電
源端子＋Ｖとグランド端子との間には、高耐圧ＰＭＯＳ
ＦＥＴ１及び高耐圧ＮＭＯＳＦＥＴ２を直列に接続した
高電圧出力部３が設けられており、この高電圧出力部３
は、各ＭＯＳＦＥＴ１及び２間に出力端子４を備えたプ
ッシュプル回路構成となっている。電圧レベル変換部５
は、電源端子＋Ｖとグランド端子との間に、複数個の抵
抗Ｒ１、Ｒ２より成る分圧回路６及び高耐圧ＮＭＯＳＦ
ＥＴ７を直列に接続して構成されたもので、そのＮＭＯ
ＳＦＥＴ７のオン状態で分圧回路６の出力端子６ａから
比較的高い電圧レベル（電源端子＋Ｖの出力電圧よりＰ
ＭＯＳＦＥＴ１のゲートしきい値電圧以上低いレベル）
の分圧信号を出力するようになっている。従って、この
分圧信号が出力された状態では、ＰＭＯＳＦＥＴ１のゲ
ート・ソース間にそのゲートしきい値電圧以上の電圧が
印加されるため、当該ＰＭＯＳＦＥＴ１がオンされるこ
とになる。
を１回路分のみ示すものであり、高電圧が印加される電
源端子＋Ｖとグランド端子との間には、高耐圧ＰＭＯＳ
ＦＥＴ１及び高耐圧ＮＭＯＳＦＥＴ２を直列に接続した
高電圧出力部３が設けられており、この高電圧出力部３
は、各ＭＯＳＦＥＴ１及び２間に出力端子４を備えたプ
ッシュプル回路構成となっている。電圧レベル変換部５
は、電源端子＋Ｖとグランド端子との間に、複数個の抵
抗Ｒ１、Ｒ２より成る分圧回路６及び高耐圧ＮＭＯＳＦ
ＥＴ７を直列に接続して構成されたもので、そのＮＭＯ
ＳＦＥＴ７のオン状態で分圧回路６の出力端子６ａから
比較的高い電圧レベル（電源端子＋Ｖの出力電圧よりＰ
ＭＯＳＦＥＴ１のゲートしきい値電圧以上低いレベル）
の分圧信号を出力するようになっている。従って、この
分圧信号が出力された状態では、ＰＭＯＳＦＥＴ１のゲ
ート・ソース間にそのゲートしきい値電圧以上の電圧が
印加されるため、当該ＰＭＯＳＦＥＴ１がオンされるこ
とになる。
【０００４】この場合、ＮＭＯＳＦＥＴ７のゲートに接
続された入力端子８にはゲート制御信号Ｓｇが入力され
るようになっており、ＮＭＯＳＦＥＴ２のゲートに接続
された入力端子９にはゲート制御信号／Ｓｇ（但し、
“／”は否定（ＮＯＴ）論理を表すシンボル：図３中及
び後述の図４中ではオーバーラインにて表記）が入力さ
れるようになっている。
続された入力端子８にはゲート制御信号Ｓｇが入力され
るようになっており、ＮＭＯＳＦＥＴ２のゲートに接続
された入力端子９にはゲート制御信号／Ｓｇ（但し、
“／”は否定（ＮＯＴ）論理を表すシンボル：図３中及
び後述の図４中ではオーバーラインにて表記）が入力さ
れるようになっている。
【０００５】従って、図４のタイミングチャートに示す
ように、タイミングｔ１において、入力端子８に与えら
れるゲート制御信号Ｓｇが「Ｈ」レベルに反転（入力端
子９に与えられるゲート制御信号／Ｓｇは「Ｌ」レベル
に反転）したときには、そのゲート制御信号Ｓｇにより
ＮＭＯＳＦＥＴ７がオンされて分圧回路６から分圧信号
が出力されるため、ＰＭＯＳＦＥＴ１がオンされるよう
になり、また、このときには、ＮＭＯＳＦＥＴ２がゲー
ト制御信号／Ｓｇによってオフされる。この結果、出力
端子４からは、電源端子＋Ｖの電圧レベルに応じた電圧
出力が得られることになる。
ように、タイミングｔ１において、入力端子８に与えら
れるゲート制御信号Ｓｇが「Ｈ」レベルに反転（入力端
子９に与えられるゲート制御信号／Ｓｇは「Ｌ」レベル
に反転）したときには、そのゲート制御信号Ｓｇにより
ＮＭＯＳＦＥＴ７がオンされて分圧回路６から分圧信号
が出力されるため、ＰＭＯＳＦＥＴ１がオンされるよう
になり、また、このときには、ＮＭＯＳＦＥＴ２がゲー
ト制御信号／Ｓｇによってオフされる。この結果、出力
端子４からは、電源端子＋Ｖの電圧レベルに応じた電圧
出力が得られることになる。
【０００６】この後、タイミングｔ２において、上記ゲ
ート制御信号Ｓｇが「Ｌ」レベルに反転（ゲート制御信
号／Ｓｇは「Ｈ」レベルに反転）したときには、ＮＭＯ
ＳＦＥＴ７のオフに応じてＰＭＯＳＦＥＴ１のゲート及
びソースが同電位になるため、当該ＰＭＯＳＦＥＴ１が
オフされると共に、ゲート制御信号／ＳｇによってＮＭ
ＯＳＦＥＴ２がオンされるようになる。この結果、出力
端子４からはグランド電位レベルの電圧出力が得られる
ことになる。
ート制御信号Ｓｇが「Ｌ」レベルに反転（ゲート制御信
号／Ｓｇは「Ｈ」レベルに反転）したときには、ＮＭＯ
ＳＦＥＴ７のオフに応じてＰＭＯＳＦＥＴ１のゲート及
びソースが同電位になるため、当該ＰＭＯＳＦＥＴ１が
オフされると共に、ゲート制御信号／ＳｇによってＮＭ
ＯＳＦＥＴ２がオンされるようになる。この結果、出力
端子４からはグランド電位レベルの電圧出力が得られる
ことになる。
【０００７】
【発明が解決しようとする課題】上記のような電圧レベ
ル変換部５を使用した回路構成では、この電圧レベル変
換部５からの出力（分圧信号）により制御されるＰＭＯ
ＳＦＥＴ１のオン・オフ速度が、図４中に示すように時
間τ及びτ′だけ遅れるという事情がある。このような
ＰＭＯＳＦＥＴ１の動作速度の遅れは、当該ＰＭＯＳＦ
ＥＴ１のゲート容量などの浮遊容量成分に起因するもの
であり、そのオン・オフ時には当該容量成分での電荷の
充放電が抵抗Ｒ１、Ｒ２を通じて行われる結果、その充
放電時定数に応じたオン・オフ遅れ時間τ及びτ′が生
ずることになる。
ル変換部５を使用した回路構成では、この電圧レベル変
換部５からの出力（分圧信号）により制御されるＰＭＯ
ＳＦＥＴ１のオン・オフ速度が、図４中に示すように時
間τ及びτ′だけ遅れるという事情がある。このような
ＰＭＯＳＦＥＴ１の動作速度の遅れは、当該ＰＭＯＳＦ
ＥＴ１のゲート容量などの浮遊容量成分に起因するもの
であり、そのオン・オフ時には当該容量成分での電荷の
充放電が抵抗Ｒ１、Ｒ２を通じて行われる結果、その充
放電時定数に応じたオン・オフ遅れ時間τ及びτ′が生
ずることになる。
【０００８】特に、ゲート制御信号Ｓｇが「Ｌ」レベル
に反転するタイミング、つまり、ＰＭＯＳＦＥＴ１がオ
ンされ且つＮＭＯＳＦＥＴ２がオフされた状態から、Ｐ
ＭＯＳＦＥＴ１がオフされ且つＮＭＯＳＦＥＴ２がオン
された状態に反転するタイミングｔ２には、ＰＭＯＳＦ
ＥＴ１が完全にオフするまでに遅れが生ずる関係上、そ
の遅れ期間中において高電圧出力部３に貫通電流が流れ
ることになり、これが消費電力の増大原因になるという
問題があった。また、上記貫通電流を低減するために
は、抵抗Ｒ１、Ｒ２の抵抗値を引き下げることによって
ＰＭＯＳＦＥＴ１のスイッチング速度を上げるという手
段が考えられるが、このような手段では、抵抗Ｒ１、Ｒ
２の抵抗値引き下げに伴い電圧レベル変換部５での消費
電力が増えることになって、上記のような問題の解決に
は至らないという事情がある。
に反転するタイミング、つまり、ＰＭＯＳＦＥＴ１がオ
ンされ且つＮＭＯＳＦＥＴ２がオフされた状態から、Ｐ
ＭＯＳＦＥＴ１がオフされ且つＮＭＯＳＦＥＴ２がオン
された状態に反転するタイミングｔ２には、ＰＭＯＳＦ
ＥＴ１が完全にオフするまでに遅れが生ずる関係上、そ
の遅れ期間中において高電圧出力部３に貫通電流が流れ
ることになり、これが消費電力の増大原因になるという
問題があった。また、上記貫通電流を低減するために
は、抵抗Ｒ１、Ｒ２の抵抗値を引き下げることによって
ＰＭＯＳＦＥＴ１のスイッチング速度を上げるという手
段が考えられるが、このような手段では、抵抗Ｒ１、Ｒ
２の抵抗値引き下げに伴い電圧レベル変換部５での消費
電力が増えることになって、上記のような問題の解決に
は至らないという事情がある。
【０００９】本発明は上記のような問題点を解決するた
めになされたものであり、その目的は、コンプリメンタ
リ構成の第１及び第２の高耐圧ＭＯＳトランジスタをプ
ッシュプル接続して構成された高電圧出力部に貫通電流
が流れる事態を効果的に防止可能となって、全体の低消
費電力化を実現できるようになる表示装置用駆動回路を
提供することにある。
めになされたものであり、その目的は、コンプリメンタ
リ構成の第１及び第２の高耐圧ＭＯＳトランジスタをプ
ッシュプル接続して構成された高電圧出力部に貫通電流
が流れる事態を効果的に防止可能となって、全体の低消
費電力化を実現できるようになる表示装置用駆動回路を
提供することにある。
【００１０】
【課題を解決するための手段】上記目的を達成するため
に、請求項１に記載したような構成を採用できる。この
構成においては、マトリクス型表示装置の走査電極及び
データ電極間に高電圧を印加する場合には、第１電源端
子に高電圧が印加され、且つ第２電源端子にそれより低
い電圧（０Ｖ或いはマイナスレベルの場合も含む）が印
加される接続状態とするものである。
に、請求項１に記載したような構成を採用できる。この
構成においては、マトリクス型表示装置の走査電極及び
データ電極間に高電圧を印加する場合には、第１電源端
子に高電圧が印加され、且つ第２電源端子にそれより低
い電圧（０Ｖ或いはマイナスレベルの場合も含む）が印
加される接続状態とするものである。
【００１１】このような接続状態で、駆動手段（１７）
から第１制御信号が出力されたときには、その第１制御
信号によってレベル変換手段（１４-1〜１４-n）内の半
導体スイッチング素子（１６）がオンされるため、当該
レベル変換手段（１４-1〜１４-n）内においては、抵抗
分圧方式の分圧回路（１５）が、第１及び第２電源端子
間に印加される高電圧を分圧して当該第１電源端子の出
力電圧より所定量だけ低い電圧レベルの分圧信号を、高
電圧出力部（１１-1〜１１-n）内の第１の高耐圧ＭＯＳ
トランジスタ（Ｐチャネル型）（１２）のゲート信号と
して出力するようになり、そのＭＯＳトランジスタ（１
２）がオンされる。また、駆動手段（１７）にあって
は、上記第１制御信号の出力状態では第２制御信号の出
力を停止しているため、高電圧出力部（１１-1〜１１-
n）内の第２の高耐圧ＭＯＳトランジスタ（Ｎチャネル
型）（１３）はオフされている。これにより、当該高電
圧出力部（１１-1〜１１-n）の出力端子（Ｐ1 〜Ｐn ）
が上記第１の高耐圧ＭＯＳトランジスタ（１２）を介し
て第１電源端子に接続された状態となり、当該出力端子
（Ｐ1 〜Ｐn ）からは、第１電源端子の電圧レベルに応
じた高電圧出力が得られることになる。
から第１制御信号が出力されたときには、その第１制御
信号によってレベル変換手段（１４-1〜１４-n）内の半
導体スイッチング素子（１６）がオンされるため、当該
レベル変換手段（１４-1〜１４-n）内においては、抵抗
分圧方式の分圧回路（１５）が、第１及び第２電源端子
間に印加される高電圧を分圧して当該第１電源端子の出
力電圧より所定量だけ低い電圧レベルの分圧信号を、高
電圧出力部（１１-1〜１１-n）内の第１の高耐圧ＭＯＳ
トランジスタ（Ｐチャネル型）（１２）のゲート信号と
して出力するようになり、そのＭＯＳトランジスタ（１
２）がオンされる。また、駆動手段（１７）にあって
は、上記第１制御信号の出力状態では第２制御信号の出
力を停止しているため、高電圧出力部（１１-1〜１１-
n）内の第２の高耐圧ＭＯＳトランジスタ（Ｎチャネル
型）（１３）はオフされている。これにより、当該高電
圧出力部（１１-1〜１１-n）の出力端子（Ｐ1 〜Ｐn ）
が上記第１の高耐圧ＭＯＳトランジスタ（１２）を介し
て第１電源端子に接続された状態となり、当該出力端子
（Ｐ1 〜Ｐn ）からは、第１電源端子の電圧レベルに応
じた高電圧出力が得られることになる。
【００１２】一方、上記のような高電圧出力状態を停止
する場合、駆動手段（１７）は、第１制御信号の出力を
停止して第２制御信号を出力することになるが、このよ
うな第１制御信号の出力停止タイミングより所定の余裕
時間だけ早いタイミングにおいて、制御手段（２０）か
ら補助半導体スイッチング素子（１９）をオンさせるた
めのオン指令信号が出力されるようになる。このオン指
令信号により上記補助半導体スイッチング素子（１９）
がオンされたときには、前記第１の高耐圧ＭＯＳトラン
ジスタ（１２）のゲート・ソース間が短絡されるため、
当該ＭＯＳトランジスタ（１２）がオフされることにな
る。また、このときには、第２制御信号によって高電圧
出力部（１１-1〜１１-n）内の第２の高耐圧ＭＯＳトラ
ンジスタ（１３）がオンされるため、その高電圧出力部
（１１-1〜１１-n）の出力端子（Ｐ1 〜Ｐn ）が当該Ｍ
ＯＳトランジスタ（１３）を介して第２電源端子に接続
された状態となり、上記出力端子（Ｐ1 〜Ｐn ）からの
高電圧出力状態が停止されることになる。
する場合、駆動手段（１７）は、第１制御信号の出力を
停止して第２制御信号を出力することになるが、このよ
うな第１制御信号の出力停止タイミングより所定の余裕
時間だけ早いタイミングにおいて、制御手段（２０）か
ら補助半導体スイッチング素子（１９）をオンさせるた
めのオン指令信号が出力されるようになる。このオン指
令信号により上記補助半導体スイッチング素子（１９）
がオンされたときには、前記第１の高耐圧ＭＯＳトラン
ジスタ（１２）のゲート・ソース間が短絡されるため、
当該ＭＯＳトランジスタ（１２）がオフされることにな
る。また、このときには、第２制御信号によって高電圧
出力部（１１-1〜１１-n）内の第２の高耐圧ＭＯＳトラ
ンジスタ（１３）がオンされるため、その高電圧出力部
（１１-1〜１１-n）の出力端子（Ｐ1 〜Ｐn ）が当該Ｍ
ＯＳトランジスタ（１３）を介して第２電源端子に接続
された状態となり、上記出力端子（Ｐ1 〜Ｐn ）からの
高電圧出力状態が停止されることになる。
【００１３】この場合、前記余裕時間を、オン指令信号
の出力時点から補助半導体スイッチング素子（１９）の
オンに応じて第１の高耐圧ＭＯＳトランジスタ（１２）
がオフするまでの所要時間以上に設定しておけば、当該
第１の高耐圧ＭＯＳトランジスタ（１２）を、第２の高
耐圧ＭＯＳトランジスタ（１３）が第２制御信号により
オンされる前のタイミングでオフさせることができるか
ら、それら第１及び第２の高耐圧ＭＯＳトランジスタ
（１２、１３）をプッシュプル接続して成る高電圧出力
部（１１-1〜１１-n）に貫通電流が流れる恐れがなくな
って、消費電力が低減するようになる。
の出力時点から補助半導体スイッチング素子（１９）の
オンに応じて第１の高耐圧ＭＯＳトランジスタ（１２）
がオフするまでの所要時間以上に設定しておけば、当該
第１の高耐圧ＭＯＳトランジスタ（１２）を、第２の高
耐圧ＭＯＳトランジスタ（１３）が第２制御信号により
オンされる前のタイミングでオフさせることができるか
ら、それら第１及び第２の高耐圧ＭＯＳトランジスタ
（１２、１３）をプッシュプル接続して成る高電圧出力
部（１１-1〜１１-n）に貫通電流が流れる恐れがなくな
って、消費電力が低減するようになる。
【００１４】
【発明の実施の形態】以下、本発明をＥＬパネル駆動用
のドライバＩＣに適用した一実施例について図１及び図
２を参照しながら説明する。図１には、ＥＬパネル駆動
用ドライバＩＣの要部、具体的には例えばＥＬパネルの
信号電極に高電圧を印加するための駆動回路の一部分が
示されている。
のドライバＩＣに適用した一実施例について図１及び図
２を参照しながら説明する。図１には、ＥＬパネル駆動
用ドライバＩＣの要部、具体的には例えばＥＬパネルの
信号電極に高電圧を印加するための駆動回路の一部分が
示されている。
【００１５】この図１において、駆動対象の信号電極数
に応じた数（例えばｎ個）だけ設けられた高電圧出力部
１１-1〜１１-nは、電源端子＋Ｖ（本発明でいう第１電
源端子に相当）とグランド端子（同じく第２電源端子に
相当）との間に、ＰＭＯＳＦＥＴ１２（同じく第１の高
耐圧ＭＯＳトランジスタに相当）及びＮＭＯＳＦＥＴ１
３（同じく第２の高耐圧ＭＯＳトランジスタに相当）を
直列に接続した状態となっており、各ＭＯＳＦＥＴ１２
及び１３は、それらの共通接続点を高電圧出力部１１-1
〜１１-nの出力端子Ｐ1 〜Ｐn にそれぞれ接続したプッ
シュプル構成とされている。尚、上記ＰＭＯＳＦＥＴ１
２及びＮＭＯＳＦＥＴ１３は、十分な耐圧が得られるよ
うに例えばＬＤＭＯＳ（Lateral Double-diffused MOS
：横型二重拡散ＭＯＳＦＥＴ）により構成されてい
る。
に応じた数（例えばｎ個）だけ設けられた高電圧出力部
１１-1〜１１-nは、電源端子＋Ｖ（本発明でいう第１電
源端子に相当）とグランド端子（同じく第２電源端子に
相当）との間に、ＰＭＯＳＦＥＴ１２（同じく第１の高
耐圧ＭＯＳトランジスタに相当）及びＮＭＯＳＦＥＴ１
３（同じく第２の高耐圧ＭＯＳトランジスタに相当）を
直列に接続した状態となっており、各ＭＯＳＦＥＴ１２
及び１３は、それらの共通接続点を高電圧出力部１１-1
〜１１-nの出力端子Ｐ1 〜Ｐn にそれぞれ接続したプッ
シュプル構成とされている。尚、上記ＰＭＯＳＦＥＴ１
２及びＮＭＯＳＦＥＴ１３は、十分な耐圧が得られるよ
うに例えばＬＤＭＯＳ（Lateral Double-diffused MOS
：横型二重拡散ＭＯＳＦＥＴ）により構成されてい
る。
【００１６】上記各高電圧出力部１１-1〜１１-nと１対
１で対応するように設けられた電圧レベル変換部１４-1
〜１４-n（本発明でいうレベル変換手段に相当）は、電
源端子＋Ｖとグランド端子との間に、分圧抵抗Ｒ１及び
Ｒ２より成る抵抗分圧方式の分圧回路１５と、例えばＬ
ＤＭＯＳより成るＮＭＯＳＦＥＴ１６（本発明でいう半
導体スイッチング素子に相当）とを直列に接続して構成
されたもので、そのＮＭＯＳＦＥＴ１６のオン状態で分
圧回路１５の出力端子１５ａから分圧信号Ｖｄを発生し
て、ＰＭＯＳＦＥＴ１２にゲート信号として与えるよう
になっている。尚、上記分圧信号Ｖｄの電圧レベルは、
電源端子＋Ｖの出力電圧よりＰＭＯＳＦＥＴ１２のゲー
トしきい値電圧以上低いレベルとなるように構成され
る。
１で対応するように設けられた電圧レベル変換部１４-1
〜１４-n（本発明でいうレベル変換手段に相当）は、電
源端子＋Ｖとグランド端子との間に、分圧抵抗Ｒ１及び
Ｒ２より成る抵抗分圧方式の分圧回路１５と、例えばＬ
ＤＭＯＳより成るＮＭＯＳＦＥＴ１６（本発明でいう半
導体スイッチング素子に相当）とを直列に接続して構成
されたもので、そのＮＭＯＳＦＥＴ１６のオン状態で分
圧回路１５の出力端子１５ａから分圧信号Ｖｄを発生し
て、ＰＭＯＳＦＥＴ１２にゲート信号として与えるよう
になっている。尚、上記分圧信号Ｖｄの電圧レベルは、
電源端子＋Ｖの出力電圧よりＰＭＯＳＦＥＴ１２のゲー
トしきい値電圧以上低いレベルとなるように構成され
る。
【００１７】ゲート制御回路１７（本発明でいう駆動手
段に相当）は、シフトレジスタ、ラッチ及びデコーダな
どを組み合わせて構成されたもので、前記電圧レベル変
換部１４-1〜１４-n内のＮＭＯＳＦＥＴ１６にそれぞれ
ゲート制御信号Ｓｇを与えるための出力端子Ｑ1 〜Ｑn
と、前記高電圧出力部１５-1〜１５-n内のＮＭＯＳＦＥ
Ｔ１３にそれぞれゲート制御信号／Ｓｇを与えるための
出力端子／Ｑ1 〜／Ｑn とを有する。尚、“／”は否定
（ＮＯＴ）論理を表すシンボル（図１中及び後述の図２
中ではオーバーラインにて表記）である。
段に相当）は、シフトレジスタ、ラッチ及びデコーダな
どを組み合わせて構成されたもので、前記電圧レベル変
換部１４-1〜１４-n内のＮＭＯＳＦＥＴ１６にそれぞれ
ゲート制御信号Ｓｇを与えるための出力端子Ｑ1 〜Ｑn
と、前記高電圧出力部１５-1〜１５-n内のＮＭＯＳＦＥ
Ｔ１３にそれぞれゲート制御信号／Ｓｇを与えるための
出力端子／Ｑ1 〜／Ｑn とを有する。尚、“／”は否定
（ＮＯＴ）論理を表すシンボル（図１中及び後述の図２
中ではオーバーラインにて表記）である。
【００１８】この場合、「Ｈ」レベルのゲート制御信号
Ｓｇが本発明でいう第１制御信号に相当し、同じく
「Ｈ」レベルのゲート制御信号／Ｓｇが本発明でいう第
２制御信号に相当するものである。そして、電圧レベル
変換部１４-1〜１４-n内の各ＮＭＯＳＦＥＴ１６は、対
応する出力端子Ｑ1 〜Ｑn から第１制御信号が出力され
た状態時、つまりゲート制御信号Ｓｇが「Ｈ」レベルの
状態時にオンされ、高電圧出力部１１-1〜１１-n内の各
ＮＭＯＳＦＥＴ１３は、対応する出力端子／Ｑ1 〜／Ｑ
n から第２制御信号が出力された状態時、つまりゲート
制御信号／Ｓｇが「Ｈ」レベルの状態時にオンされるこ
とになる。
Ｓｇが本発明でいう第１制御信号に相当し、同じく
「Ｈ」レベルのゲート制御信号／Ｓｇが本発明でいう第
２制御信号に相当するものである。そして、電圧レベル
変換部１４-1〜１４-n内の各ＮＭＯＳＦＥＴ１６は、対
応する出力端子Ｑ1 〜Ｑn から第１制御信号が出力され
た状態時、つまりゲート制御信号Ｓｇが「Ｈ」レベルの
状態時にオンされ、高電圧出力部１１-1〜１１-n内の各
ＮＭＯＳＦＥＴ１３は、対応する出力端子／Ｑ1 〜／Ｑ
n から第２制御信号が出力された状態時、つまりゲート
制御信号／Ｓｇが「Ｈ」レベルの状態時にオンされるこ
とになる。
【００１９】具体的には図示しないが、上記ゲート制御
回路１７には、ドライバＩＣとは別個に設けられた後述
の表示制御回路１８（本発明でいう制御手段に相当）か
ら、データ信号、シフトクロック、データラッチクロッ
ク、ブランク信号、出力イネーブル信号などが入力され
るようになっており、それらの入力に応じて出力端子Ｑ
1 〜Ｑn 及び／Ｑ1 〜／Ｑn からゲート制御信号Ｓｇ及
び／Ｓｇを選択的に出力する構成となっている。
回路１７には、ドライバＩＣとは別個に設けられた後述
の表示制御回路１８（本発明でいう制御手段に相当）か
ら、データ信号、シフトクロック、データラッチクロッ
ク、ブランク信号、出力イネーブル信号などが入力され
るようになっており、それらの入力に応じて出力端子Ｑ
1 〜Ｑn 及び／Ｑ1 〜／Ｑn からゲート制御信号Ｓｇ及
び／Ｓｇを選択的に出力する構成となっている。
【００２０】さて、高電圧出力部１１-1〜１１-n内のＰ
ＭＯＳＦＥＴ１２には、これと１対１で対応するように
してＰＭＯＳＦＥＴ１９（本発明でいう補助半導体スイ
ッチング素子に相当）が設けられており、各ＰＭＯＳＦ
ＥＴ１９は、そのオン状態で対応するＰＭＯＳＦＥＴ１
２のゲート・ソース間（抵抗Ｒ１の両端間）を短絡する
ように接続されている。
ＭＯＳＦＥＴ１２には、これと１対１で対応するように
してＰＭＯＳＦＥＴ１９（本発明でいう補助半導体スイ
ッチング素子に相当）が設けられており、各ＰＭＯＳＦ
ＥＴ１９は、そのオン状態で対応するＰＭＯＳＦＥＴ１
２のゲート・ソース間（抵抗Ｒ１の両端間）を短絡する
ように接続されている。
【００２１】上記各ＰＭＯＳＦＥＴ１９は、同一の信号
発生回路２０からのゲート信号により同時にオンオフさ
れる構成となっている。具体的には、上記信号発生回路
２０は、電源端子＋Ｖとグランド端子との間に、分圧抵
抗Ｒ３及びＲ４より成る抵抗分圧方式の分圧回路２１
と、例えばＬＤＭＯＳより成るＮＭＯＳＦＥＴ２２とを
直列に接続して構成されたもので、そのＮＭＯＳＦＥＴ
２２のオン状態で分圧回路２１の出力端子２１ａから分
圧信号Ｖｄ′を発生して、各ＰＭＯＳＦＥＴ１９にゲー
ト信号として与えるようになっている。尚、上記分圧信
号Ｖｄ′の電圧レベルは、電源端子＋Ｖの出力電圧より
ＰＭＯＳＦＥＴ１９のゲートしきい値電圧以上低いレベ
ルとなるように構成される。
発生回路２０からのゲート信号により同時にオンオフさ
れる構成となっている。具体的には、上記信号発生回路
２０は、電源端子＋Ｖとグランド端子との間に、分圧抵
抗Ｒ３及びＲ４より成る抵抗分圧方式の分圧回路２１
と、例えばＬＤＭＯＳより成るＮＭＯＳＦＥＴ２２とを
直列に接続して構成されたもので、そのＮＭＯＳＦＥＴ
２２のオン状態で分圧回路２１の出力端子２１ａから分
圧信号Ｖｄ′を発生して、各ＰＭＯＳＦＥＴ１９にゲー
ト信号として与えるようになっている。尚、上記分圧信
号Ｖｄ′の電圧レベルは、電源端子＋Ｖの出力電圧より
ＰＭＯＳＦＥＴ１９のゲートしきい値電圧以上低いレベ
ルとなるように構成される。
【００２２】前記表示制御回路１８は、上記信号発生回
路２０内のＮＭＯＳＦＥＴ２２に対して低電圧レベルの
オン指令信号Ｓonを出力する機能を備えており、この場
合、当該オン指令信号Ｓonを、前記ゲート制御回路１７
の出力端子Ｑ1 〜Ｑn からのゲート制御信号Ｓｇが
「Ｌ」レベルに反転するタイミング（第１制御信号の出
力停止タイミング）より所定の余裕時間Δｔだけ早いタ
イミングで出力する構成となっている。
路２０内のＮＭＯＳＦＥＴ２２に対して低電圧レベルの
オン指令信号Ｓonを出力する機能を備えており、この場
合、当該オン指令信号Ｓonを、前記ゲート制御回路１７
の出力端子Ｑ1 〜Ｑn からのゲート制御信号Ｓｇが
「Ｌ」レベルに反転するタイミング（第１制御信号の出
力停止タイミング）より所定の余裕時間Δｔだけ早いタ
イミングで出力する構成となっている。
【００２３】ここで、上記のようなオン指令信号Ｓonが
ＮＭＯＳＦＥＴ２２に与えられたときには、当該ＮＭＯ
ＳＦＥＴ２２がオンして分圧回路２０から分圧信号Ｖ
ｄ′が出力される。これにより、ＰＭＯＳＦＥＴ１９の
ゲート・ソース間にそのゲートしきい値電圧以上の電圧
が印加されるため、当該ＰＭＯＳＦＥＴ１９がオンされ
るようになり、これに応じて高電圧出力部１１-1〜１１
-n内のＰＭＯＳＦＥＴ１２のゲート・ソース間が短絡さ
れて、当該ＰＭＯＳＦＥＴ１２が強制的にオフされるこ
とになる。この場合、オン指令信号Ｓonが出力されてか
らＰＭＯＳＦＥＴ１９がオンするまでには、当該ＰＭＯ
ＳＦＥＴ１９のゲート容量などの浮遊容量成分並びに抵
抗Ｒ３、Ｒ４の存在に起因した遅れ時間が存在するもの
であるが、上記余裕時間Δｔは、上記オン指令信号Ｓon
が出力された後にＰＭＯＳＦＥＴ１９のオンに応じて前
記ＰＭＯＳＦＥＴ１２がオフするまでの所要時間以上に
設定される。尚、表示制御回路１８は、上記オン指令信
号Ｓonを、ゲート制御回路１７の出力端子／Ｑ1 〜／Ｑ
n からのゲート制御信号／Ｓｇが「Ｈ」レベルに反転さ
れた後（第２制御信号が出力開始された後）の所定タイ
ミングで出力停止する構成となっている。
ＮＭＯＳＦＥＴ２２に与えられたときには、当該ＮＭＯ
ＳＦＥＴ２２がオンして分圧回路２０から分圧信号Ｖ
ｄ′が出力される。これにより、ＰＭＯＳＦＥＴ１９の
ゲート・ソース間にそのゲートしきい値電圧以上の電圧
が印加されるため、当該ＰＭＯＳＦＥＴ１９がオンされ
るようになり、これに応じて高電圧出力部１１-1〜１１
-n内のＰＭＯＳＦＥＴ１２のゲート・ソース間が短絡さ
れて、当該ＰＭＯＳＦＥＴ１２が強制的にオフされるこ
とになる。この場合、オン指令信号Ｓonが出力されてか
らＰＭＯＳＦＥＴ１９がオンするまでには、当該ＰＭＯ
ＳＦＥＴ１９のゲート容量などの浮遊容量成分並びに抵
抗Ｒ３、Ｒ４の存在に起因した遅れ時間が存在するもの
であるが、上記余裕時間Δｔは、上記オン指令信号Ｓon
が出力された後にＰＭＯＳＦＥＴ１９のオンに応じて前
記ＰＭＯＳＦＥＴ１２がオフするまでの所要時間以上に
設定される。尚、表示制御回路１８は、上記オン指令信
号Ｓonを、ゲート制御回路１７の出力端子／Ｑ1 〜／Ｑ
n からのゲート制御信号／Ｓｇが「Ｈ」レベルに反転さ
れた後（第２制御信号が出力開始された後）の所定タイ
ミングで出力停止する構成となっている。
【００２４】上記した本実施例の構成によれば、以下に
述べるような作用・効果が得られることになる。今、図
２のタイミングチャートに示すように、タイミングｔ１
において、例えばゲート制御回路１７の出力端子Ｑ1 か
ら出力されるゲート制御信号Ｓｇが「Ｈ」レベルに反転
（出力端子／Ｑ1 から出力されるゲート制御信号／Ｓｇ
は「Ｌ」レベルに反転）したときには、そのゲート制御
信号Ｓｇにより電圧レベル変換部１４-1内のＮＭＯＳＦ
ＥＴ１６がオンされて分圧回路１５から分圧信号Ｖｄが
出力されるため、ＰＭＯＳＦＥＴ１２がオンされるよう
になり、また、このときには、ＮＭＯＳＦＥＴ１３がゲ
ート制御信号／Ｓｇによってオフされる。これにより、
高電圧出力部１１-1の出力端子Ｐ1 が上記ＰＭＯＳＦＥ
Ｔ１２を介して電源端子＋Ｖに接続された状態となり、
当該出力端子Ｐ1 からは、電源端子＋Ｖの電圧レベルに
応じた高電圧出力が得られることになる。
述べるような作用・効果が得られることになる。今、図
２のタイミングチャートに示すように、タイミングｔ１
において、例えばゲート制御回路１７の出力端子Ｑ1 か
ら出力されるゲート制御信号Ｓｇが「Ｈ」レベルに反転
（出力端子／Ｑ1 から出力されるゲート制御信号／Ｓｇ
は「Ｌ」レベルに反転）したときには、そのゲート制御
信号Ｓｇにより電圧レベル変換部１４-1内のＮＭＯＳＦ
ＥＴ１６がオンされて分圧回路１５から分圧信号Ｖｄが
出力されるため、ＰＭＯＳＦＥＴ１２がオンされるよう
になり、また、このときには、ＮＭＯＳＦＥＴ１３がゲ
ート制御信号／Ｓｇによってオフされる。これにより、
高電圧出力部１１-1の出力端子Ｐ1 が上記ＰＭＯＳＦＥ
Ｔ１２を介して電源端子＋Ｖに接続された状態となり、
当該出力端子Ｐ1 からは、電源端子＋Ｖの電圧レベルに
応じた高電圧出力が得られることになる。
【００２５】一方、上述したような高電圧出力状態を停
止する場合には、タイミングｔ３において、ゲート制御
回路１７の出力端子Ｑ1 から出力されるゲート制御信号
Ｓｇが「Ｌ」レベルに反転（出力端子／Ｑ1 から出力さ
れるゲート制御信号／Ｓｇは「Ｈ」レベルに反転）され
ることになるが、このような出力反転タイミングｔ３よ
り所定の余裕時間Δｔだけ早いタイミングｔ２におい
て、表示制御回路１８からオン指令信号Ｓonが出力され
てＮＭＯＳＦＥＴ２２に与えられる。すると、前述した
ように、当該ＮＭＯＳＦＥＴ２２及びＰＭＯＳＦＥＴ１
９が順次オンされて、高電圧出力部１１-1内のＰＭＯＳ
ＦＥＴ１２のゲート・ソース間が短絡されるため、当該
ＰＭＯＳＦＥＴ１２がオフされることになる。また、タ
イミングｔ３においては、「Ｈ」レベルのゲート制御信
号／Ｓｇによって高電圧出力部１１-1内のＮＭＯＳＦＥ
Ｔ１３がオンされるため、その高電圧出力部１１-1の出
力端子Ｐ1 が上記ＮＭＯＳＦＥＴ１３を介してグランド
端子に接続された状態となり、当該出力端子Ｐ1 からの
高電圧出力状態が停止されることになる。
止する場合には、タイミングｔ３において、ゲート制御
回路１７の出力端子Ｑ1 から出力されるゲート制御信号
Ｓｇが「Ｌ」レベルに反転（出力端子／Ｑ1 から出力さ
れるゲート制御信号／Ｓｇは「Ｈ」レベルに反転）され
ることになるが、このような出力反転タイミングｔ３よ
り所定の余裕時間Δｔだけ早いタイミングｔ２におい
て、表示制御回路１８からオン指令信号Ｓonが出力され
てＮＭＯＳＦＥＴ２２に与えられる。すると、前述した
ように、当該ＮＭＯＳＦＥＴ２２及びＰＭＯＳＦＥＴ１
９が順次オンされて、高電圧出力部１１-1内のＰＭＯＳ
ＦＥＴ１２のゲート・ソース間が短絡されるため、当該
ＰＭＯＳＦＥＴ１２がオフされることになる。また、タ
イミングｔ３においては、「Ｈ」レベルのゲート制御信
号／Ｓｇによって高電圧出力部１１-1内のＮＭＯＳＦＥ
Ｔ１３がオンされるため、その高電圧出力部１１-1の出
力端子Ｐ1 が上記ＮＭＯＳＦＥＴ１３を介してグランド
端子に接続された状態となり、当該出力端子Ｐ1 からの
高電圧出力状態が停止されることになる。
【００２６】この場合、前記余裕時間Δｔは、オン指令
信号Ｓonの出力タイミングｔ２からＰＭＯＳＦＥＴ１９
のオンに応じてＰＭＯＳＦＥＴ１２がオフするまでの所
要時間（図２中に符号Ｔにて示す時間）以上に設定され
ているから、図２に示されているように、ＮＭＯＳＦＥ
Ｔ１３がゲート制御信号／Ｓｇによりオンされるタイミ
ングｔ３より前の時点でＰＭＯＳＦＥＴ１２がオフする
ようになる。この結果、ＰＭＯＳＦＥＴ１２及びＮＭＯ
ＳＦＥＴ１３をプッシュプル接続して成る高電圧出力部
１１-1に貫通電流が流れる恐れがなくなって消費電力が
低減するものである。勿論、このような消費電力低減効
果は、他の高電圧出力部１１-2〜１１-nにおいても同様
に得られるから、結果的に全体の消費電力の低減を実現
できるものである。また、ＰＭＯＳＦＥＴ１９の駆動
を、単一の信号発生回路２０により行う構成となってい
るから、それらを駆動に必要な電力を極力抑制できるよ
うになる。
信号Ｓonの出力タイミングｔ２からＰＭＯＳＦＥＴ１９
のオンに応じてＰＭＯＳＦＥＴ１２がオフするまでの所
要時間（図２中に符号Ｔにて示す時間）以上に設定され
ているから、図２に示されているように、ＮＭＯＳＦＥ
Ｔ１３がゲート制御信号／Ｓｇによりオンされるタイミ
ングｔ３より前の時点でＰＭＯＳＦＥＴ１２がオフする
ようになる。この結果、ＰＭＯＳＦＥＴ１２及びＮＭＯ
ＳＦＥＴ１３をプッシュプル接続して成る高電圧出力部
１１-1に貫通電流が流れる恐れがなくなって消費電力が
低減するものである。勿論、このような消費電力低減効
果は、他の高電圧出力部１１-2〜１１-nにおいても同様
に得られるから、結果的に全体の消費電力の低減を実現
できるものである。また、ＰＭＯＳＦＥＴ１９の駆動
を、単一の信号発生回路２０により行う構成となってい
るから、それらを駆動に必要な電力を極力抑制できるよ
うになる。
【００２７】その他、本発明は上記した実施例に限定さ
れるものではなく、以下に述べるような変形或いは拡大
が可能である。電圧レベル変換部１４-1〜１４-n内のＮ
ＭＯＳＦＥＴ１６は、ＩＧＢＴのような他の半導体スイ
ッチング素子に置き換えることが可能である。また、補
助半導体スイッチング素子としてＰＭＯＳＦＥＴ１９を
設ける構成としたが、これもＩＧＢＴのような他の半導
体スイッチング素子に置き換え可能である。
れるものではなく、以下に述べるような変形或いは拡大
が可能である。電圧レベル変換部１４-1〜１４-n内のＮ
ＭＯＳＦＥＴ１６は、ＩＧＢＴのような他の半導体スイ
ッチング素子に置き換えることが可能である。また、補
助半導体スイッチング素子としてＰＭＯＳＦＥＴ１９を
設ける構成としたが、これもＩＧＢＴのような他の半導
体スイッチング素子に置き換え可能である。
【図１】本発明の一実施例を示す回路構成図
【図２】作用説明用のタイミングチャート
【図３】従来構成を示す図１相当図
【図４】図２相当図
１１-1〜１１-nは高電圧出力部、Ｐ1 〜Ｐn は出力端
子、１２はＰＭＯＳＦＥＴ（第１の高耐圧ＭＯＳトラン
ジスタ）、１３はＮＭＯＳＦＥＴ（第２の高耐圧ＭＯＳ
トランジスタ）、１４-1〜１４-nは電圧レベル変換部
（レベル変換手段）、１５は分圧回路、１６はＮＭＯＳ
ＦＥＴ（半導体スイッチング素子）、１７はゲート制御
回路（駆動手段）、１８は表示制御回路（制御手段）、
１９はＰＭＯＳＦＥＴ（補助半導体スイッチング素
子）、２０は信号発生回路を示す。
子、１２はＰＭＯＳＦＥＴ（第１の高耐圧ＭＯＳトラン
ジスタ）、１３はＮＭＯＳＦＥＴ（第２の高耐圧ＭＯＳ
トランジスタ）、１４-1〜１４-nは電圧レベル変換部
（レベル変換手段）、１５は分圧回路、１６はＮＭＯＳ
ＦＥＴ（半導体スイッチング素子）、１７はゲート制御
回路（駆動手段）、１８は表示制御回路（制御手段）、
１９はＰＭＯＳＦＥＴ（補助半導体スイッチング素
子）、２０は信号発生回路を示す。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 平野 哲夫 愛知県刈谷市昭和町１丁目１番地 株式会 社デンソー内 Ｆターム(参考） 5C080 AA11 BB05 DD26 FF03 FF09
Claims (4)
- 【請求項１】 マトリクス型表示装置の走査電極或いは
データ電極に高電圧を印加するためのものであって、 第１及び第２電源端子間にＰチャネル型の第１の高耐圧
ＭＯＳトランジスタ（１２）及びＮチャネル型の第２の
高耐圧ＭＯＳトランジスタ（１３）をプッシュプル接続
して成り、それら高耐圧ＭＯＳトランジスタ（１２、１
３）間の出力端子Ｐ-1〜Ｐ-n）を通じて電圧出力を発生
する複数の高電圧出力部（１１-1〜１１-n）と、 各高電圧出力部（１１-1〜１１-n）と１対１で対応して
設けられ、半導体スイッチング素子（１６）並びにこの
半導体スイッチング素子（１６）のオン状態で前記第１
及び第２電源端子間の電圧を分圧することにより当該第
１電源端子の出力電圧より所定量だけ低い電圧レベルの
分圧信号を出力する抵抗分圧方式の分圧回路（１５）を
有し、その分圧回路（１５）からの分圧信号を前記第１
の高耐圧ＭＯＳトランジスタ（１２）にゲート信号とし
て与えるレベル変換手段（１４-1〜１４-n）と、 前記半導体スイッチング素子（１６）をオンさせるため
の低電圧レベルの第１制御信号及び前記第２の高耐圧Ｍ
ＯＳトランジスタ（１３）をオンさせるための低電圧レ
ベルの第２制御信号の一方を選択的に出力する駆動手段
（１７）とを備えた表示装置用駆動回路において、 前記複数の高電圧出力部（１１-1〜１１-n）内の第１の
高耐圧ＭＯＳトランジスタ（１２）と１対１で対応され
て設けられ、オン状態で対応する第１の高耐圧ＭＯＳト
ランジスタ（１２）のゲート・ソース間を短絡する補助
半導体スイッチング素子（１９）と、 この補助半導体スイッチング素子（１９）を前記第１制
御信号の出力停止タイミングより所定の余裕時間だけ早
いタイミングでオンさせるためのオン指令信号を出力す
る制御手段（１８）とを備えたことを特徴とする表示装
置用駆動回路。 - 【請求項２】 前記制御手段（１８）は、前記第２制御
信号の出力が開始された後に、前記オン指令信号を出力
停止することを特徴とする請求項１記載の表示装置用駆
動回路。 - 【請求項３】 前記余裕時間は、前記補助半導体スイッ
チング素子（１９）のためのオン指令信号が出力された
後に、当該補助半導体スイッチング素子（１９）のオン
に応じて前記第１の高耐圧ＭＯＳトランジスタ（１２）
がオフするまでの所要時間以上に設定されることを特徴
とする請求項１または２記載の表示装置用駆動回路。 - 【請求項４】 複数個設けられる前記補助半導体スイッ
チング素子は、Ｐチャネル型のＭＯＳトランジスタ（１
９）により構成され、 前記制御手段（１８）からのオン指令信号に応じて上記
複数個のＭＯＳトランジスタ（１９）を同時にオンさせ
るためのゲート信号を発生する信号発生回路（２０）を
設けたことを特徴とする請求項１ないし３の何れかに記
載の表示装置用駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10184770A JP2000020006A (ja) | 1998-06-30 | 1998-06-30 | 表示装置用駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10184770A JP2000020006A (ja) | 1998-06-30 | 1998-06-30 | 表示装置用駆動回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000020006A true JP2000020006A (ja) | 2000-01-21 |
Family
ID=16159021
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10184770A Pending JP2000020006A (ja) | 1998-06-30 | 1998-06-30 | 表示装置用駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000020006A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100425481B1 (ko) * | 2001-09-21 | 2004-03-30 | 엘지전자 주식회사 | 플라즈마 디스플레이 패널의 주사/유지전극 구동회로 |
| JP2007101740A (ja) * | 2005-09-30 | 2007-04-19 | Denso Corp | 表示装置用駆動回路 |
| ES2340455A1 (es) * | 2008-01-10 | 2010-06-02 | Senia Technologies, S.L. | Circuito de control para encendido y apagado de led's constitutivos de una pantalla publicitaria. |
| JP2013223393A (ja) * | 2012-04-19 | 2013-10-28 | Sumitomo Electric Ind Ltd | 電力変換回路 |
-
1998
- 1998-06-30 JP JP10184770A patent/JP2000020006A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100425481B1 (ko) * | 2001-09-21 | 2004-03-30 | 엘지전자 주식회사 | 플라즈마 디스플레이 패널의 주사/유지전극 구동회로 |
| JP2007101740A (ja) * | 2005-09-30 | 2007-04-19 | Denso Corp | 表示装置用駆動回路 |
| ES2340455A1 (es) * | 2008-01-10 | 2010-06-02 | Senia Technologies, S.L. | Circuito de control para encendido y apagado de led's constitutivos de una pantalla publicitaria. |
| ES2340455B1 (es) * | 2008-01-10 | 2011-05-16 | Senia Technologies, S.L. | Circuito de control para encendido y apagado de led's constitutivos de una pantalla publicitaria. |
| JP2013223393A (ja) * | 2012-04-19 | 2013-10-28 | Sumitomo Electric Ind Ltd | 電力変換回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6646469B2 (en) | High voltage level shifter via capacitors | |
| JP2003529992A (ja) | 低コストハーフブリッジドライバ集積回路 | |
| US5296757A (en) | Low-noise output driver having separate supply lines and sequenced operation for transient and steady-state portions | |
| EP0351820B1 (en) | Output circuit | |
| JPH01288010A (ja) | ドライバ回路 | |
| KR101519437B1 (ko) | 전류원 장치 | |
| JP4831657B2 (ja) | 液晶表示駆動用半導体集積回路 | |
| JPH11327500A (ja) | 負荷駆動装置 | |
| CN114974154A (zh) | 输出电路、数据驱动器及显示装置 | |
| JP4641660B2 (ja) | レベルシフト回路 | |
| KR100769450B1 (ko) | 드라이버 회로 | |
| JPH03232316A (ja) | スパイク電流を減少させたｃｍｏｓスイッチドライバ | |
| JP2003338740A (ja) | 高耐圧スイッチング回路 | |
| CN110034592B (zh) | 具有充电电流缩减的功率级电路 | |
| JPH11150452A (ja) | レベル変換回路および液晶表示装置 | |
| JPH07105709B2 (ja) | 電圧変換回路 | |
| JPH11339491A (ja) | シフトレジスタ装置及びそのシフトレジスタ装置を利用した負荷駆動装置 | |
| JPH02196519A (ja) | ドライバ回路 | |
| JPH05259834A (ja) | フリップフロップ回路 | |
| JPH0546113A (ja) | 半導体集積回路 | |
| JPH1026952A (ja) | 容量性負荷の駆動回路及び表示装置 | |
| JP2006157099A (ja) | レベルシフタ回路 | |
| JP2005025179A (ja) | 駆動回路 | |
| KR100765514B1 (ko) | 액정 디스플레이 패널 구동 회로. | |
| JPH0737385A (ja) | 内部電源用降圧回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040713 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060127 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060221 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060620 |