JPH11150475A - シンセサイザ - Google Patents
シンセサイザInfo
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- JPH11150475A JPH11150475A JP9330980A JP33098097A JPH11150475A JP H11150475 A JPH11150475 A JP H11150475A JP 9330980 A JP9330980 A JP 9330980A JP 33098097 A JP33098097 A JP 33098097A JP H11150475 A JPH11150475 A JP H11150475A
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- JP
- Japan
- Prior art keywords
- frequency
- output
- oscillator
- counter
- reference clock
- Prior art date
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】 （修正有）
【課題】周波数安定度に優れ、且つ安価であるＰＬＬ型
周波数シンセサイザを提供する。 【解決手段】ＰＬＬ動作を行う系統を高安定な周波数特
性を有する基準クロック発生器１０１及び、前記基準ク
ロックをカウントするカウンタ１０３と、基準クロック
発生器より周波数安定度が低く、且つ、高周波数出力で
ある補助クロック発生器１０２及び、前記補助クロック
をカウントするカウンタ１０４との２種類備えることに
より、前記基準クロック発生器１０１のＰＬＬ動作と並
行して前記補助クロック発生器１０２により補助的にＰ
ＬＬ動作を行う。
周波数シンセサイザを提供する。 【解決手段】ＰＬＬ動作を行う系統を高安定な周波数特
性を有する基準クロック発生器１０１及び、前記基準ク
ロックをカウントするカウンタ１０３と、基準クロック
発生器より周波数安定度が低く、且つ、高周波数出力で
ある補助クロック発生器１０２及び、前記補助クロック
をカウントするカウンタ１０４との２種類備えることに
より、前記基準クロック発生器１０１のＰＬＬ動作と並
行して前記補助クロック発生器１０２により補助的にＰ
ＬＬ動作を行う。
Description
【発明の属する技術分野】本発明は周波数シンセサイザ
に関し、特にＰＬＬ回路を備えた周波数シンセサイザに
関する。
に関し、特にＰＬＬ回路を備えた周波数シンセサイザに
関する。
【従来の技術】従来よりデジタル通信網に於ける基準周
波数の発振装置としては、図３に示すようなＰＬＬ型の
シンセサイザが用いられている。同図に示すようにＰＬ
Ｌ型シンセサイザは基準クロック発生器（１）、カウン
タ（２）、加算器（３）及び（５）、乗算器（４）、Ｄ
／Ａコンバータ（６）、ＣＲ発振器（７）から構成され
ている。基準クロック発生器（１）は所定の基準クロッ
ク信号を発生し、これをカウンタに入力する。カウンタ
（２）は基準クロックをクロック端子から、後述するＣ
Ｒ発振器（７）の出力をゲート端子からそれぞれ入力
し、ゲート入力がハイレベルの間に入力される基準クロ
ックのクロック数をカウントしこれを出力する。加算器
（３）はこのカウンタ出力及び、外部より供給される標
準カウント値を入力し、これらの差分信号を出力する。
乗算器（４）はこの差分信号をＫ倍し加算器（５）に入
力し、加算器（５）はＫ倍した差分信号と外部より供給
される標準Ｄ／Ａ値とを加算して出力する。この出力が
Ｄ／Ａコンバータ（６）によってアナログ電圧値に変換
されＣＲ発振器（７）に入力される。ＣＲ発振器（７）
はＤ／Ａコンバータ（６）の出力電圧に基づき制御され
た周波数で発振するＣＲ発振回路を用いた電圧制御型の
発振器であり、出力クロックを生成すると共に、これを
前記カウンタ（２）のゲート端子にフィードバックす
る。このようなループ構成により一定時間後には必要な
クロック出力が得られる。尚、前記標準カウント数、標
準Ｄ／Ａ値は出力クロックの周波数によって一義的に決
定されるものである。この様な構成から成るＰＬＬ型シ
ンセサイザに用いられる基準クロック発振器には温度や
経年変化に対し高安定であるＴＣＸＯ（温度補償型水晶
発振器）が用いられ、その発振周波数は振動子のＱ値が
高い５ＭＨｚ近辺としていた。また、ＣＲ発振器（７）
には発振周波数のダイナミックレンジが広い抵抗素子と
コンデンサとで構成したＶ−Ｆコンバータが用いられて
いた。ここで、ＣＲ発振器（７）の出力周波数のダイナ
ミックレンジとして１０ｋＨｚ〜１ＭＨｚの範囲を必要
とし、更に、基準クロック発生器であるＴＣＸＯの出力
周波数が５ＭＨｚである場合を考える。前記ＣＲ発振器
（７）の出力周波数が最も低い１０ｋＨｚであるとき、
この信号がカウンタ（２）のゲート端子に入力されハイ
レベルとなる５０×１０-6秒の間に前記カウンタ（２）
がカウントする基準クロックのクロック数は２５０個で
ある。この様な状態からＰＬＬ回路は、少なくとも前記
カウント数が２５１個又は、２４９個となるようＣＲ発
振器の発振周波数が変化したときに初めてＣＲ発振器の
出力周波数をコントロールする。このカウント数が１個
変化する際のＣＲ発振器の出力周波数の変動量は約４０
Ｈｚであるからシンセサイザの出力周波数の誤差範囲は
約±０．４％となる。
波数の発振装置としては、図３に示すようなＰＬＬ型の
シンセサイザが用いられている。同図に示すようにＰＬ
Ｌ型シンセサイザは基準クロック発生器（１）、カウン
タ（２）、加算器（３）及び（５）、乗算器（４）、Ｄ
／Ａコンバータ（６）、ＣＲ発振器（７）から構成され
ている。基準クロック発生器（１）は所定の基準クロッ
ク信号を発生し、これをカウンタに入力する。カウンタ
（２）は基準クロックをクロック端子から、後述するＣ
Ｒ発振器（７）の出力をゲート端子からそれぞれ入力
し、ゲート入力がハイレベルの間に入力される基準クロ
ックのクロック数をカウントしこれを出力する。加算器
（３）はこのカウンタ出力及び、外部より供給される標
準カウント値を入力し、これらの差分信号を出力する。
乗算器（４）はこの差分信号をＫ倍し加算器（５）に入
力し、加算器（５）はＫ倍した差分信号と外部より供給
される標準Ｄ／Ａ値とを加算して出力する。この出力が
Ｄ／Ａコンバータ（６）によってアナログ電圧値に変換
されＣＲ発振器（７）に入力される。ＣＲ発振器（７）
はＤ／Ａコンバータ（６）の出力電圧に基づき制御され
た周波数で発振するＣＲ発振回路を用いた電圧制御型の
発振器であり、出力クロックを生成すると共に、これを
前記カウンタ（２）のゲート端子にフィードバックす
る。このようなループ構成により一定時間後には必要な
クロック出力が得られる。尚、前記標準カウント数、標
準Ｄ／Ａ値は出力クロックの周波数によって一義的に決
定されるものである。この様な構成から成るＰＬＬ型シ
ンセサイザに用いられる基準クロック発振器には温度や
経年変化に対し高安定であるＴＣＸＯ（温度補償型水晶
発振器）が用いられ、その発振周波数は振動子のＱ値が
高い５ＭＨｚ近辺としていた。また、ＣＲ発振器（７）
には発振周波数のダイナミックレンジが広い抵抗素子と
コンデンサとで構成したＶ−Ｆコンバータが用いられて
いた。ここで、ＣＲ発振器（７）の出力周波数のダイナ
ミックレンジとして１０ｋＨｚ〜１ＭＨｚの範囲を必要
とし、更に、基準クロック発生器であるＴＣＸＯの出力
周波数が５ＭＨｚである場合を考える。前記ＣＲ発振器
（７）の出力周波数が最も低い１０ｋＨｚであるとき、
この信号がカウンタ（２）のゲート端子に入力されハイ
レベルとなる５０×１０-6秒の間に前記カウンタ（２）
がカウントする基準クロックのクロック数は２５０個で
ある。この様な状態からＰＬＬ回路は、少なくとも前記
カウント数が２５１個又は、２４９個となるようＣＲ発
振器の発振周波数が変化したときに初めてＣＲ発振器の
出力周波数をコントロールする。このカウント数が１個
変化する際のＣＲ発振器の出力周波数の変動量は約４０
Ｈｚであるからシンセサイザの出力周波数の誤差範囲は
約±０．４％となる。
【０００２】しかし、前記ＣＲ発振器（７）の出力周波
数が最も高い１ＭＨｚであるとき、この信号がカウンタ
（２）のゲート端子に入力されハイレベルとなる０．５
×１０-6秒の間に前記カウンタ（２）によりカウントさ
れる基準クロックのクロック数はわずかに２個である。
この様な状態からＣＲ発振器（７）の周波数が変化した
としても前記カウント数が３個又は１個とならないとＣ
Ｒ発振器（７）の出力周波数をコントロールできず、こ
のカウント数が１個変化する際のＣＲ発振器の出力周波
数の変動量は約１６６．７ｋＨｚであり、シンセサイザ
の出力周波数の誤差範囲は±１６．６７％となる。即
ち、図３に示すようなＰＬＬ型シンセサイザはＣＲ発振
器の発振周波数が高い場合、その出力周波数を高精度に
制御できない欠点があった。この欠点を補うため、図４
に示すようにＣＲ発振器（７）とカウンタ（２）の間に
分周器（８）を挿入し、ＣＲ発振器の周波数が高い場合
には分周期の分周比を大きくすることによりカウンタ
（２）のカウント時間を伸ばし、カウント数を増やして
精度を確保する方法がある。例えば、発振周波数が１Ｍ
Ｈｚのときは分周器（８）を１／１００分周とすると、
カウンタ（２）のゲート端子がハイレベルとなる時間は
５０×１０-6秒となり、カウンタ（２）にてカウントさ
れるＴＣＸＯのクロック数は２５０個となる。この時、
カウント数が２５１個となる時のＣＲ発振器の発振周波
数は０．９９６ＭＨｚであり、発振周波数の誤差は±
０．４％となり、出力クロックの周波数安定度は図３の
場合と比較し向上する。
数が最も高い１ＭＨｚであるとき、この信号がカウンタ
（２）のゲート端子に入力されハイレベルとなる０．５
×１０-6秒の間に前記カウンタ（２）によりカウントさ
れる基準クロックのクロック数はわずかに２個である。
この様な状態からＣＲ発振器（７）の周波数が変化した
としても前記カウント数が３個又は１個とならないとＣ
Ｒ発振器（７）の出力周波数をコントロールできず、こ
のカウント数が１個変化する際のＣＲ発振器の出力周波
数の変動量は約１６６．７ｋＨｚであり、シンセサイザ
の出力周波数の誤差範囲は±１６．６７％となる。即
ち、図３に示すようなＰＬＬ型シンセサイザはＣＲ発振
器の発振周波数が高い場合、その出力周波数を高精度に
制御できない欠点があった。この欠点を補うため、図４
に示すようにＣＲ発振器（７）とカウンタ（２）の間に
分周器（８）を挿入し、ＣＲ発振器の周波数が高い場合
には分周期の分周比を大きくすることによりカウンタ
（２）のカウント時間を伸ばし、カウント数を増やして
精度を確保する方法がある。例えば、発振周波数が１Ｍ
Ｈｚのときは分周器（８）を１／１００分周とすると、
カウンタ（２）のゲート端子がハイレベルとなる時間は
５０×１０-6秒となり、カウンタ（２）にてカウントさ
れるＴＣＸＯのクロック数は２５０個となる。この時、
カウント数が２５１個となる時のＣＲ発振器の発振周波
数は０．９９６ＭＨｚであり、発振周波数の誤差は±
０．４％となり、出力クロックの周波数安定度は図３の
場合と比較し向上する。
【０００３】
【本発明が解決しようとする課題】しかしながら、図５
に示すように図３及び、図４に示す従来のＰＬＬのコン
トロールの間隔はカウンタ（２）のカウントの時間に依
存し、この間隔でＣＲ発振器（７）のコントロールを行
っている為、ＣＲ発振器（７）の急激な周波数変化を制
御しきれないという欠点がある。例えば、ＣＲ発振器
（７）の発振周波数（２０１）が図５内の点線で示すよ
うに時間毎に変動するような特性であるときは、ＰＬＬ
回路はカウンタ（２）のカウントのゲート入力（２０
３）がハイレベルの間のカウント値に基づいてＣＲ発振
器（７）のコントロールを行う為、ＣＲ発振器の発振周
波数の変動（９）は同図内の実線で示すようになる。ま
た、この様な問題を解決する手段としては、基準クロッ
ク発生器（１）として高周波出力のものを用いることが
考えられる。即ち、シンセサイザの出力クロック周波数
は全体的には周波数f0であるが、カウンタ（２）のカウ
ント時間内の周波数変動までは抑えることができない問
題があった。しかし、前記基準クロック発生器（１）に
は周波数安定度が高いものが必要であり、更に、この特
性に加え高周波出力の基準クロック発生器となると高価
なものとなり、低価格化があらゆる部分で要求される今
日の状況には対応できない。本発明は上記の問題を解決
する為になされたものであり、出力クロックの周波数安
定度に優れたＰＬＬ型シンセサイザを安価に提供するこ
とを目的としている。
に示すように図３及び、図４に示す従来のＰＬＬのコン
トロールの間隔はカウンタ（２）のカウントの時間に依
存し、この間隔でＣＲ発振器（７）のコントロールを行
っている為、ＣＲ発振器（７）の急激な周波数変化を制
御しきれないという欠点がある。例えば、ＣＲ発振器
（７）の発振周波数（２０１）が図５内の点線で示すよ
うに時間毎に変動するような特性であるときは、ＰＬＬ
回路はカウンタ（２）のカウントのゲート入力（２０
３）がハイレベルの間のカウント値に基づいてＣＲ発振
器（７）のコントロールを行う為、ＣＲ発振器の発振周
波数の変動（９）は同図内の実線で示すようになる。ま
た、この様な問題を解決する手段としては、基準クロッ
ク発生器（１）として高周波出力のものを用いることが
考えられる。即ち、シンセサイザの出力クロック周波数
は全体的には周波数f0であるが、カウンタ（２）のカウ
ント時間内の周波数変動までは抑えることができない問
題があった。しかし、前記基準クロック発生器（１）に
は周波数安定度が高いものが必要であり、更に、この特
性に加え高周波出力の基準クロック発生器となると高価
なものとなり、低価格化があらゆる部分で要求される今
日の状況には対応できない。本発明は上記の問題を解決
する為になされたものであり、出力クロックの周波数安
定度に優れたＰＬＬ型シンセサイザを安価に提供するこ
とを目的としている。
【０００４】
【課題を解決するための手段】上記課題を解決する為
に、本発明に係わる請求項１記載の発明は、基準クロッ
クに基づいてＰＬＬ動作を行うことにより所望の周波数
を生成するシンセサイザに於いて、前記基準クロックの
他に前記基準クロックよりも出力周波数の高い補助とな
る補助クロックを用いてＰＬＬ動作を前記基準クロック
によるそれと並行して行うよう構成したことを特徴とし
ている。
に、本発明に係わる請求項１記載の発明は、基準クロッ
クに基づいてＰＬＬ動作を行うことにより所望の周波数
を生成するシンセサイザに於いて、前記基準クロックの
他に前記基準クロックよりも出力周波数の高い補助とな
る補助クロックを用いてＰＬＬ動作を前記基準クロック
によるそれと並行して行うよう構成したことを特徴とし
ている。
【０００５】
【発明の実施の形態】以下、図示した実施例に基づい
て、本発明を詳細に説明する。図１は本発明に基づくＰ
ＬＬ型シンセサイザの一実施例を示すブロック図であ
り、その構成と動作は以下の通りである。同図に示すＰ
ＬＬ型シンセサイザは基準クロック発生器（１０１）、
補助クロック発生器（１０２）、カウンタ（１０３、１
０４）、加算器（１０５、１０７、１０８、１１０）、
乗算器（１０６、１０９）、Ｄ／Ａコンバータ（１１
１）、ＣＲ発振器（１１２）、分周器（１１３）から構
成している。基準クロック発生器（１０１）には出力周
波数が高安定なのもを用い、これより所定の基準クロッ
ク信号を発生し、これをカウンタ（１０３）のクロック
端子に入力する。 カウンタ（１０３）には基準クロッ
ク信号の他に、後述する分周器（１１３）の出力信号を
ゲート端子から入力し、ゲート入力がハイレベルの間に
入力される基準クロックのクロック数をカウントしこれ
を出力する。加算器（１０５）はこのカウンタ（１０
３）の出力及び、外部より供給される基準カウント値を
入力し、これら差分信号を出力する。乗算器（１０６）
はこの差分信号をＫ１倍し加算器（１０７）に入力す
る。加算器（１０７）はＫ１倍した差分信号と後述する
乗算器（１０９）の出力信号とを加算して、出力する。
加算器（１１０）は前記加算器（１０７）の出力と外部
より供給される標準Ｄ／Ａ値とを加算して出力する。こ
の出力がＤ／Ａコンバータ（１１１）によってアナログ
電圧値に変換されＣＲ発振器（１１２）に入力される。
ＣＲ発振器（１１２）はＤ／Ａコンバータ（１１１）の
出力電圧に基づき制御された周波数で発振し、出力クロ
ックを生成する。更に、分周器（１１３）は出力クロッ
クを分周して前記カウンタ（１０３）のゲート端子にフ
ィードバックする構成としている。一方、補助クロック
発生器（１０２）は所定の基準クロック信号を発生し、
これをカウンタ（１０４）のクロック入力端子に入力す
る。更に、カウンタ（１０４）には前記ＣＲ発振器（１
１２）の出力周波数をゲート端子から入力し、これによ
りカウンタ（１０４）はゲート入力がハイレベルの間に
入力される補助クロックのクロック数をカウントし、こ
れを出力する。加算器（１０８）は、このカウンタ（１
０４）の出力及び、外部より供給される標準カウント値
を入力しこれらの差分信号を出力する。前記乗算器（１
０９）は、この差分信号をＫ２倍し加算器（１０７）に
入力する構成としている。
て、本発明を詳細に説明する。図１は本発明に基づくＰ
ＬＬ型シンセサイザの一実施例を示すブロック図であ
り、その構成と動作は以下の通りである。同図に示すＰ
ＬＬ型シンセサイザは基準クロック発生器（１０１）、
補助クロック発生器（１０２）、カウンタ（１０３、１
０４）、加算器（１０５、１０７、１０８、１１０）、
乗算器（１０６、１０９）、Ｄ／Ａコンバータ（１１
１）、ＣＲ発振器（１１２）、分周器（１１３）から構
成している。基準クロック発生器（１０１）には出力周
波数が高安定なのもを用い、これより所定の基準クロッ
ク信号を発生し、これをカウンタ（１０３）のクロック
端子に入力する。 カウンタ（１０３）には基準クロッ
ク信号の他に、後述する分周器（１１３）の出力信号を
ゲート端子から入力し、ゲート入力がハイレベルの間に
入力される基準クロックのクロック数をカウントしこれ
を出力する。加算器（１０５）はこのカウンタ（１０
３）の出力及び、外部より供給される基準カウント値を
入力し、これら差分信号を出力する。乗算器（１０６）
はこの差分信号をＫ１倍し加算器（１０７）に入力す
る。加算器（１０７）はＫ１倍した差分信号と後述する
乗算器（１０９）の出力信号とを加算して、出力する。
加算器（１１０）は前記加算器（１０７）の出力と外部
より供給される標準Ｄ／Ａ値とを加算して出力する。こ
の出力がＤ／Ａコンバータ（１１１）によってアナログ
電圧値に変換されＣＲ発振器（１１２）に入力される。
ＣＲ発振器（１１２）はＤ／Ａコンバータ（１１１）の
出力電圧に基づき制御された周波数で発振し、出力クロ
ックを生成する。更に、分周器（１１３）は出力クロッ
クを分周して前記カウンタ（１０３）のゲート端子にフ
ィードバックする構成としている。一方、補助クロック
発生器（１０２）は所定の基準クロック信号を発生し、
これをカウンタ（１０４）のクロック入力端子に入力す
る。更に、カウンタ（１０４）には前記ＣＲ発振器（１
１２）の出力周波数をゲート端子から入力し、これによ
りカウンタ（１０４）はゲート入力がハイレベルの間に
入力される補助クロックのクロック数をカウントし、こ
れを出力する。加算器（１０８）は、このカウンタ（１
０４）の出力及び、外部より供給される標準カウント値
を入力しこれらの差分信号を出力する。前記乗算器（１
０９）は、この差分信号をＫ２倍し加算器（１０７）に
入力する構成としている。
【０００６】ここで、前記ＣＲ発振器の出力周波数の必
要とするダイナミックレンジが１０ＫＨｚ〜１ＭＨｚの
範囲であるとし、更に、基準クロック発生器（１０１）
には例えばＴＣＸＯ等の周波数安定度が高いものを用
い、その出力周波数を５ＭＨｚであるとする。一方、補
助クロック発生器はこの場合、例えば水晶発振器等を用
いその出力である補助周波数を２００ＭＨｚとすればこ
の時の周波数安定度は±５０００ｐｐｍ未満で十分であ
る。また、分周器（１１３）は１／１００分周とする。
先ず、ＣＲ発振器（１１２）の出力周波数が１０ＫＨｚ
である時を考える。前記分周器（１１３）はＣＲ発振器
（１１２）の出力信号の周波数を１００Ｈｚに分周し出
力する。この分周された出力信号はカウンタ（１０３）
のゲート端子に入力され、更に、カウンタ（１０３）は
出力信号がハイレベルである１０×１０-3秒間に基準ク
ロックを５０Ｋ個出力する。カウンタ（１０３）より出
力された基準クロックは加算器（１１０）により標準Ｄ
／Ａ値を加算され、更に、Ｄ／Ａコンバータ（１１１）
に入力されアナログ信号に変換される。アナログ信号は
ＣＲ発振器に入力され、これにより該ＣＲ発振器の出力
周波数をアナログ信号に基づきコントロールする。
要とするダイナミックレンジが１０ＫＨｚ〜１ＭＨｚの
範囲であるとし、更に、基準クロック発生器（１０１）
には例えばＴＣＸＯ等の周波数安定度が高いものを用
い、その出力周波数を５ＭＨｚであるとする。一方、補
助クロック発生器はこの場合、例えば水晶発振器等を用
いその出力である補助周波数を２００ＭＨｚとすればこ
の時の周波数安定度は±５０００ｐｐｍ未満で十分であ
る。また、分周器（１１３）は１／１００分周とする。
先ず、ＣＲ発振器（１１２）の出力周波数が１０ＫＨｚ
である時を考える。前記分周器（１１３）はＣＲ発振器
（１１２）の出力信号の周波数を１００Ｈｚに分周し出
力する。この分周された出力信号はカウンタ（１０３）
のゲート端子に入力され、更に、カウンタ（１０３）は
出力信号がハイレベルである１０×１０-3秒間に基準ク
ロックを５０Ｋ個出力する。カウンタ（１０３）より出
力された基準クロックは加算器（１１０）により標準Ｄ
／Ａ値を加算され、更に、Ｄ／Ａコンバータ（１１１）
に入力されアナログ信号に変換される。アナログ信号は
ＣＲ発振器に入力され、これにより該ＣＲ発振器の出力
周波数をアナログ信号に基づきコントロールする。
【０００７】一方、カウンタ（１０４）のゲート端子に
は１０ＫＨｚのクロック信号が入力される為、前記カウ
ンタ（１０４）はクロック信号がハイレベルとなる５×
１０-5秒間に補助クロックを１０Ｋ個出力する。カウン
タ（１０４）より出力された基準クロックは加算器（１
０８）と乗算器（１０９）を介し加算器（１０７）によ
り前記乗算器（１０６）から出力される基準クロック信
号に基づくクロック信号と加算される。前記加算器（１
０７）から出力される信号は加算器（１１０）により標
準Ｄ／Ａ値を加算され、更に、Ｄ／Ａコンバータ（１１
１）に入力されアナログ信号に変換される。 アナログ
信号はＣＲ発振器に入力され、これにより該ＣＲ発振器
の出力周波数をアナログ信号に基づきコントロールす
る。この動作をフィードバック構成により何回も繰り返
すことにより、一定時間後には必要な出力クロックが得
られ、また、周波数コントロールされた時の周波数安定
度は基準クロック発生器（１０１）であるＴＣＸＯと等
く、更に、前記カウンタ（１０３）が基準クロック数を
計算する一定時間内及び、一定時間後であってもＣＲ発
振器（１１２）の出力周波数は前記カウンタ（１０４）
から出力される補助クロック信号に基づきコントロール
される。
は１０ＫＨｚのクロック信号が入力される為、前記カウ
ンタ（１０４）はクロック信号がハイレベルとなる５×
１０-5秒間に補助クロックを１０Ｋ個出力する。カウン
タ（１０４）より出力された基準クロックは加算器（１
０８）と乗算器（１０９）を介し加算器（１０７）によ
り前記乗算器（１０６）から出力される基準クロック信
号に基づくクロック信号と加算される。前記加算器（１
０７）から出力される信号は加算器（１１０）により標
準Ｄ／Ａ値を加算され、更に、Ｄ／Ａコンバータ（１１
１）に入力されアナログ信号に変換される。 アナログ
信号はＣＲ発振器に入力され、これにより該ＣＲ発振器
の出力周波数をアナログ信号に基づきコントロールす
る。この動作をフィードバック構成により何回も繰り返
すことにより、一定時間後には必要な出力クロックが得
られ、また、周波数コントロールされた時の周波数安定
度は基準クロック発生器（１０１）であるＴＣＸＯと等
く、更に、前記カウンタ（１０３）が基準クロック数を
計算する一定時間内及び、一定時間後であってもＣＲ発
振器（１１２）の出力周波数は前記カウンタ（１０４）
から出力される補助クロック信号に基づきコントロール
される。
【０００８】上記実施例に基き、ＰＬＬの出力クロック
の時間変動を示したものが図２であり、点線はＣＲ発振
器（１１２）のみの周波数安定度（２０１）であり、実
線は本発明に基づくＰＬＬ型周波数シンセサイザの周波
数安定度（２０２）である。カウンタ（１０３）による
ＰＬＬ動作の動作周期（２０３）は２Ｔｘ毎であり、基
準クロック数を計算する時間はＴｘである。また、カウ
ンタ（１０４）によるＰＬＬ動作の動作周期（２０４）
は２Ｔ毎であり、補助クロック数を計算する時間はＴで
ある。図２に示すように、本発明のＰＬＬの出力クロッ
クの周波数コントロールは２Ｔｘよりも短時間な２Ｔ毎
に行われる為、周波数変動は小さいものとなる。
の時間変動を示したものが図２であり、点線はＣＲ発振
器（１１２）のみの周波数安定度（２０１）であり、実
線は本発明に基づくＰＬＬ型周波数シンセサイザの周波
数安定度（２０２）である。カウンタ（１０３）による
ＰＬＬ動作の動作周期（２０３）は２Ｔｘ毎であり、基
準クロック数を計算する時間はＴｘである。また、カウ
ンタ（１０４）によるＰＬＬ動作の動作周期（２０４）
は２Ｔ毎であり、補助クロック数を計算する時間はＴで
ある。図２に示すように、本発明のＰＬＬの出力クロッ
クの周波数コントロールは２Ｔｘよりも短時間な２Ｔ毎
に行われる為、周波数変動は小さいものとなる。
【０００９】
【発明の効果】以上説明したように本発明は基準クロッ
クより発振周波数の高い補助クロックを用いて、基準ク
ロックによるＰＬＬ動作と並行して補助的にＰＬＬ動作
を行うよう構成したことにより、基準クロックに基づく
周波数コントロールよりも短い周期で補間的に周波数コ
ントロールすることが可能となり、ＣＲ発振器の出力に
急激な変動が生じても高安定な周波数出力が得られると
いう著しい効果を奏する。
クより発振周波数の高い補助クロックを用いて、基準ク
ロックによるＰＬＬ動作と並行して補助的にＰＬＬ動作
を行うよう構成したことにより、基準クロックに基づく
周波数コントロールよりも短い周期で補間的に周波数コ
ントロールすることが可能となり、ＣＲ発振器の出力に
急激な変動が生じても高安定な周波数出力が得られると
いう著しい効果を奏する。
【００１０】
【図１】本発明に基づくＰＬＬ型周波数シンセサイザの
一実施例をしめす
一実施例をしめす
【図２】本発明に基づくＰＬＬ型周波数シンセサイザの
出力クロックの周波数変動の様子を示す
出力クロックの周波数変動の様子を示す
【図３】従来のＰＬＬ型シンセサイザの構成を示す
【図４】従来のＰＬＬ型シンセサイザの構成を示す
【図５】従来のＰＬＬ型シンセサイザの出力クロックの
周波数変動の様子を示す
周波数変動の様子を示す
１、１０１・・・基準クロック発生器 ２、１０３、１０４、１１３・・・カウンタ ３、５、１０５、１０７、１０８、１１０・・・加算器 ４、１０６、１０９・・・乗算器 ６、１１１・・・Ｄ／Ａコンバータ ７、１１２・・・ＣＲ発振器 ８、１１３・・・分周期 １０２・・・補助クロック発生器
Claims (1)
- 【請求項１】基準クロックに基づいてＰＬＬ動作を行う
ことにより所望の周波数を生成するシンセサイザに於い
て、前記基準クロックの他に前記基準クロックよりも出
力周波数の高い補助クロックを用いてＰＬＬ動作を前記
基準クロックによるそれと並行して行うよう構成したこ
とを特徴とするシンセサイザ。 【０００１】
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9330980A JPH11150475A (ja) | 1997-11-14 | 1997-11-14 | シンセサイザ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9330980A JPH11150475A (ja) | 1997-11-14 | 1997-11-14 | シンセサイザ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11150475A true JPH11150475A (ja) | 1999-06-02 |
Family
ID=18238500
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9330980A Pending JPH11150475A (ja) | 1997-11-14 | 1997-11-14 | シンセサイザ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11150475A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011519077A (ja) * | 2008-02-20 | 2011-06-30 | ヒューレット−パッカード デベロップメント カンパニー エル．ピー． | ２つの基準クロックを有するリドライバ及びその動作方法 |
-
1997
- 1997-11-14 JP JP9330980A patent/JPH11150475A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011519077A (ja) * | 2008-02-20 | 2011-06-30 | ヒューレット−パッカード デベロップメント カンパニー エル．ピー． | ２つの基準クロックを有するリドライバ及びその動作方法 |
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