JPH11153077A - モノリシック集積電力出力段 - Google Patents
モノリシック集積電力出力段Info
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- JPH11153077A JPH11153077A JP10250993A JP25099398A JPH11153077A JP H11153077 A JPH11153077 A JP H11153077A JP 10250993 A JP10250993 A JP 10250993A JP 25099398 A JP25099398 A JP 25099398A JP H11153077 A JPH11153077 A JP H11153077A
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- switching
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- F—MECHANICAL ENGINEERING; LIGHTING; HEATING; WEAPONS; BLASTING
- F02—COMBUSTION ENGINES; HOT-GAS OR COMBUSTION-PRODUCT ENGINE PLANTS
- F02P—IGNITION, OTHER THAN COMPRESSION IGNITION, FOR INTERNAL-COMBUSTION ENGINES; TESTING OF IGNITION TIMING IN COMPRESSION-IGNITION ENGINES
- F02P3/00—Other installations
- F02P3/02—Other installations having inductive energy storage, e.g. arrangements of induction coils
- F02P3/04—Layout of circuits
- F02P3/055—Layout of circuits with protective means to prevent damage to the circuit, e.g. semiconductor devices or the ignition coil
- F02P3/0552—Opening or closing the primary coil circuit with semiconductor devices
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
- H03K17/082—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit
- H03K17/0826—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit in bipolar transistor switches
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
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- Ignition Installations For Internal Combustion Engines (AREA)
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Abstract
(57)【要約】
【課題】 本発明の課題は上述の欠点を回避することで
ある。 【解決手段】 この課題は本発明により、出力側トラン
ジスタのエミッタは論理回路の出力側に接続されてお
り、出力段スイッチングトランジスタのコレクタ電圧が
負の場合に出力側トランジスタを阻止するスイッチング
手段が設けられているように構成して解決される。
ある。 【解決手段】 この課題は本発明により、出力側トラン
ジスタのエミッタは論理回路の出力側に接続されてお
り、出力段スイッチングトランジスタのコレクタ電圧が
負の場合に出力側トランジスタを阻止するスイッチング
手段が設けられているように構成して解決される。
Description
【０００１】
【発明の属する技術分野】本発明は、出力段スイッチン
グトランジスタを流れる負荷電流を検出する検出手段、
および／または出力段スイッチングトランジスタでの出
力電圧を検出する検出手段、および／またはチップの温
度を検出する検出手段を有し、少なくとも１つの出力側
トランジスタを有する切り換え論理回路を有し、この切
り換え論理回路は、負荷電流および／または出力電圧お
よび／または温度の少なくとも１つがあらかじめ定めら
れた閾値に達する場合に出力側トランジスタを切り換
え、その際にこの出力側トランジスタは論理回路の少な
くとも１つの出力側にハイレベル信号を送出する、モノ
リシック集積電力出力段に関する。
グトランジスタを流れる負荷電流を検出する検出手段、
および／または出力段スイッチングトランジスタでの出
力電圧を検出する検出手段、および／またはチップの温
度を検出する検出手段を有し、少なくとも１つの出力側
トランジスタを有する切り換え論理回路を有し、この切
り換え論理回路は、負荷電流および／または出力電圧お
よび／または温度の少なくとも１つがあらかじめ定めら
れた閾値に達する場合に出力側トランジスタを切り換
え、その際にこの出力側トランジスタは論理回路の少な
くとも１つの出力側にハイレベル信号を送出する、モノ
リシック集積電力出力段に関する。
【０００２】
【従来の技術】冒頭に記載された形式のモノリシックに
集積化された電力出力段は公知である。この電力出力段
は負荷電流の閾値の検出に使用され、負荷電流が調整さ
れた閾値に達する場合に切り換え論理回路により出力側
トランジスタを介して切り換え信号が送出される。この
種の電力出力段は、例えば車両の電子的な点火制御装置
において使用される。
集積化された電力出力段は公知である。この電力出力段
は負荷電流の閾値の検出に使用され、負荷電流が調整さ
れた閾値に達する場合に切り換え論理回路により出力側
トランジスタを介して切り換え信号が送出される。この
種の電力出力段は、例えば車両の電子的な点火制御装置
において使用される。
【０００３】ドイツ連邦共和国特許第４３３３３５９号
明細書から、このようなモノリシックに集積化された電
力出力段が公知である。ただしこの場合、誘導負荷の切
り換え時に電力出力段のスイッチングトランジスタのコ
レクタが逆方向電圧（＜０Ｖ）に引き込まれ、切り換え
論理回路の出力側トランジスタが（検出すべき負荷電流
が閾値に達していない場合でも）オンに制御されてしま
うことがある。これにより信号誤りが生じる。
明細書から、このようなモノリシックに集積化された電
力出力段が公知である。ただしこの場合、誘導負荷の切
り換え時に電力出力段のスイッチングトランジスタのコ
レクタが逆方向電圧（＜０Ｖ）に引き込まれ、切り換え
論理回路の出力側トランジスタが（検出すべき負荷電流
が閾値に達していない場合でも）オンに制御されてしま
うことがある。これにより信号誤りが生じる。
【０００４】出力側トランジスタの阻止状態をコレクタ
電圧が０Ｖ以下に低下した場合に保持するために、前記
明細書には、電位制限用のダイオードおよび付加的なト
ランジスタを介して電力出力段の逆方向動作時の切り換
え論理回路の誤動作を回避することが記載されている。
出力側トランジスタはこの場合にプルダウントランジス
タとして接続されており、障害信号の減結合を実現して
いるが、これにはきわめてコストがかかる。
電圧が０Ｖ以下に低下した場合に保持するために、前記
明細書には、電位制限用のダイオードおよび付加的なト
ランジスタを介して電力出力段の逆方向動作時の切り換
え論理回路の誤動作を回避することが記載されている。
出力側トランジスタはこの場合にプルダウントランジス
タとして接続されており、障害信号の減結合を実現して
いるが、これにはきわめてコストがかかる。
【０００５】
【発明が解決しようとする課題】本発明の課題は上述の
欠点を回避することである。
欠点を回避することである。
【０００６】
【課題を解決するための手段】この課題は本発明によ
り、出力側トランジスタのエミッタは論理回路の出力側
に接続されており、出力段スイッチングトランジスタの
コレクタ電圧が負の場合に出力側トランジスタを阻止す
るスイッチング手段が設けられているように構成して解
決される。
り、出力側トランジスタのエミッタは論理回路の出力側
に接続されており、出力段スイッチングトランジスタの
コレクタ電圧が負の場合に出力側トランジスタを阻止す
るスイッチング手段が設けられているように構成して解
決される。
【０００７】
【発明の実施の形態】本発明による、請求項１に記載の
特徴部分を有するモノリシック集積電力出力段は、従来
の技術に対して、電力出力段の逆方向動作時に出力側ト
ランジスタの誤動作を簡単に回避できる利点を有する。
出力側トランジスタのエミッタが論理回路の出力側と接
続されており、出力段スイッチングトランジスタのコレ
クタ電圧が負の場合に出力側トランジスタを阻止するス
イッチング手段が設けられていることにより、障害への
高い防護性が達成される。これはプルアップトランジス
タとして接続されている出力側トランジスタが、アクテ
ィブなハイレベル信号によってのみ制御可能であるから
である。このハイレベル信号は障害的なローレベル信号
に対して逆位相である。トランジスタを介して付加的に
障害のない制御が達成される。出力側トランジスタは電
力出力段が逆方向動作する場合（コレクタ電圧が０Ｖ以
下）にも確実に阻止状態にとどまり、負荷電流の閾値を
信号化した出力信号を送出しない。
特徴部分を有するモノリシック集積電力出力段は、従来
の技術に対して、電力出力段の逆方向動作時に出力側ト
ランジスタの誤動作を簡単に回避できる利点を有する。
出力側トランジスタのエミッタが論理回路の出力側と接
続されており、出力段スイッチングトランジスタのコレ
クタ電圧が負の場合に出力側トランジスタを阻止するス
イッチング手段が設けられていることにより、障害への
高い防護性が達成される。これはプルアップトランジス
タとして接続されている出力側トランジスタが、アクテ
ィブなハイレベル信号によってのみ制御可能であるから
である。このハイレベル信号は障害的なローレベル信号
に対して逆位相である。トランジスタを介して付加的に
障害のない制御が達成される。出力側トランジスタは電
力出力段が逆方向動作する場合（コレクタ電圧が０Ｖ以
下）にも確実に阻止状態にとどまり、負荷電流の閾値を
信号化した出力信号を送出しない。
【０００８】本発明の有利な実施形態は従属請求項に示
される特徴部分に記載されている。
される特徴部分に記載されている。
【０００９】
【実施例】本発明を以下に実施例により添付の図に則し
て詳細に説明する。
て詳細に説明する。
【００１０】図１にはモノリシック集積電力出力段１０
が示されている。この電力出力段はトランジスタＴ１、
Ｔ２、Ｔ３から成る出力段スイッチングトランジスタ１
２を有している。出力段スイッチングトランジスタ１２
のベースは外部のベース端子Ｂに接続されており、エミ
ッタは外部のエミッタ端子Ｅに接続されており、コレク
タは外部のコレクタ端子Ｃに接続されている。別の実施
例によれば、出力段スイッチングトランジスタ１２は２
段ないし３段に構成することもできる。電流計１４は例
えば出力段スイッチングトランジスタ１２のトランジス
タ段Ｔ３のセンシングセルとして構成され、出力段スイ
ッチングトランジスタ１２を流れる負荷電流Ｉを検出す
る。この電流計は詳細には図示されない論理回路１６に
接続されている。この論理回路は少なくとも１つの閾値
段を有しており、出力側トランジスタＴ１１に対する制
御信号を、調整可能な負荷電流Ｉの閾値に依存して送出
する。
が示されている。この電力出力段はトランジスタＴ１、
Ｔ２、Ｔ３から成る出力段スイッチングトランジスタ１
２を有している。出力段スイッチングトランジスタ１２
のベースは外部のベース端子Ｂに接続されており、エミ
ッタは外部のエミッタ端子Ｅに接続されており、コレク
タは外部のコレクタ端子Ｃに接続されている。別の実施
例によれば、出力段スイッチングトランジスタ１２は２
段ないし３段に構成することもできる。電流計１４は例
えば出力段スイッチングトランジスタ１２のトランジス
タ段Ｔ３のセンシングセルとして構成され、出力段スイ
ッチングトランジスタ１２を流れる負荷電流Ｉを検出す
る。この電流計は詳細には図示されない論理回路１６に
接続されている。この論理回路は少なくとも１つの閾値
段を有しており、出力側トランジスタＴ１１に対する制
御信号を、調整可能な負荷電流Ｉの閾値に依存して送出
する。
【００１１】電力出力段１０はさらに出力段スイッチン
グトランジスタ１２のスイッチング区間を橋絡する逆方
向ダイオードＤ１０を有している。出力段スイッチング
トランジスタ１２の第１のスイッチング段Ｔ１のコレク
タは外部のコレクタ端子Ｃに接続されるか、またはコレ
クタ抵抗Ｒ６を介して別の外部端子Ｋに接続される。外
部端子Ｋおよびコレクタ抵抗Ｒ６は、スイッチング段Ｔ
１のコレクタが外部のコレクタ端子Ｃに接続されている
場合には省略することができる。選択可能なこの２つの
回路の構成は、破線の接続線路によって示されている。
グトランジスタ１２のスイッチング区間を橋絡する逆方
向ダイオードＤ１０を有している。出力段スイッチング
トランジスタ１２の第１のスイッチング段Ｔ１のコレク
タは外部のコレクタ端子Ｃに接続されるか、またはコレ
クタ抵抗Ｒ６を介して別の外部端子Ｋに接続される。外
部端子Ｋおよびコレクタ抵抗Ｒ６は、スイッチング段Ｔ
１のコレクタが外部のコレクタ端子Ｃに接続されている
場合には省略することができる。選択可能なこの２つの
回路の構成は、破線の接続線路によって示されている。
【００１２】出力側トランジスタＴ１１を制御するため
に論理回路１６の出力端子がトランジスタＴ１０のベー
スに接続されている。トランジスタＴ１０のコレクタは
一方では出力側トランジスタＴ１１のベースに接続さ
れ、また抵抗Ｒ１１を介して電位端子Ｖｃｃに接続さ
れ、他方では別のトランジスタＴ１２のコレクタに接続
されている。出力側トランジスタＴ１１のエミッタは外
部の制御端子Ｓｔに接続されている。出力側トランジス
タＴ１１のコレクタは同様に電位端子Ｖｃｃに接続され
ている。別のトランジスタＴ１２のエミッタは外部のコ
レクタ端子Ｃに接続されており、このトランジスタＴ１
２のベースおよびトランジスタＴ１０のエミッタは外部
のエミッタ端子Ｅに接続されている。
に論理回路１６の出力端子がトランジスタＴ１０のベー
スに接続されている。トランジスタＴ１０のコレクタは
一方では出力側トランジスタＴ１１のベースに接続さ
れ、また抵抗Ｒ１１を介して電位端子Ｖｃｃに接続さ
れ、他方では別のトランジスタＴ１２のコレクタに接続
されている。出力側トランジスタＴ１１のエミッタは外
部の制御端子Ｓｔに接続されている。出力側トランジス
タＴ１１のコレクタは同様に電位端子Ｖｃｃに接続され
ている。別のトランジスタＴ１２のエミッタは外部のコ
レクタ端子Ｃに接続されており、このトランジスタＴ１
２のベースおよびトランジスタＴ１０のエミッタは外部
のエミッタ端子Ｅに接続されている。
【００１３】さらにこの場合には図示の制御論理回路１
８が設けられている。この制御論理回路の動作は詳細に
は説明しないが、この回路により出力段スイッチングト
ランジスタ１２の制御が、外部のベース端子Ｂに印加さ
れる信号に依存して、また場合によっては外部端子Ｋに
印加される電圧に依存して行われる。
８が設けられている。この制御論理回路の動作は詳細に
は説明しないが、この回路により出力段スイッチングト
ランジスタ１２の制御が、外部のベース端子Ｂに印加さ
れる信号に依存して、また場合によっては外部端子Ｋに
印加される電圧に依存して行われる。
【００１４】図１に示される電力出力段１０は例えば車
両用内燃機関の点火装置の点火コイル２０を制御するた
めに使用される。１次コイル２２は一方では外部のコレ
クタ端子Ｃに接続されており、他方では給電電圧源２４
例えば車両のバッテリに接続されている。点火コイル２
０の２次コイル２６は周知のように（ここでは単独で図
示されている）点火プラグ２８に対する点火パルスを発
生する。
両用内燃機関の点火装置の点火コイル２０を制御するた
めに使用される。１次コイル２２は一方では外部のコレ
クタ端子Ｃに接続されており、他方では給電電圧源２４
例えば車両のバッテリに接続されている。点火コイル２
０の２次コイル２６は周知のように（ここでは単独で図
示されている）点火プラグ２８に対する点火パルスを発
生する。
【００１５】外部端子Ｋが第１のスイッチング段Ｔ１の
コレクタに接続されている場合、このコレクタは付加的
に給電電圧源２４の正の端子に接続される。
コレクタに接続されている場合、このコレクタは付加的
に給電電圧源２４の正の端子に接続される。
【００１６】電位端子Ｖｃｃは外部端子Ｋまたは外部の
ベース端子Ｂから給電することができる。
ベース端子Ｂから給電することができる。
【００１７】図２には、モノリシック集積電力出力段１
０の第１の実施形態が概略的な断面図で示されている。
弱くドープされたｐ領域をπ領域、また弱くドープされ
たｎ領域をν領域と示すことにする。出力側トランジス
タＴ１１、トランジスタＴ１、Ｔ１０、Ｔ１２、および
抵抗Ｒ６、Ｒ１１は共通してπウェル３０に集積化され
ている。出力側トランジスタＴ１１のエミッタはｎ＋領
域から形成され、ベースはｎ＋領域を包囲するｐ領域か
ら形成され、コレクタはｐ領域を包囲するν領域から形
成されている。エミッタは論理回路の外部の出力側Ｓｔ
に接続されている。コレクタは電位端子Ｖｃｃに接続さ
れている。トランジスタＴ１０のエミッタはｎ＋領域か
ら形成され、ベースはこのｎ＋領域を包囲するｐ領域か
ら形成され、コレクタはこのｐ領域を包囲するν領域か
ら形成されている。ベースは論理回路１６に接続されて
おり、エミッタは外部のエミッタ端子Ｅに接続されてい
る。
０の第１の実施形態が概略的な断面図で示されている。
弱くドープされたｐ領域をπ領域、また弱くドープされ
たｎ領域をν領域と示すことにする。出力側トランジス
タＴ１１、トランジスタＴ１、Ｔ１０、Ｔ１２、および
抵抗Ｒ６、Ｒ１１は共通してπウェル３０に集積化され
ている。出力側トランジスタＴ１１のエミッタはｎ＋領
域から形成され、ベースはｎ＋領域を包囲するｐ領域か
ら形成され、コレクタはｐ領域を包囲するν領域から形
成されている。エミッタは論理回路の外部の出力側Ｓｔ
に接続されている。コレクタは電位端子Ｖｃｃに接続さ
れている。トランジスタＴ１０のエミッタはｎ＋領域か
ら形成され、ベースはこのｎ＋領域を包囲するｐ領域か
ら形成され、コレクタはこのｐ領域を包囲するν領域か
ら形成されている。ベースは論理回路１６に接続されて
おり、エミッタは外部のエミッタ端子Ｅに接続されてい
る。
【００１８】トランジスタＴ１２は次のように形成され
ている。すなわちｎ＋領域とこのｎ ＋領域を包囲するν
領域とによりコレクタが形成され、基板（ｎ−領域）に
よりエミッタが形成され、πウェル３０によりベースが
形成される。さらに抵抗Ｒ１１を形成するν領域が設け
られている。
ている。すなわちｎ＋領域とこのｎ ＋領域を包囲するν
領域とによりコレクタが形成され、基板（ｎ−領域）に
よりエミッタが形成され、πウェル３０によりベースが
形成される。さらに抵抗Ｒ１１を形成するν領域が設け
られている。
【００１９】外部端子Ｋはｎ＋領域に接続されており、
このｎ＋領域は抵抗Ｒ６を形成するν領域によって包囲
されている。抵抗Ｒ６のν領域は、トランジスタＴ１の
コレクタを形成するν領域に接続されている。トランジ
スタＴ１のコレクタを形成するν領域は、トランジスタ
Ｔ１のベースを形成するｐ領域を包囲している。このｐ
領域はさらに、トランジスタＴ１のエミッタを形成する
ｎ＋領域を包囲している。
このｎ＋領域は抵抗Ｒ６を形成するν領域によって包囲
されている。抵抗Ｒ６のν領域は、トランジスタＴ１の
コレクタを形成するν領域に接続されている。トランジ
スタＴ１のコレクタを形成するν領域は、トランジスタ
Ｔ１のベースを形成するｐ領域を包囲している。このｐ
領域はさらに、トランジスタＴ１のエミッタを形成する
ｎ＋領域を包囲している。
【００２０】πウェル３０は、ｐ領域として構成された
１つまたは複数の（この実施例では３つの）端子を介し
て外部のエミッタ端子Ｅに接続されている。ｐ領域を介
して良好なオーミック性を有する端子が配置されてい
る。
１つまたは複数の（この実施例では３つの）端子を介し
て外部のエミッタ端子Ｅに接続されている。ｐ領域を介
して良好なオーミック性を有する端子が配置されてい
る。
【００２１】図３にはモノリシック集積電力出力段１０
の第２の実施形態が概略的な断面図で示されている。図
２と同じ部分は同じ参照番号が付されているので、改め
て説明しない。この実施形態では外部端子Ｋおよび抵抗
Ｒ６は省略される。
の第２の実施形態が概略的な断面図で示されている。図
２と同じ部分は同じ参照番号が付されているので、改め
て説明しない。この実施形態では外部端子Ｋおよび抵抗
Ｒ６は省略される。
【００２２】ここでは出力側トランジスタＴ１１、トラ
ンジスタＴ１０、Ｔ１２、抵抗Ｒ１１は共通してπウェ
ル３０に集積化されている。スイッチング段Ｔ１は別の
πウェル３１に構成されている。
ンジスタＴ１０、Ｔ１２、抵抗Ｒ１１は共通してπウェ
ル３０に集積化されている。スイッチング段Ｔ１は別の
πウェル３１に構成されている。
【００２３】トランジスタＴ１２は次のように形成され
ている。すなわちｎ＋領域によりコレクタが形成され、
ｎ＋領域を包囲するν領域によりエミッタが形成され、
πウェル３０によりベースが形成される。さらに抵抗Ｒ
１１を形成するν領域が設けられている。πウェル３０
はさらに、ｐ領域として構成された１つまたは複数の
（この実施例では２つの）端子を介して外部のエミッタ
端子Ｅに接続されている。
ている。すなわちｎ＋領域によりコレクタが形成され、
ｎ＋領域を包囲するν領域によりエミッタが形成され、
πウェル３０によりベースが形成される。さらに抵抗Ｒ
１１を形成するν領域が設けられている。πウェル３０
はさらに、ｐ領域として構成された１つまたは複数の
（この実施例では２つの）端子を介して外部のエミッタ
端子Ｅに接続されている。
【００２４】トランジスタＴ１はこの場合に、トランジ
スタＴ１、Ｔ２、Ｔ３を有する３重ダーリントン接続部
の構成素子である。ここでν領域はｎ＋領域（エミッタ
Ｔ１）を介してトランジスタＴ２のベース（図示されて
いない）に接続されている。πウェル３１はトランジス
タＴ１のベースを形成しており、このベースはｐ領域を
介して制御論理回路１８に接続されている。
スタＴ１、Ｔ２、Ｔ３を有する３重ダーリントン接続部
の構成素子である。ここでν領域はｎ＋領域（エミッタ
Ｔ１）を介してトランジスタＴ２のベース（図示されて
いない）に接続されている。πウェル３１はトランジス
タＴ１のベースを形成しており、このベースはｐ領域を
介して制御論理回路１８に接続されている。
【００２５】図２、図３には付加的に電力出力段スイッ
チングトランジスタ１２のスイッチング段Ｔ３が示され
ており、このスイッチング段は別のπウェル３２に構成
されている。πウェル３２はスイッチング段Ｔ３のベー
スを形成しており、ｎ＋領域およびこのｎ＋領域を包囲
するν領域が、スイッチング段Ｔ３のエミッタを形成し
ている。このエミッタは電流計１４に接続されており、
ベースはスイッチング段Ｔ２のエミッタに接続されてい
る。
チングトランジスタ１２のスイッチング段Ｔ３が示され
ており、このスイッチング段は別のπウェル３２に構成
されている。πウェル３２はスイッチング段Ｔ３のベー
スを形成しており、ｎ＋領域およびこのｎ＋領域を包囲
するν領域が、スイッチング段Ｔ３のエミッタを形成し
ている。このエミッタは電流計１４に接続されており、
ベースはスイッチング段Ｔ２のエミッタに接続されてい
る。
【００２６】回路の別の構成素子、特に論理回路１６、
制御論理回路１８の構成素子の図示は簡単化のために省
略してある。
制御論理回路１８の構成素子の図示は簡単化のために省
略してある。
【００２７】個々の拡散領域の構成は、バイポーラの電
力半導体の周知の手法により比較的わずかな所要面積で
行うことができる。
力半導体の周知の手法により比較的わずかな所要面積で
行うことができる。
【００２８】論理回路の出力側Ｓｔに配属される回路の
構成素子、特にトランジスタＴ１０、Ｔ１１、Ｔ１２、
抵抗Ｒ１１を共通にπウェル３０に収容することによ
り、出力側トランジスタＴ１１をプルアップトランジス
タとしてコレクタ回路（出力側トランジスタのエミッタ
は論理端子Ｓｔに接続されている）に接続することがで
きる。これによりトランジスタＴ１０のコレクタでのア
クティブなハイレベル信号が、障害的なローレベル信号
とは逆の位相であることが保証される。ローレベル信号
は電力出力段の逆方向動作の結果として生じることがあ
る。この場合出力段スイッチングトランジスタ１２のコ
レクタ電圧は＜０Ｖの値に引き込まれ、π領域３０、３
２とｎ−領域（コレクタＣ）との間の接合部がもはや確
実に阻止されなくなる。これによりトランジスタＴ１０
が阻止されて、出力側トランジスタＴ１１はオンへ制御
されてしまう。ただしここで想定されている障害の生じ
る状況においてトランジスタＴ１２がオンに制御されれ
ばこれは回避される。なぜならこのトランジスタＴ１２
のベースはπウェル３０から形成されているからであ
る。従って抵抗Ｒ１１を介して流れる電流がトランジス
タＴ１２を介してさらに流れることができる。これによ
りトランジスタＴ１１は阻止された状態にとどまる。
構成素子、特にトランジスタＴ１０、Ｔ１１、Ｔ１２、
抵抗Ｒ１１を共通にπウェル３０に収容することによ
り、出力側トランジスタＴ１１をプルアップトランジス
タとしてコレクタ回路（出力側トランジスタのエミッタ
は論理端子Ｓｔに接続されている）に接続することがで
きる。これによりトランジスタＴ１０のコレクタでのア
クティブなハイレベル信号が、障害的なローレベル信号
とは逆の位相であることが保証される。ローレベル信号
は電力出力段の逆方向動作の結果として生じることがあ
る。この場合出力段スイッチングトランジスタ１２のコ
レクタ電圧は＜０Ｖの値に引き込まれ、π領域３０、３
２とｎ−領域（コレクタＣ）との間の接合部がもはや確
実に阻止されなくなる。これによりトランジスタＴ１０
が阻止されて、出力側トランジスタＴ１１はオンへ制御
されてしまう。ただしここで想定されている障害の生じ
る状況においてトランジスタＴ１２がオンに制御されれ
ばこれは回避される。なぜならこのトランジスタＴ１２
のベースはπウェル３０から形成されているからであ
る。従って抵抗Ｒ１１を介して流れる電流がトランジス
タＴ１２を介してさらに流れることができる。これによ
りトランジスタＴ１１は阻止された状態にとどまる。
【００２９】別の実施例によれば、トランジスタＴ１０
のν領域とＴ１２のν領域とを面積を節約するために統
一化して設けることができる。トランジスタＴ１２のコ
レクタ領域は包囲されたｎ＋領域を有するν領域とし
て、または単なるｎ＋領域として実現可能である（図
２、図３ではν領域のみを有する装置が示されてい
る）。
のν領域とＴ１２のν領域とを面積を節約するために統
一化して設けることができる。トランジスタＴ１２のコ
レクタ領域は包囲されたｎ＋領域を有するν領域とし
て、または単なるｎ＋領域として実現可能である（図
２、図３ではν領域のみを有する装置が示されてい
る）。
【００３０】モノリシック集積電力出力段１０は、負荷
電流Ｉの複数の異なる閾値、および対応する複数の論理
回路の出力側Ｓｔに対して実現され、その際論理回路の
各出力側Ｓｔは所定の負荷電流の閾値に割り当てられ
る。
電流Ｉの複数の異なる閾値、および対応する複数の論理
回路の出力側Ｓｔに対して実現され、その際論理回路の
各出力側Ｓｔは所定の負荷電流の閾値に割り当てられ
る。
【００３１】さらに別の量（出力電圧、チップ温度）の
閾値も検出可能であり、これらは１つまたは複数の論理
回路の出力側に割り当てられる。
閾値も検出可能であり、これらは１つまたは複数の論理
回路の出力側に割り当てられる。
【図１】モノリシック集積電力出力段の回路図である。
【図２】図１に示された電力出力段の拡散ゾーンを示す
１つの実施形態である。
１つの実施形態である。
【図３】図１に示された電力出力段の拡散ゾーンを示す
別の実施形態である。
別の実施形態である。
１０ 電力出力段 １２ 出力段スイッチングトランジスタ １４ 電流計 １６ 論理回路 １８ 制御論理回路 ２０ 点火コイル ２２ １次コイル ２４ 給電電圧源 ２６ ２次コイル ２８ 点火プラグ
Claims (5)
- 【請求項１】 出力段スイッチングトランジスタを流れ
る負荷電流を検出する検出手段、および／または出力段
スイッチングトランジスタでの出力電圧を検出する検出
手段、および／またはチップの温度を検出する検出手段
を有し、 少なくとも１つの出力側トランジスタを有する切り換え
論理回路を有し、 該切り換え論理回路は、負荷電流および／または出力電
圧および／または温度の少なくとも１つがあらかじめ定
められた閾値に達する場合に出力側トランジスタを切り
換え、 その際に該出力側トランジスタは論理回路の少なくとも
１つの出力側にハイレベル信号を送出する、モノリシッ
ク集積電力出力段において、 前記出力側トランジスタ（Ｔ１１）のエミッタは論理回
路の出力側（Ｓｔ）に接続されており、 前記出力段スイッチングトランジスタ（１２）のコレク
タ電圧が負の場合に前記出力側トランジスタ（Ｔ１１）
を阻止するスイッチング手段が設けられている、ことを
特徴とするモノリシック集積電力出力段。 - 【請求項２】 前記スイッチング手段はトランジスタ
（Ｔ１２）であり、 該トランジスタ（Ｔ１２）のコレクタは前記出力側トラ
ンジスタ（Ｔ１１）のベースに接続されており、エミッ
タは前記出力段スイッチングトランジスタ（１２）のコ
レクタ（Ｃ）に接続されており、ベースは前記出力段ス
イッチングトランジスタ（１２）のエミッタ（Ｅ）に接
続されている、請求項１記載の電力出力段。 - 【請求項３】 前記出力側トランジスタ（Ｔ１１）はト
ランジスタ（Ｔ１０）を介して制御され、 該トランジスタ（Ｔ１０）のベースは論理回路（１６）
に接続されており、コレクタは前記出力側トランジスタ
（Ｔ１１）のベースに接続されており、エミッタは前記
出力段スイッチングトランジスタ（１２）のエミッタ
（Ｅ）に接続されている、請求項２記載の電力出力段。 - 【請求項４】 トランジスタ（Ｔ１０、Ｔ１１、Ｔ１
２）は電力出力段（１０）のπウェル（３０）に共通し
て設けられている、請求項２または３記載の電力出力
段。 - 【請求項５】 前記πウェル（３０）は少なくとも１つ
のコンタクト個所を介して前記出力段スイッチングトラ
ンジスタのエミッタ（Ｅ）に導電接続されている、請求
項４記載の電力出力段。
Applications Claiming Priority (2)
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|---|---|---|---|
| DE19739273.3 | 1997-09-08 | ||
| DE19739273A DE19739273C1 (de) | 1997-09-08 | 1997-09-08 | Monolithisch integrierte Leistungsendstufe mit Schutz des Ausgangstransistors gegen Fehlfunktion bei Inversbetrieb |
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| Publication Number | Publication Date |
|---|---|
| JPH11153077A true JPH11153077A (ja) | 1999-06-08 |
| JP4283916B2 JP4283916B2 (ja) | 2009-06-24 |
Family
ID=7841578
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25099398A Expired - Fee Related JP4283916B2 (ja) | 1997-09-08 | 1998-09-04 | モノリシック集積電力出力段 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6271694B1 (ja) |
| JP (1) | JP4283916B2 (ja) |
| DE (1) | DE19739273C1 (ja) |
| FR (1) | FR2770590B1 (ja) |
| IT (1) | IT1302049B1 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10258766B4 (de) * | 2002-12-16 | 2005-08-25 | Infineon Technologies Ag | Schaltungsanordnung zur Steuerung und Erfassung des Laststroms durch eine Last |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4333359C2 (de) * | 1993-06-26 | 2002-08-14 | Bosch Gmbh Robert | Monolithisch integrierte Leistungsendstufe |
| DE19518524C2 (de) * | 1995-05-19 | 1997-03-20 | Siemens Ag | Schaltungsanordnung zur Verringerung einer Minoritätsträgerinjektion in ein Substrat |
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- 1997-09-08 DE DE19739273A patent/DE19739273C1/de not_active Expired - Fee Related
-
1998
- 1998-08-28 US US09/143,235 patent/US6271694B1/en not_active Expired - Fee Related
- 1998-09-04 FR FR9811072A patent/FR2770590B1/fr not_active Expired - Fee Related
- 1998-09-04 JP JP25099398A patent/JP4283916B2/ja not_active Expired - Fee Related
- 1998-09-07 IT IT1998MI001973A patent/IT1302049B1/it active IP Right Grant
Also Published As
| Publication number | Publication date |
|---|---|
| US6271694B1 (en) | 2001-08-07 |
| JP4283916B2 (ja) | 2009-06-24 |
| ITMI981973A0 (it) | 1998-09-07 |
| IT1302049B1 (it) | 2000-07-20 |
| ITMI981973A1 (it) | 2000-03-07 |
| FR2770590A1 (fr) | 1999-05-07 |
| DE19739273C1 (de) | 1998-10-08 |
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