JPH11154089A - 中央演算装置内のレジスタにリード／ライトアクセスするための装置 - Google Patents
中央演算装置内のレジスタにリード／ライトアクセスするための装置Info
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Abstract
(57)【要約】
【課題】 ＣＰＵ内のアドレスおよびデータレジスタ
に高速にリード／ライトアクセス可能な処理ユニットを
提供する。 【解決手段】 本発明はデータレジスタの組とアドレス
レジスタの組とを有するデータ処理ユニットに関する。
レジスタはｎビットの幅を有する。さらにアドレスレジ
スタに関連したアドレスロードおよびストアバッファ
と、データレジスタに関連したデータロードおよびスト
アバッファと、前記ストアバッファに接続される複数の
バスラインを持つバスとを備えている。データメモリユ
ニットはバスに接続される。データレジスタを、少なく
ともｎのデータレジスタが個別のバスラインに並列に接
続されるように配置し、アドレスレジスタを、少なくと
もｍのアドレスレジスタが個別のバスラインに並列に接
続されるように配置する。ここでｎ、ｍは１よりも大き
い。したがって少なくとも４つのレジスタに並列にアク
セス可能である。
に高速にリード／ライトアクセス可能な処理ユニットを
提供する。 【解決手段】 本発明はデータレジスタの組とアドレス
レジスタの組とを有するデータ処理ユニットに関する。
レジスタはｎビットの幅を有する。さらにアドレスレジ
スタに関連したアドレスロードおよびストアバッファ
と、データレジスタに関連したデータロードおよびスト
アバッファと、前記ストアバッファに接続される複数の
バスラインを持つバスとを備えている。データメモリユ
ニットはバスに接続される。データレジスタを、少なく
ともｎのデータレジスタが個別のバスラインに並列に接
続されるように配置し、アドレスレジスタを、少なくと
もｍのアドレスレジスタが個別のバスラインに並列に接
続されるように配置する。ここでｎ、ｍは１よりも大き
い。したがって少なくとも４つのレジスタに並列にアク
セス可能である。
Description
【０００１】
【発明の背景】本発明は、処理ユニットに、そしてより
特定すればマイクロコントローラのような中央処理ユニ
ット（ＣＰＵ）に関する。マイクロコントローラは当業
技術者には良く知られており、（例えば４／８ビットコ
ントローラのような）ローエンドデバイスから（例えば
３２ビットコントローラのような）ハイエンドデバイス
に至る多様なデバイスが利用されている。ハイエンドコ
ントローラは、レーザプリンタおよびハードディスクの
ような、ほとんどあらゆる種類の電子装置内において、
あるいは例えば自動車等におけるあらゆる種類の処理を
制御するために、用いられている。
特定すればマイクロコントローラのような中央処理ユニ
ット（ＣＰＵ）に関する。マイクロコントローラは当業
技術者には良く知られており、（例えば４／８ビットコ
ントローラのような）ローエンドデバイスから（例えば
３２ビットコントローラのような）ハイエンドデバイス
に至る多様なデバイスが利用されている。ハイエンドコ
ントローラは、レーザプリンタおよびハードディスクの
ような、ほとんどあらゆる種類の電子装置内において、
あるいは例えば自動車等におけるあらゆる種類の処理を
制御するために、用いられている。
【０００２】極めて速いハイエンドコントローラに関し
て、解決されねばならない、より複雑な仕事を伴う要求
が生じている。特に、そのような装置はリアルタイムア
プリケーションを制御する必要がある。そのようなアプ
リケーションにおいては、外部イベントに極めて迅速に
反応する必要がある。もしそのようなイベントが発生し
たならば、少なくとも特定のレジスタ組の内容は切り替
えられる必要がある。もしこのコンテキスト切り替えが
より迅速であればそれだけ、制御装置の反応時間がより
良好であるといえる。
て、解決されねばならない、より複雑な仕事を伴う要求
が生じている。特に、そのような装置はリアルタイムア
プリケーションを制御する必要がある。そのようなアプ
リケーションにおいては、外部イベントに極めて迅速に
反応する必要がある。もしそのようなイベントが発生し
たならば、少なくとも特定のレジスタ組の内容は切り替
えられる必要がある。もしこのコンテキスト切り替えが
より迅速であればそれだけ、制御装置の反応時間がより
良好であるといえる。
【０００３】
【発明の要約】本発明の課題は、ＣＰＵ内のアドレスお
よびデータレジスタに極めて迅速なリード／ライトアク
セスできる能力を持つ処理ユニットを提供することであ
る。
よびデータレジスタに極めて迅速なリード／ライトアク
セスできる能力を持つ処理ユニットを提供することであ
る。
【０００４】上記の目的は、１組のデータレジスタと１
組のアドレスレジスタとを持つ１つのデータ処理ユニッ
トによって達成される。各レジスタはｎビットの幅を有
している。さらに、前記複数のアドレスレジスタに関連
した複数のアドレスロードおよびストアバッファと、前
記複数のデータレジスタに関連した複数のデータロード
およびストアバッファと、そして前記複数のストアバッ
ファに接続されている複数のバスラインを持つ１つのバ
スとが備えられる。複数のデータレジスタは、少なくと
もｎ個のデータレジスタがそれぞれのバスラインに並列
に接続されるように配列される。ここでｎは１よりも大
きい。そして複数のアドレスレジスタは、少なくともｍ
個のアドレスレジスタがそれぞれのバスラインに並列に
結合されるように配列される。ここでｍは１よりも大き
い。こうして少なくとも４つのレジスタが並列にアクセ
スされることが可能となる。
組のアドレスレジスタとを持つ１つのデータ処理ユニッ
トによって達成される。各レジスタはｎビットの幅を有
している。さらに、前記複数のアドレスレジスタに関連
した複数のアドレスロードおよびストアバッファと、前
記複数のデータレジスタに関連した複数のデータロード
およびストアバッファと、そして前記複数のストアバッ
ファに接続されている複数のバスラインを持つ１つのバ
スとが備えられる。複数のデータレジスタは、少なくと
もｎ個のデータレジスタがそれぞれのバスラインに並列
に接続されるように配列される。ここでｎは１よりも大
きい。そして複数のアドレスレジスタは、少なくともｍ
個のアドレスレジスタがそれぞれのバスラインに並列に
結合されるように配列される。ここでｍは１よりも大き
い。こうして少なくとも４つのレジスタが並列にアクセ
スされることが可能となる。
【０００５】例えば、もし４つのデータレジスタと４つ
のアドレスレジスタが同時にロードまたはストアされる
ことが可能であれば、３２ビットマイクロコントローラ
バスは２５６ビット幅でなければならない。そのような
配置の利点は、８つのレジスタが単に２つのそれぞれの
サイクルだけでストアおよびロードされるため、コンテ
キスト切り替えが極めて迅速にできるということであ
る。このことは、外部イベントに対する極めて迅速な反
応を可能とする。しかも、並列処理を提供するコマンド
が実行できるため、処理時間がスピードアップする。す
なわち、１を越えるレジスタが同時にロードまたはスト
アされることが可能である。
のアドレスレジスタが同時にロードまたはストアされる
ことが可能であれば、３２ビットマイクロコントローラ
バスは２５６ビット幅でなければならない。そのような
配置の利点は、８つのレジスタが単に２つのそれぞれの
サイクルだけでストアおよびロードされるため、コンテ
キスト切り替えが極めて迅速にできるということであ
る。このことは、外部イベントに対する極めて迅速な反
応を可能とする。しかも、並列処理を提供するコマンド
が実行できるため、処理時間がスピードアップする。す
なわち、１を越えるレジスタが同時にロードまたはスト
アされることが可能である。
【０００６】マルチレジスタリードおよびライト処理を
可能とするために、各レジスタにはマルチプル単方向お
よび／またはマルチプル双方向ポートが備えられ、これ
はレジスタを、メモリユニットおよび／またはアドレス
計算パイプまたは整数パイプまたは何らかの他の処理用
ユニットに結合させるためのものである。レジスタは異
なるレジスタ組に、例えば偶数および奇数に、分割され
ることもできる。こうして、それぞれのレジスタの最適
レイアウトが可能である一方、レジスタへのアクセス性
は維持される。上で指摘した複数のラインのおのおのは
分離的に選択されることが可能であり、そしてそれらラ
インは奇数または偶数メモリアドレスにリンクされる。
可能とするために、各レジスタにはマルチプル単方向お
よび／またはマルチプル双方向ポートが備えられ、これ
はレジスタを、メモリユニットおよび／またはアドレス
計算パイプまたは整数パイプまたは何らかの他の処理用
ユニットに結合させるためのものである。レジスタは異
なるレジスタ組に、例えば偶数および奇数に、分割され
ることもできる。こうして、それぞれのレジスタの最適
レイアウトが可能である一方、レジスタへのアクセス性
は維持される。上で指摘した複数のラインのおのおのは
分離的に選択されることが可能であり、そしてそれらラ
インは奇数または偶数メモリアドレスにリンクされる。
【０００７】広い実現多様性が可能である。全てのレジ
スタセルが１つのマルチプルワード幅バスを通して通信
し、これによって各レジスタセルがマルチプルワード幅
バスの各ワードラインに接続される複数のリード／ライ
トラインを持つこともできる。あるいは、異なるレジス
タの組がメモリに接続されるマルチプルワード幅バスの
それぞれのワードラインに接続されることもできる。マ
ルチプレクサおよびアライメントユニットは、どのレジ
スタをもメモリ内のどのアドレスロケーションにも結合
することができる。
スタセルが１つのマルチプルワード幅バスを通して通信
し、これによって各レジスタセルがマルチプルワード幅
バスの各ワードラインに接続される複数のリード／ライ
トラインを持つこともできる。あるいは、異なるレジス
タの組がメモリに接続されるマルチプルワード幅バスの
それぞれのワードラインに接続されることもできる。マ
ルチプレクサおよびアライメントユニットは、どのレジ
スタをもメモリ内のどのアドレスロケーションにも結合
することができる。
【０００８】さらに、バイトおよびハーフワードのロー
ド命令のためのゼロおよび符号拡張を扱う１つのユニッ
トが準備される。アドレスレジスタは、１つのアドレス
フォワードバッファを通して１つのアドレス計算ユニッ
トまたは何らかの他の処理用ユニットに接続されること
ができ、そしてデータレジスタは、それぞれのデータフ
ォワードバッファを通して、乗算加算ユニット（ＭＡ
Ｃ）および／または整数実行ユニットまたは何らかの他
の処理用ユニットに結合される。
ド命令のためのゼロおよび符号拡張を扱う１つのユニッ
トが準備される。アドレスレジスタは、１つのアドレス
フォワードバッファを通して１つのアドレス計算ユニッ
トまたは何らかの他の処理用ユニットに接続されること
ができ、そしてデータレジスタは、それぞれのデータフ
ォワードバッファを通して、乗算加算ユニット（ＭＡ
Ｃ）および／または整数実行ユニットまたは何らかの他
の処理用ユニットに結合される。
【０００９】
【有利な実施形態】図１は、本発明による３２ビットマ
イクロコントローラの汎用レジスタの概略図である。こ
の図においては、各レジスタの１つの単独ビットを示す
単に１つの平面のみが示されている。汎用レジスタファ
イル１は、１つのアドレスレジスタファイル２と、１つ
のデータレジスタファイル３とを含んでいる。これら
は、前もって決められたビット幅を持つ複数のアドレス
およびデータレジスタ４，７と、そしてバッファ５，
６，８，９とを含んでいる。望ましい実施例において
は、レジスタビット幅は３２ビットであり、そしてレジ
スタの数は１６である。このビット幅はそれぞれのマイ
クロコントローラ、マイクロプロセッサまたはデータ操
作ユニットに従って、どのようなビットサイズとするこ
ともできる。
イクロコントローラの汎用レジスタの概略図である。こ
の図においては、各レジスタの１つの単独ビットを示す
単に１つの平面のみが示されている。汎用レジスタファ
イル１は、１つのアドレスレジスタファイル２と、１つ
のデータレジスタファイル３とを含んでいる。これら
は、前もって決められたビット幅を持つ複数のアドレス
およびデータレジスタ４，７と、そしてバッファ５，
６，８，９とを含んでいる。望ましい実施例において
は、レジスタビット幅は３２ビットであり、そしてレジ
スタの数は１６である。このビット幅はそれぞれのマイ
クロコントローラ、マイクロプロセッサまたはデータ操
作ユニットに従って、どのようなビットサイズとするこ
ともできる。
【００１０】アドレスレジスタ４は、一方ではバス１３
を通してアドレスフォワードユニット５に接続され、他
方ではアドレスロードおよびストアバッファ６に接続さ
れている。さらにデータレジスタファイル１は複数の、
例えば３２ビットのビット幅を持つ１６のデータレジス
タである、データレジスタ７を含んでいる。第二バス１
４が備えられており、それはデータレジスタ７を、一方
ではデータロードおよびストアバッファ９に、そして他
方ではデータフォワードユニット８に接続する。汎用レ
ジスタファイル１は、一方では第三バス１５を通してデ
ータメモリユニット１０に、そして他方では付加バス１
６，１７に接続されている。バス１６は、アドレスフォ
ワードバッファ５を、およびデータフォワードバッファ
８の一部をユニット１２に接続する。ユニット１２は、
例えばアドレス計算ユニットおよび命令フェッチユニッ
ト（ＩＦＵ）である。バス１７はデータフォワードバッ
ファ８をユニット１１に接続する。ユニット１１は、例
えば乗算加算器（ＭＡＣ）および整数実行ユニットであ
る。
を通してアドレスフォワードユニット５に接続され、他
方ではアドレスロードおよびストアバッファ６に接続さ
れている。さらにデータレジスタファイル１は複数の、
例えば３２ビットのビット幅を持つ１６のデータレジス
タである、データレジスタ７を含んでいる。第二バス１
４が備えられており、それはデータレジスタ７を、一方
ではデータロードおよびストアバッファ９に、そして他
方ではデータフォワードユニット８に接続する。汎用レ
ジスタファイル１は、一方では第三バス１５を通してデ
ータメモリユニット１０に、そして他方では付加バス１
６，１７に接続されている。バス１６は、アドレスフォ
ワードバッファ５を、およびデータフォワードバッファ
８の一部をユニット１２に接続する。ユニット１２は、
例えばアドレス計算ユニットおよび命令フェッチユニッ
ト（ＩＦＵ）である。バス１７はデータフォワードバッ
ファ８をユニット１１に接続する。ユニット１１は、例
えば乗算加算器（ＭＡＣ）および整数実行ユニットであ
る。
【００１１】図２から図６は、汎用レジスタファイル１
の素子をより詳細に示した図である。この図には、各レ
ジスタｄ０…ｄ１５，ａ０…ａ１５の単に１つのビット
だけが示されている。レジスタｄ０…ｄ１５，ａ０…ａ
１５の他の３１ビットは並列に配置されている。図２か
ら図６までを通して、同じ番号は同じ素子を表してい
る。
の素子をより詳細に示した図である。この図には、各レ
ジスタｄ０…ｄ１５，ａ０…ａ１５の単に１つのビット
だけが示されている。レジスタｄ０…ｄ１５，ａ０…ａ
１５の他の３１ビットは並列に配置されている。図２か
ら図６までを通して、同じ番号は同じ素子を表してい
る。
【００１２】図４はアドレスレジスタファイル内のレジ
スタを示している。より良く概観するために、レジスタ
ａ２からａ１３は図４には示されていない。アドレスレ
ジスタファイル４の各アドレスレジスタａ０，…ａ１５
は、読み取りのための２つの単方向出力と、そして３つ
の双方向Ｉ／Ｏポートとを有している。１つの内部バス
ライン４０は全てのアドレスレジスタａ０，…ａ１５の
第一双方向Ｉ／Ｏポートに接続され、そして２つのライ
ン４１および４２は全てのアドレスレジスタａ０，…ａ
１５のそれぞれの２つの出力に接続されている。さら
に、２つの内部バスライン４４および４６は、全ての偶
数アドレスレジスタａ０，ａ２，ａ４…ａ１４のそれぞ
れのＩ／Ｏポートに接続されている。さらに２つのライ
ン４３および４５は、全ての奇数アドレスレジスタａ
１，ａ３，ａ５…ａ１５のＩ／Ｏポートに接続されてい
る。
スタを示している。より良く概観するために、レジスタ
ａ２からａ１３は図４には示されていない。アドレスレ
ジスタファイル４の各アドレスレジスタａ０，…ａ１５
は、読み取りのための２つの単方向出力と、そして３つ
の双方向Ｉ／Ｏポートとを有している。１つの内部バス
ライン４０は全てのアドレスレジスタａ０，…ａ１５の
第一双方向Ｉ／Ｏポートに接続され、そして２つのライ
ン４１および４２は全てのアドレスレジスタａ０，…ａ
１５のそれぞれの２つの出力に接続されている。さら
に、２つの内部バスライン４４および４６は、全ての偶
数アドレスレジスタａ０，ａ２，ａ４…ａ１４のそれぞ
れのＩ／Ｏポートに接続されている。さらに２つのライ
ン４３および４５は、全ての奇数アドレスレジスタａ
１，ａ３，ａ５…ａ１５のＩ／Ｏポートに接続されてい
る。
【００１３】図２Ａは、図１のアドレスロードおよびス
トアバッファ６をより詳細に示している。バスライン４
３から４６は、ストアバッファ１０１から１０４のそれ
ぞれの入力に接続されている。ストアバッファ１０１か
ら１０４の出力は、ドライバ１０６から１０９を通して
メモリバスライン１１９から１２２に接続されている。
全てのドライバはトライステートドライバであり、（示
されていない）制御ユニットによって選択的にアクティ
ブとされるための制御入力を備えている。２つのブロッ
ク１００および１０５は４つのロードバッファを表して
おり、それらは一方ではメモリバスライン１１９から１
２２に接続され、そして他方ではドライバ１１０から１
１３を通して内部バスライン４３から４６に接続されて
いる。加えて、ロードバッファ１０５の出力はバッファ
１１５および１１６を通して内部バスライン４３および
４４に接続されている。
トアバッファ６をより詳細に示している。バスライン４
３から４６は、ストアバッファ１０１から１０４のそれ
ぞれの入力に接続されている。ストアバッファ１０１か
ら１０４の出力は、ドライバ１０６から１０９を通して
メモリバスライン１１９から１２２に接続されている。
全てのドライバはトライステートドライバであり、（示
されていない）制御ユニットによって選択的にアクティ
ブとされるための制御入力を備えている。２つのブロッ
ク１００および１０５は４つのロードバッファを表して
おり、それらは一方ではメモリバスライン１１９から１
２２に接続され、そして他方ではドライバ１１０から１
１３を通して内部バスライン４３から４６に接続されて
いる。加えて、ロードバッファ１０５の出力はバッファ
１１５および１１６を通して内部バスライン４３および
４４に接続されている。
【００１４】図５は、図１のアドレスフォワードユニッ
ト５を詳細に示した図である。バスライン４０，４１お
よび４２は、ドライバ５００，５０１および５０２それ
ぞれを通して、アドレスフォワード出力バスライン５２
４，５２５および５２６に接続されている。２つのメモ
リバスライン１２１および１２２は、各々３つのドライ
バ５０３，５０４，５０５および５０６，５０７，５０
８の入力に接続されている。ドライバ５０３および５０
６の出力はバスライン５２６に、ドライバ５０４および
５０７の出力はバスライン５２５に、そしてドライバ５
０５および５０８の出力はバスライン５２４に接続され
ている。内部バスライン４３および４４は２つのドライ
バ５１８および５１９の出力にそれぞれ接続されてい
る。ドライバ５１８および５１９の入力はライトバック
バッファ５１５の出力に接続され、そのライトバックバ
ッファの入力はアドレスフォワードバス入力ライン５２
３に接続される。２つの他のドライバ５１６および５１
７が設けられており、それらの出力は内部バスライン４
０に結合されている。ドライバ５１７の入力はバッファ
５１５の出力に接続されている。ドライバ５１６の入力
はバッファ５１４の出力に接続され、そのバッファの入
力はアドレスフォワードバス入力ライン５２２に接続さ
れている。バスライン４５および４６もまた、双方向ド
ライバ５２０および５２１それぞれを通して、バスライ
ン５２２および５２３に接続されている。バスライン５
２３上の信号は、３つのドライバ５０９，５１０および
５１１の入力にも供給され、これらドライバの出力はバ
スライン５２４，５２５および５２６それぞれに接続さ
れている。バスライン５２２上の信号は、２つのドライ
バ５１２および５１３の入力にも供給され、これらのド
ライバの出力はバスライン５２４および５２５それぞれ
に接続されている。重ねて指摘するが、全てのドライバ
はトライステートドライバであり、それらには、（示さ
れていない）制御ユニットによって選択されるための制
御入力が備えられている。図１による３つのユニット
４，５および６は、アドレスレジスタファイルへの、そ
してアドレスレジスタファイルからのアドレス信号のパ
スを示している。そのパスによって図２Ａによるバスラ
イン１１９から１２２はメモリユニット１０に接続さ
れ、そしてバスライン５２２から５２４はアドレス計算
パイプおよび命令フォワードユニット１２に接続され
る。
ト５を詳細に示した図である。バスライン４０，４１お
よび４２は、ドライバ５００，５０１および５０２それ
ぞれを通して、アドレスフォワード出力バスライン５２
４，５２５および５２６に接続されている。２つのメモ
リバスライン１２１および１２２は、各々３つのドライ
バ５０３，５０４，５０５および５０６，５０７，５０
８の入力に接続されている。ドライバ５０３および５０
６の出力はバスライン５２６に、ドライバ５０４および
５０７の出力はバスライン５２５に、そしてドライバ５
０５および５０８の出力はバスライン５２４に接続され
ている。内部バスライン４３および４４は２つのドライ
バ５１８および５１９の出力にそれぞれ接続されてい
る。ドライバ５１８および５１９の入力はライトバック
バッファ５１５の出力に接続され、そのライトバックバ
ッファの入力はアドレスフォワードバス入力ライン５２
３に接続される。２つの他のドライバ５１６および５１
７が設けられており、それらの出力は内部バスライン４
０に結合されている。ドライバ５１７の入力はバッファ
５１５の出力に接続されている。ドライバ５１６の入力
はバッファ５１４の出力に接続され、そのバッファの入
力はアドレスフォワードバス入力ライン５２２に接続さ
れている。バスライン４５および４６もまた、双方向ド
ライバ５２０および５２１それぞれを通して、バスライ
ン５２２および５２３に接続されている。バスライン５
２３上の信号は、３つのドライバ５０９，５１０および
５１１の入力にも供給され、これらドライバの出力はバ
スライン５２４，５２５および５２６それぞれに接続さ
れている。バスライン５２２上の信号は、２つのドライ
バ５１２および５１３の入力にも供給され、これらのド
ライバの出力はバスライン５２４および５２５それぞれ
に接続されている。重ねて指摘するが、全てのドライバ
はトライステートドライバであり、それらには、（示さ
れていない）制御ユニットによって選択されるための制
御入力が備えられている。図１による３つのユニット
４，５および６は、アドレスレジスタファイルへの、そ
してアドレスレジスタファイルからのアドレス信号のパ
スを示している。そのパスによって図２Ａによるバスラ
イン１１９から１２２はメモリユニット１０に接続さ
れ、そしてバスライン５２２から５２４はアドレス計算
パイプおよび命令フォワードユニット１２に接続され
る。
【００１５】図３はデータレジスタファイル内のデータ
レジスタを示している。ここでもまた、より良い概観の
ためにレジスタｄ２からｄ１３は図３には示されていな
い。データレジスタファイル５の各データレジスタｄ
０，…ｄ１５は、読み取りのための３つの単方向出力
と、そして２つの双方向Ｉ／Ｏポートとを有している。
２つのライン７２および７３は、全てのデータレジスタ
ｄ０，…ｄ１５の最初の２つの出力にそれぞれ接続され
ている。さらに、内部バスライン７１は、全ての偶数デ
ータレジスタｄ０，ｄ２，ｄ４…ｄ１４のそれぞれの出
力に接続され、一方内部バスライン７０は、全ての奇数
レジスタｄ１，ｄ３，ｄ５…ｄ１５のそれぞれの出力に
接続される。さらに２つのライン７４および７６は、全
ての奇数アドレスレジスタｄ１，ｄ３，ｄ５…ｄ１５の
Ｉ／Ｏポートに接続される。最後に、２つの他のライン
７５および７７は、全ての偶数アドレスレジスタｄ０，
ｄ２，ｄ４…ｄ１４のＩ／Ｏポートに接続される。
レジスタを示している。ここでもまた、より良い概観の
ためにレジスタｄ２からｄ１３は図３には示されていな
い。データレジスタファイル５の各データレジスタｄ
０，…ｄ１５は、読み取りのための３つの単方向出力
と、そして２つの双方向Ｉ／Ｏポートとを有している。
２つのライン７２および７３は、全てのデータレジスタ
ｄ０，…ｄ１５の最初の２つの出力にそれぞれ接続され
ている。さらに、内部バスライン７１は、全ての偶数デ
ータレジスタｄ０，ｄ２，ｄ４…ｄ１４のそれぞれの出
力に接続され、一方内部バスライン７０は、全ての奇数
レジスタｄ１，ｄ３，ｄ５…ｄ１５のそれぞれの出力に
接続される。さらに２つのライン７４および７６は、全
ての奇数アドレスレジスタｄ１，ｄ３，ｄ５…ｄ１５の
Ｉ／Ｏポートに接続される。最後に、２つの他のライン
７５および７７は、全ての偶数アドレスレジスタｄ０，
ｄ２，ｄ４…ｄ１４のＩ／Ｏポートに接続される。
【００１６】図２Ｂは、図１のデータロードおよびスト
アバッファ９を示している。内部バスライン７４から７
７は、４つのストアバッファ９０９から９１２それぞれ
の入力に結合される。ストアバッファ９０９の出力は、
ドライバ９１６を通してメモリバスライン９２１に結合
され、そしてストアバッファ９１０の出力はドライバ９
１７を通してメモリバスライン９２０に結合される。バ
ッファ９１１および９１２の出力は、マスクユニット９
１５の２つの入力端子に接続される。マスクユニット９
１５には、２つの入力および２つの出力端子が備えられ
る。マスクユニット９１５の２つの出力端子は、ドライ
バ９１８および９１９それぞれを通して、２つのメモリ
バスライン９２２および９２３に結合される。２つのブ
ロック９０８および９１３は、４つのロードバッファを
描いている。ブロック９１３には２つの入力端子が備え
られ、それらは２つの内部バスライン９００および９０
１それぞれに接続され、そしてアラインブロック９１４
を通してメモリバスライン９２２および９２３に接続さ
れる。アラインブロック９１４には、２つの入力が備え
られ、それらはマスクユニット９１５の入力に、そして
ストアバッファ９１３の出力にそれぞれ接続される。さ
らに、ロードバッファ９１３の１つの出力は、それぞれ
のドライバ９０４および９０６を通して内部バスライン
７４および７６に結合される。ロードバッファ９１３の
他の出力は、ドライバ９０５および９０７を通して内部
バスライン７５および７７に結合される。第二ロードバ
ッファ９０８は、その入力側においてメモリバスライン
９２０および９２１それぞれに接続され、そしてその出
力側においてドライバ９０２および９０３それぞれを通
して内部バスライン７４および７５に接続される。再び
指摘すると、全てのドライバはトライステートドライバ
であり、それらには（示されていない）制御ユニットに
よって選択するための制御入力が備えられている。
アバッファ９を示している。内部バスライン７４から７
７は、４つのストアバッファ９０９から９１２それぞれ
の入力に結合される。ストアバッファ９０９の出力は、
ドライバ９１６を通してメモリバスライン９２１に結合
され、そしてストアバッファ９１０の出力はドライバ９
１７を通してメモリバスライン９２０に結合される。バ
ッファ９１１および９１２の出力は、マスクユニット９
１５の２つの入力端子に接続される。マスクユニット９
１５には、２つの入力および２つの出力端子が備えられ
る。マスクユニット９１５の２つの出力端子は、ドライ
バ９１８および９１９それぞれを通して、２つのメモリ
バスライン９２２および９２３に結合される。２つのブ
ロック９０８および９１３は、４つのロードバッファを
描いている。ブロック９１３には２つの入力端子が備え
られ、それらは２つの内部バスライン９００および９０
１それぞれに接続され、そしてアラインブロック９１４
を通してメモリバスライン９２２および９２３に接続さ
れる。アラインブロック９１４には、２つの入力が備え
られ、それらはマスクユニット９１５の入力に、そして
ストアバッファ９１３の出力にそれぞれ接続される。さ
らに、ロードバッファ９１３の１つの出力は、それぞれ
のドライバ９０４および９０６を通して内部バスライン
７４および７６に結合される。ロードバッファ９１３の
他の出力は、ドライバ９０５および９０７を通して内部
バスライン７５および７７に結合される。第二ロードバ
ッファ９０８は、その入力側においてメモリバスライン
９２０および９２１それぞれに接続され、そしてその出
力側においてドライバ９０２および９０３それぞれを通
して内部バスライン７４および７５に接続される。再び
指摘すると、全てのドライバはトライステートドライバ
であり、それらには（示されていない）制御ユニットに
よって選択するための制御入力が備えられている。
【００１７】図６は、図１のデータフォワードユニット
８を詳細に示している。内部バスライン７０から７３
は、ドライバ８０７から８１０を通してデータフォワー
ドバスライン８０２から８０５に結合されている。付加
的なデータフォワードバスライン８０６はドライバ８２
７および８２８の出力端子に接続されており、それらの
入力端子はバスライン８０２および８０３それぞれに接
続されている。バスライン８０６は図１によるバス１６
の一部であり、これはアドレス計算パイプおよび命令フ
ォワードユニット１２に接続されている。バスライン９
００は３つのドライバ８１１，８１２および８１３の入
力に接続されており、それらの出力はバスライン８０
５，８０４および８０２それぞれに接続されている。バ
スライン９０１は３つのドライバ８１４，８１５および
８１６の入力に接続されており、それらの出力はバスラ
イン８０５，８０４および８０３それぞれに接続されて
いる。他の２つのデータフォワードバスライン８００お
よび８０１が備えられており、それらは２つのライトバ
ックバッファ８２９および８３０それぞれの入力端子に
結合されている。バッファ８２９および８３０の出力端
子は、ドライバ８３２および８３４それぞれを通してバ
スライン７４および７５に結合されている。加えて、バ
ッファ８３０の出力は、ドライバ８３３を通してバスラ
イン７４に結合されている。バスライン８００は、ドラ
イバ８３５を通してバスライン７６に結合されており、
そしてバスライン８０１もまた、ドライバ８３６および
８３７それぞれを通してバスライン７６および７７に結
合されている。また、バスライン８０６も、ドライバ８
４０および８４１それぞれを通してバスライン７６およ
び７７に結合されている。さらに、バスライン８０６
は、さらに別のライトバックバッファ８３１の入力端子
に結合されており、そのライトバックバッファの出力は
ドライバ８３８および８３９それぞれを通してバスライ
ン７６および７７に結合されている。また、バスライン
８０６は、ドライバ８１７から８２０それぞれを通して
バスライン８０２から８０５に結合されている。最後
に、バスライン８００は、ドライバ８２１から８２３そ
れぞれを通してバスライン８０５，８０４および８０２
に結合されており、そしてバスライン８０１は、ドライ
バ８２４から８２６それぞれを通してバスライン８０３
から８０５に結合されている。再び、全てのドライバは
トライステートドライバであり、それには（示されてい
ない）制御ユニットによって選択するための制御入力が
設けられていることを指摘しておく。図２Ａによるメモ
リバスライン１１９から１２２と、そして図２Ｂによる
９２０から９２３とは、図１のメモリバス１５を形成す
る。図５によるバスライン５２２から５２６と、８０６
とは、バス１６を形成し、そしてバスライン８００から
８０５は図１のバス１７を形成する。
８を詳細に示している。内部バスライン７０から７３
は、ドライバ８０７から８１０を通してデータフォワー
ドバスライン８０２から８０５に結合されている。付加
的なデータフォワードバスライン８０６はドライバ８２
７および８２８の出力端子に接続されており、それらの
入力端子はバスライン８０２および８０３それぞれに接
続されている。バスライン８０６は図１によるバス１６
の一部であり、これはアドレス計算パイプおよび命令フ
ォワードユニット１２に接続されている。バスライン９
００は３つのドライバ８１１，８１２および８１３の入
力に接続されており、それらの出力はバスライン８０
５，８０４および８０２それぞれに接続されている。バ
スライン９０１は３つのドライバ８１４，８１５および
８１６の入力に接続されており、それらの出力はバスラ
イン８０５，８０４および８０３それぞれに接続されて
いる。他の２つのデータフォワードバスライン８００お
よび８０１が備えられており、それらは２つのライトバ
ックバッファ８２９および８３０それぞれの入力端子に
結合されている。バッファ８２９および８３０の出力端
子は、ドライバ８３２および８３４それぞれを通してバ
スライン７４および７５に結合されている。加えて、バ
ッファ８３０の出力は、ドライバ８３３を通してバスラ
イン７４に結合されている。バスライン８００は、ドラ
イバ８３５を通してバスライン７６に結合されており、
そしてバスライン８０１もまた、ドライバ８３６および
８３７それぞれを通してバスライン７６および７７に結
合されている。また、バスライン８０６も、ドライバ８
４０および８４１それぞれを通してバスライン７６およ
び７７に結合されている。さらに、バスライン８０６
は、さらに別のライトバックバッファ８３１の入力端子
に結合されており、そのライトバックバッファの出力は
ドライバ８３８および８３９それぞれを通してバスライ
ン７６および７７に結合されている。また、バスライン
８０６は、ドライバ８１７から８２０それぞれを通して
バスライン８０２から８０５に結合されている。最後
に、バスライン８００は、ドライバ８２１から８２３そ
れぞれを通してバスライン８０５，８０４および８０２
に結合されており、そしてバスライン８０１は、ドライ
バ８２４から８２６それぞれを通してバスライン８０３
から８０５に結合されている。再び、全てのドライバは
トライステートドライバであり、それには（示されてい
ない）制御ユニットによって選択するための制御入力が
設けられていることを指摘しておく。図２Ａによるメモ
リバスライン１１９から１２２と、そして図２Ｂによる
９２０から９２３とは、図１のメモリバス１５を形成す
る。図５によるバスライン５２２から５２６と、８０６
とは、バス１６を形成し、そしてバスライン８００から
８０５は図１のバス１７を形成する。
【００１８】図７は、アドレスレジスタセルの１つの実
施例を示している。図７は図４によるアドレスレジスタ
ａ０に関連した番号を示している。全てのレジスタａ０
…Ａ１５が同じ構造を有していることが望ましい。レジ
スタコアは２つのインバータ４００および４０１によっ
て形成されている。これらのインバータ４００および４
０１はスタティックメモリセルで構築されており、その
ため各インバータの出力は他のインバータの入力に接続
されている。インバータ４００の入力と、インバータ４
０１の出力とは、電界効果トランジスタ４０２，４０３
および４０６のロードパスを通してバスライン４０，４
４および４６に結合されている。電界効果トランジスタ
４０２，４０３および４０６の各々は伝送ゲートを形成
している。インバータ４００の出力とインバータ４０１
の入力とは、５つの制御可能なトライステートドライバ
４０４，４０５，４０７，４０８および４０９の入力に
接続される。ドライバ４０４の出力はバスライン４０に
接続され、ドライバ４０５の出力はバスライン４４に、
そしてドライバ４０７の出力はバスライン４６に接続さ
れる。ドライバ４０８の出力はバスライン４１に接続さ
れ、そしてドライバ４０９の出力はバスライン４２に接
続される。
施例を示している。図７は図４によるアドレスレジスタ
ａ０に関連した番号を示している。全てのレジスタａ０
…Ａ１５が同じ構造を有していることが望ましい。レジ
スタコアは２つのインバータ４００および４０１によっ
て形成されている。これらのインバータ４００および４
０１はスタティックメモリセルで構築されており、その
ため各インバータの出力は他のインバータの入力に接続
されている。インバータ４００の入力と、インバータ４
０１の出力とは、電界効果トランジスタ４０２，４０３
および４０６のロードパスを通してバスライン４０，４
４および４６に結合されている。電界効果トランジスタ
４０２，４０３および４０６の各々は伝送ゲートを形成
している。インバータ４００の出力とインバータ４０１
の入力とは、５つの制御可能なトライステートドライバ
４０４，４０５，４０７，４０８および４０９の入力に
接続される。ドライバ４０４の出力はバスライン４０に
接続され、ドライバ４０５の出力はバスライン４４に、
そしてドライバ４０７の出力はバスライン４６に接続さ
れる。ドライバ４０８の出力はバスライン４１に接続さ
れ、そしてドライバ４０９の出力はバスライン４２に接
続される。
【００１９】図８はデータレジスタセルの１つの実施例
を示している。ここでもまた図８は図３によるデータレ
ジスタｄ０に関する番号を示している。全てのレジスタ
ｄ０…ｄ１５が同じ構造を持つことが望ましい。レジス
タコアは２つのインバータ７００および７０１によって
形成される。これらのインバータ７００および７０１は
スタテックメモリセルを構築し、その結果各インバータ
の出力は他のインバータの入力に接続される。インバー
タ７００の入力およびインバータ７０１の出力は、電界
効果トランジスタ７０２および７０３のロードパスを通
してバスライン７５および７７に結合される。インバー
タ７００の出力およびインバータ７０１の入力は、５つ
の制御可能なトライステートドライバ７０４，７０５，
７０６，７０７および７０８の入力に接続される。ドラ
イバ７０４の出力は、バスライン７５に接続され、そし
てドライバ７０５の出力はバスライン７７に接続され
る。ドライバ７０６の出力はバスライン７１に接続さ
れ、ドライバ７０７の出力はバスライン７２に、そして
ドライバ７０８の出力はバスライン７３に接続される。
を示している。ここでもまた図８は図３によるデータレ
ジスタｄ０に関する番号を示している。全てのレジスタ
ｄ０…ｄ１５が同じ構造を持つことが望ましい。レジス
タコアは２つのインバータ７００および７０１によって
形成される。これらのインバータ７００および７０１は
スタテックメモリセルを構築し、その結果各インバータ
の出力は他のインバータの入力に接続される。インバー
タ７００の入力およびインバータ７０１の出力は、電界
効果トランジスタ７０２および７０３のロードパスを通
してバスライン７５および７７に結合される。インバー
タ７００の出力およびインバータ７０１の入力は、５つ
の制御可能なトライステートドライバ７０４，７０５，
７０６，７０７および７０８の入力に接続される。ドラ
イバ７０４の出力は、バスライン７５に接続され、そし
てドライバ７０５の出力はバスライン７７に接続され
る。ドライバ７０６の出力はバスライン７１に接続さ
れ、ドライバ７０７の出力はバスライン７２に、そして
ドライバ７０８の出力はバスライン７３に接続される。
【００２０】他の全てのレジスタａ１…ａ１５およびｄ
１…ｄ１５は、図３および図４に示されるように、それ
ぞれのバスラインに結合される。伝送ゲート４０２，４
０３，４０６，７０２および７０３（図７および図８参
照）およびトライステートドライバ４０４，４０７，４
０８，４０９，７０４，７０５，７０６，７０７および
７０８は、それぞれの選択入力端子を通して制御可能で
ある。（示されていない）制御回路は、汎用レジスタフ
ァイル１（図１参照）における他の制御可能なドライバ
とともにそれら素子の動作を制御するためのそれぞれの
制御信号を発生する。ライト動作に関しては、一時には
レジスタの伝送ゲートの１つだけがアクティブとされる
ことができるが、何らかのリード動作に関しては複数の
トライステートドライバが並列にアクティブとなること
ができる。
１…ｄ１５は、図３および図４に示されるように、それ
ぞれのバスラインに結合される。伝送ゲート４０２，４
０３，４０６，７０２および７０３（図７および図８参
照）およびトライステートドライバ４０４，４０７，４
０８，４０９，７０４，７０５，７０６，７０７および
７０８は、それぞれの選択入力端子を通して制御可能で
ある。（示されていない）制御回路は、汎用レジスタフ
ァイル１（図１参照）における他の制御可能なドライバ
とともにそれら素子の動作を制御するためのそれぞれの
制御信号を発生する。ライト動作に関しては、一時には
レジスタの伝送ゲートの１つだけがアクティブとされる
ことができるが、何らかのリード動作に関しては複数の
トライステートドライバが並列にアクティブとなること
ができる。
【００２１】汎用レジスタは、マイクロコントローラ／
マイクロコンピュータのようなデータ操作ユニットによ
って処理される全てのデータを扱う。このため、それら
はマイクロプロセッサ／マイクロコントローラコアの一
部であり、そしてそれらのデータを操作する方法は、そ
のようなデータ操作ユニットの結果的な速度に重要な影
響を有している。汎用レジスタファイル１（図１参照）
は、もっとも頻繁に用いられるオペランドをユニット１
１，１２内の整数およびロードおよびストアパイプライ
ンに供給する。命令セットアーキテクチャにおけるロー
ドおよびストア命令は、データメモリ１０へのアクセス
を提供する。データメモリには、レジスタファイル１へ
移送される前の大部分のオペランドが存在している。図
１に示されるように、レジスタファイルに関する機能ブ
ロック図は、アドレスレジスタファイル２およびデータ
レジスタファイル３に分割される。レジスタファイルを
通るデータ流は、データ操作ユニットによって処理され
るそれぞれの命令に依存している。
マイクロコンピュータのようなデータ操作ユニットによ
って処理される全てのデータを扱う。このため、それら
はマイクロプロセッサ／マイクロコントローラコアの一
部であり、そしてそれらのデータを操作する方法は、そ
のようなデータ操作ユニットの結果的な速度に重要な影
響を有している。汎用レジスタファイル１（図１参照）
は、もっとも頻繁に用いられるオペランドをユニット１
１，１２内の整数およびロードおよびストアパイプライ
ンに供給する。命令セットアーキテクチャにおけるロー
ドおよびストア命令は、データメモリ１０へのアクセス
を提供する。データメモリには、レジスタファイル１へ
移送される前の大部分のオペランドが存在している。図
１に示されるように、レジスタファイルに関する機能ブ
ロック図は、アドレスレジスタファイル２およびデータ
レジスタファイル３に分割される。レジスタファイルを
通るデータ流は、データ操作ユニットによって処理され
るそれぞれの命令に依存している。
【００２２】本発明によれば、データおよびアドレスレ
ジスタブロック４および７は、２つの分離されたブロッ
クに配置されている。ブロック７内のデータレジスタ
は、ｃ１列およびｒ１行を持つ第１マトリクスに配置さ
れており、そしてブロック４内のアドレスレジスタはｃ
２列およびｒ２行を持つ第２マトリクスに配置されてい
る。望ましい実施例においては、両方のマトリクスが等
しくされ、これによって２列および８行が備えられる。
それにも関わらず、この実施例においては、ブロック４
内の４データレジスタおよびブロック７内の４アドレス
レジスタが並列に配置され、その結果８レジスタ、すな
わち４の偶数および４の奇数レジスタがメモリインター
フェース側の双方向ポートを通して同時にアクセスされ
ることができる。こうして、この実施例においては、一
方ではデータメモリユニットと、そして他方では以下に
説明されるデータ処理ユニットとインターフェースする
バス１５が２５６ビットの幅を必要としている。
ジスタブロック４および７は、２つの分離されたブロッ
クに配置されている。ブロック７内のデータレジスタ
は、ｃ１列およびｒ１行を持つ第１マトリクスに配置さ
れており、そしてブロック４内のアドレスレジスタはｃ
２列およびｒ２行を持つ第２マトリクスに配置されてい
る。望ましい実施例においては、両方のマトリクスが等
しくされ、これによって２列および８行が備えられる。
それにも関わらず、この実施例においては、ブロック４
内の４データレジスタおよびブロック７内の４アドレス
レジスタが並列に配置され、その結果８レジスタ、すな
わち４の偶数および４の奇数レジスタがメモリインター
フェース側の双方向ポートを通して同時にアクセスされ
ることができる。こうして、この実施例においては、一
方ではデータメモリユニットと、そして他方では以下に
説明されるデータ処理ユニットとインターフェースする
バス１５が２５６ビットの幅を必要としている。
【００２３】処理ユニット側においては、アドレスレジ
スタファイル４はバス１６を通して何らかの処理ユニッ
トとインターフェースされる。この実施例においては、
バス１６は６バスラインを備え、それにより５バスライ
ン５２２…５２６（図５参照）がアドレスレジスタファ
イルに接続される。データレジスタファイル７が、バス
１７を通して何らかの処理ユニットとインターフェース
される。この実施例においては、バス１７は６バスライ
ンを備えている。この実施例においては、図７および図
８による各レジスタセルは５ポートを有しており、これ
により２つの双方向ポートが偶数または奇数レジスタの
いずれかに割り当てられる。このため、この実施例にお
いては、７データレジスタおよび５アドレスレジスタが
同時にアクセスされることができ、そしてデータをいず
れの処理ユニットにも提供することができ、これによっ
ていくつかのレジスタだけがリードポートを通してアク
セスされることが可能となる。
スタファイル４はバス１６を通して何らかの処理ユニッ
トとインターフェースされる。この実施例においては、
バス１６は６バスラインを備え、それにより５バスライ
ン５２２…５２６（図５参照）がアドレスレジスタファ
イルに接続される。データレジスタファイル７が、バス
１７を通して何らかの処理ユニットとインターフェース
される。この実施例においては、バス１７は６バスライ
ンを備えている。この実施例においては、図７および図
８による各レジスタセルは５ポートを有しており、これ
により２つの双方向ポートが偶数または奇数レジスタの
いずれかに割り当てられる。このため、この実施例にお
いては、７データレジスタおよび５アドレスレジスタが
同時にアクセスされることができ、そしてデータをいず
れの処理ユニットにも提供することができ、これによっ
ていくつかのレジスタだけがリードポートを通してアク
セスされることが可能となる。
【００２４】マイクロコントローラを稼動させるオペレ
ーティングシステムに依存して、この配置は１つの単独
サイクルにおいてコアの複数の汎用レジスタにアクセス
する結果を生じさせる。本発明によれば、ｍおよびｎは
１を越える整数であり、その結果最少でも４のレジスタ
が同時にアクセスされることができる。いくつかのポー
トの割り当てを、偶数および奇数レジスタ組に分割する
ことは、この数を２倍にすることができる。リアルタイ
ムオペレーティングシステムにおけるコンテキスト切り
替えは、切り替えられるべき８データレジスタおよび８
アドレスレジスタを必要とする。望ましい実施例におい
ては、８レジスタが同時にアクセスされるので、このこ
とは単に２サイクルで実行されることができる。コンテ
キスト切り替えのために単に４レジスタが切り替えられ
るべきであるならば、このことは単に１つのサイクルで
実行されることができる。
ーティングシステムに依存して、この配置は１つの単独
サイクルにおいてコアの複数の汎用レジスタにアクセス
する結果を生じさせる。本発明によれば、ｍおよびｎは
１を越える整数であり、その結果最少でも４のレジスタ
が同時にアクセスされることができる。いくつかのポー
トの割り当てを、偶数および奇数レジスタ組に分割する
ことは、この数を２倍にすることができる。リアルタイ
ムオペレーティングシステムにおけるコンテキスト切り
替えは、切り替えられるべき８データレジスタおよび８
アドレスレジスタを必要とする。望ましい実施例におい
ては、８レジスタが同時にアクセスされるので、このこ
とは単に２サイクルで実行されることができる。コンテ
キスト切り替えのために単に４レジスタが切り替えられ
るべきであるならば、このことは単に１つのサイクルで
実行されることができる。
【００２５】本発明によれば、各レジスタには複数の単
方向および複数の双方向ポートが設けられる。このこと
は、より多くのレジスタが同時にアクセスされることを
可能とし、そしてまた最少の時間で異なる命令が実行さ
れる広い多様性をも可能とする。このことは、以下に説
明されるように並列に生じる。これらの単方向および双
方向ポートはデータメモリに接続されているバスに１つ
ずつ結合されることができる。このことは、ポートが同
時に設けられるかまたはレジスタが偶数および奇数バス
ラインに結合された偶数および奇数レジスタに分割され
ることによって、それだけ多くのレジスタにアクセスす
ることを可能とする。図２Ａおよび図２Ｂによる実施例
においては、メモリバスライン１１９および１２１、並
びにメモリバスライン９２０および９２２は、アドレス
およびデータレジスタファイル内の奇数レジスタに結合
されている。バスライン１２０および１２２、並びに９
２１および９２３はそれぞれ偶数レジスタに結合してい
る。こうして、各レジスタの単に２つのポートだけが、
同時に各レジスタファイル４および７の４つのレジスタ
とインターフェイスするのに用いられる。データ処理側
においては、内部バスはレジスタの単方向および双方向
ポートに接続された付加的バスラインを含むことができ
る。この実施例においては、これらのバスラインは８０
２…８０６および５２４…５２６（図６および５参照）
である。これらのバスラインに関して、偶数および奇数
レジスタに分割することは任意である。処理ユニット側
においては、同時により多くのレジスタがアクセスされ
ることができるのは上に説明したとおりである。
方向および複数の双方向ポートが設けられる。このこと
は、より多くのレジスタが同時にアクセスされることを
可能とし、そしてまた最少の時間で異なる命令が実行さ
れる広い多様性をも可能とする。このことは、以下に説
明されるように並列に生じる。これらの単方向および双
方向ポートはデータメモリに接続されているバスに１つ
ずつ結合されることができる。このことは、ポートが同
時に設けられるかまたはレジスタが偶数および奇数バス
ラインに結合された偶数および奇数レジスタに分割され
ることによって、それだけ多くのレジスタにアクセスす
ることを可能とする。図２Ａおよび図２Ｂによる実施例
においては、メモリバスライン１１９および１２１、並
びにメモリバスライン９２０および９２２は、アドレス
およびデータレジスタファイル内の奇数レジスタに結合
されている。バスライン１２０および１２２、並びに９
２１および９２３はそれぞれ偶数レジスタに結合してい
る。こうして、各レジスタの単に２つのポートだけが、
同時に各レジスタファイル４および７の４つのレジスタ
とインターフェイスするのに用いられる。データ処理側
においては、内部バスはレジスタの単方向および双方向
ポートに接続された付加的バスラインを含むことができ
る。この実施例においては、これらのバスラインは８０
２…８０６および５２４…５２６（図６および５参照）
である。これらのバスラインに関して、偶数および奇数
レジスタに分割することは任意である。処理ユニット側
においては、同時により多くのレジスタがアクセスされ
ることができるのは上に説明したとおりである。
【００２６】レジスタファイル１のデータメモリ側の双
方向２５６ビットバスインターフェイスは、データメモ
リ１０とレジスタファイル１との間のオペランドの伝送
をサポートする。このバス１５はまた、レジスタの上に
説明された構造によって、１２８ビット幅となることや
またはサイクル毎に２５６ビットバスの１２８ビットを
用いることも可能である。このバスの設計は、電力およ
び雑音に関する問題に依存して行われることができる。
基本的には、このバスは少なくとも４レジスタへの並列
アクセスをサポートしなくてはならない。
方向２５６ビットバスインターフェイスは、データメモ
リ１０とレジスタファイル１との間のオペランドの伝送
をサポートする。このバス１５はまた、レジスタの上に
説明された構造によって、１２８ビット幅となることや
またはサイクル毎に２５６ビットバスの１２８ビットを
用いることも可能である。このバスの設計は、電力およ
び雑音に関する問題に依存して行われることができる。
基本的には、このバスは少なくとも４レジスタへの並列
アクセスをサポートしなくてはならない。
【００２７】本発明による設計は、単独サイクルにおい
てバイト、ハーフワード、ワードおよびダブルワード伝
送を可能とする。コンテキストセーブまたはリストア動
作は、上で説明されたように２サイクルにおいて１６ワ
ードの伝送（１２８ビットバスでは４サイクル）を可能
とする。しかし、レジスタファイル１は４サイクルで完
全なコンテキスト（３２ワード）を（または１２８ビッ
トバス上では８サイクル）セーブまたはリストアするこ
とができる。一般的には、レジスタファイル１は、ワー
ド、ダブルワードおよび４重ダブルワードアクセスをサ
ポートする。バイト、ハーフワードおよび不整列アクセ
スのためのデータ取り扱いは、アドレスロードおよびス
トアバッファ６、データロードおよびストアバッファ９
において、および／またはＤＭＵモジュール１０におい
て操作される。
てバイト、ハーフワード、ワードおよびダブルワード伝
送を可能とする。コンテキストセーブまたはリストア動
作は、上で説明されたように２サイクルにおいて１６ワ
ードの伝送（１２８ビットバスでは４サイクル）を可能
とする。しかし、レジスタファイル１は４サイクルで完
全なコンテキスト（３２ワード）を（または１２８ビッ
トバス上では８サイクル）セーブまたはリストアするこ
とができる。一般的には、レジスタファイル１は、ワー
ド、ダブルワードおよび４重ダブルワードアクセスをサ
ポートする。バイト、ハーフワードおよび不整列アクセ
スのためのデータ取り扱いは、アドレスロードおよびス
トアバッファ６、データロードおよびストアバッファ９
において、および／またはＤＭＵモジュール１０におい
て操作される。
【００２８】この実施例の汎用レジスタファイル１は、
３２個の３２ビットレジスタを含んでおり、これは本発
明の原理によって、上に説明されたように整数、並びに
ロードおよびストア命令の並列動作を容易にするために
等しく分割されている。データオペランドを整数タイプ
ラインに供給するレジスタのデータ部分は、データレジ
スタファイルブロック７（ＤＧＰＲ）に存在する。ＤＧ
ＰＲ７は、１６個の３２ビットデータレジスタを含んで
いる。アドレスオペランドをロードおよびストアタイプ
ラインに供給するレジスタのアドレス部分は、アドレス
レジスタファイルブロック４（ＡＧＰR）に存在する。
ＡＧＰＲ４は、１６個の３２ビットアドレスレジスタを
含んでいる。リードおよびライトアクセスのために、命
令はふつうレジスタアドレスを提供する。リードおよび
ライトアドレスポインタは命令フェッチ段階において命
令から得られ、そしてデコード段階に進む。リードポイ
ンタ内のアドレスは、デコード段階においてレジスタオ
ペランドを読みとるためにデコードされる。ライトポイ
ンタにおけるアドレスは、ライトバック段階に進められ
る。オペランドフォワードのための判断は、命令フェッ
チ段階におけるクリティカルパスを最少にするようデコ
ード段階において行われる。
３２個の３２ビットレジスタを含んでおり、これは本発
明の原理によって、上に説明されたように整数、並びに
ロードおよびストア命令の並列動作を容易にするために
等しく分割されている。データオペランドを整数タイプ
ラインに供給するレジスタのデータ部分は、データレジ
スタファイルブロック７（ＤＧＰＲ）に存在する。ＤＧ
ＰＲ７は、１６個の３２ビットデータレジスタを含んで
いる。アドレスオペランドをロードおよびストアタイプ
ラインに供給するレジスタのアドレス部分は、アドレス
レジスタファイルブロック４（ＡＧＰR）に存在する。
ＡＧＰＲ４は、１６個の３２ビットアドレスレジスタを
含んでいる。リードおよびライトアクセスのために、命
令はふつうレジスタアドレスを提供する。リードおよび
ライトアドレスポインタは命令フェッチ段階において命
令から得られ、そしてデコード段階に進む。リードポイ
ンタ内のアドレスは、デコード段階においてレジスタオ
ペランドを読みとるためにデコードされる。ライトポイ
ンタにおけるアドレスは、ライトバック段階に進められ
る。オペランドフォワードのための判断は、命令フェッ
チ段階におけるクリティカルパスを最少にするようデコ
ード段階において行われる。
【００２９】含まれるアドレスシーケンスとともに、コ
ンテキスト命令は各レジスタファイル２，３において一
度に１つのレジスタグループをアクセスする。たとえ
ば、コンテキスト伝送の間に、アドレス領域ａ０、ａ
１、ａ４およびａ５は第１サイクルの間にともにアクセ
スされ、そしてアドレス領域ａ３、ａ６およびａ７は次
のサイクルの間にともにアクセスされる。
ンテキスト命令は各レジスタファイル２，３において一
度に１つのレジスタグループをアクセスする。たとえ
ば、コンテキスト伝送の間に、アドレス領域ａ０、ａ
１、ａ４およびａ５は第１サイクルの間にともにアクセ
スされ、そしてアドレス領域ａ３、ａ６およびａ７は次
のサイクルの間にともにアクセスされる。
【００３０】この実施例においては、ＭＡＣ命令は、ユ
ニット１１内の整数パイプラインとインターフェイスす
るデータレジスタファイル７内のリードおよびライトポ
ートの数を指定する。また、コンテキストアクセスは、
ＤＭＵ１０とインターフェイスするデータレジスタファ
イル７内の双方向Ｉ／Ｏポートの数の要求を指定する。
単独レジスタの構造は、図７および図８によってすでに
説明されている。整数ならびにロードおよびストア命令
を並列に実行する必要から、ポートは、排他的にユニッ
ト１１およびＤＭＵ１０の整数パイプラインとインター
フェイスするようデータレジスタファイル７において専
ら用いられる。ＤＧＰＲ７におけるリードおよびライト
ポートは、乗算およびロード命令の、または乗算および
ストア命令の並列動作を可能とする。たとえば、この実
施例におけるこの乗算命令は、バスライン８０２から８
０５（図６参照）によって表される４つの３２ビットリ
ードポートと、そしてバスライン８００および８０１に
よって表されている２つの３２ビットライトポートを必
要としている。コンテキストアクセスは、バスライン９
２０から９２３（図２Ｂ参照）によって表されている４
つの３２ビット双方向ポートと、そして内部バス９００
および９０１を必要とする。この内部バスは、ユニット
１１における整数パイプラインのために用いられるリー
ドポートからは分離されている。ロードおよびストア命
令は、ロードおよびストアポートはバスとして参照され
ていた、４つのコンテキストポートおよび内部バス７４
から７７（図２Ｂ参照）のうち、２つを共有することが
できる。残りの２つの内部コンテキストバスは、ライト
バックバスとして参照されることができるライトバック
動作のための整数パイプラインによって共有されること
ができる。
ニット１１内の整数パイプラインとインターフェイスす
るデータレジスタファイル７内のリードおよびライトポ
ートの数を指定する。また、コンテキストアクセスは、
ＤＭＵ１０とインターフェイスするデータレジスタファ
イル７内の双方向Ｉ／Ｏポートの数の要求を指定する。
単独レジスタの構造は、図７および図８によってすでに
説明されている。整数ならびにロードおよびストア命令
を並列に実行する必要から、ポートは、排他的にユニッ
ト１１およびＤＭＵ１０の整数パイプラインとインター
フェイスするようデータレジスタファイル７において専
ら用いられる。ＤＧＰＲ７におけるリードおよびライト
ポートは、乗算およびロード命令の、または乗算および
ストア命令の並列動作を可能とする。たとえば、この実
施例におけるこの乗算命令は、バスライン８０２から８
０５（図６参照）によって表される４つの３２ビットリ
ードポートと、そしてバスライン８００および８０１に
よって表されている２つの３２ビットライトポートを必
要としている。コンテキストアクセスは、バスライン９
２０から９２３（図２Ｂ参照）によって表されている４
つの３２ビット双方向ポートと、そして内部バス９００
および９０１を必要とする。この内部バスは、ユニット
１１における整数パイプラインのために用いられるリー
ドポートからは分離されている。ロードおよびストア命
令は、ロードおよびストアポートはバスとして参照され
ていた、４つのコンテキストポートおよび内部バス７４
から７７（図２Ｂ参照）のうち、２つを共有することが
できる。残りの２つの内部コンテキストバスは、ライト
バックバスとして参照されることができるライトバック
動作のための整数パイプラインによって共有されること
ができる。
【００３１】多くのアドレス計算命令は、ユニット１２
のアドレス計算パイプラインとインターフェイスするた
めに、アドレスレジスタファイル４内の２つの３２ビッ
トリードポートと、そして１つの３２ビットライトポー
トを必要とする。この実施例においては、コンテキスト
アクセスは、ＤＭＵ１０とインターフェイスするアドレ
スレジスタファイル４内の双方向Ｉ／Ｏポートの数を指
定する。望ましい実施例においては、コンテキストアク
セスは、バスライン１１９から１２２（図２Ａ参照）に
よって表されている４つの３２ビット双方向ポートと、
そしてアドレス計算パイプラインに用いられているリー
ドポートから分離されている内部バスとを必要とする。
換言すれば、並列にアクセスされることができる各レジ
スタに関して１つのリード／ライトポートが備えられな
ければならないということである。そのため、ポートの
数はバスの幅に、またはこのバス上で並列に伝送される
ことができるワードの数に依存している。ロードおよび
ストア命令は、４つのコンテキストポートのうちの２
つ、そして４つの内部バスのうちの２つを共有する。こ
れらは、ロードおよびストアポートおよびバスとして参
照されることができる。残りの２つの内部コンテキスト
バスは、ライトバックバスとして参照されることができ
るライトバック動作のためのアドレス計算パイプライン
によって共有されることができる。バスライン８００
（図６参照）によって表されている専ら用いられる３２
ビット双方向ポートは、ユニット１２の命令フェッチユ
ニットおよび特殊機能レジスタとアドレスレジスタファ
イル４との間の伝送を操作する。コンテキストおよびス
タックポインタは、汎用ファイル１とインターフェイス
するために、ライトバックバスを共有する。
のアドレス計算パイプラインとインターフェイスするた
めに、アドレスレジスタファイル４内の２つの３２ビッ
トリードポートと、そして１つの３２ビットライトポー
トを必要とする。この実施例においては、コンテキスト
アクセスは、ＤＭＵ１０とインターフェイスするアドレ
スレジスタファイル４内の双方向Ｉ／Ｏポートの数を指
定する。望ましい実施例においては、コンテキストアク
セスは、バスライン１１９から１２２（図２Ａ参照）に
よって表されている４つの３２ビット双方向ポートと、
そしてアドレス計算パイプラインに用いられているリー
ドポートから分離されている内部バスとを必要とする。
換言すれば、並列にアクセスされることができる各レジ
スタに関して１つのリード／ライトポートが備えられな
ければならないということである。そのため、ポートの
数はバスの幅に、またはこのバス上で並列に伝送される
ことができるワードの数に依存している。ロードおよび
ストア命令は、４つのコンテキストポートのうちの２
つ、そして４つの内部バスのうちの２つを共有する。こ
れらは、ロードおよびストアポートおよびバスとして参
照されることができる。残りの２つの内部コンテキスト
バスは、ライトバックバスとして参照されることができ
るライトバック動作のためのアドレス計算パイプライン
によって共有されることができる。バスライン８００
（図６参照）によって表されている専ら用いられる３２
ビット双方向ポートは、ユニット１２の命令フェッチユ
ニットおよび特殊機能レジスタとアドレスレジスタファ
イル４との間の伝送を操作する。コンテキストおよびス
タックポインタは、汎用ファイル１とインターフェイス
するために、ライトバックバスを共有する。
【００３２】レジスタファイル１において利用できるリ
ードおよびライトポートの数の制限によって、データお
よびアドレス両方のレジスタに関連する命令は現存する
ポートだけを共有する。結果として、この実施例におい
ては、整数命令と並列に発現したときの多くのアドレス
計算動作は現在のサイクルではキャンセルされる必要が
生じ、そしてそれらは引き続くサイクルに投入される。
レジスタファイル内の専用３２ビット双方向ポート８０
６は、データおよびアドレスレジスタファイル間のデー
タ伝送問題を解決する。データレジスタファイル７にお
けるリードポートからのデータオペランドは、この双方
向ポートを通してアドレスレジスタファイル４における
リードポートに導かれる。アドレス計算パイプラインか
らの結果は、アドレスレジスタファイル４内のライトポ
ートおよび、ライトバック動作のための双方向ポートを
通してデータレジスタファイル７内のロードおよびスト
アバスに導かれる。
ードおよびライトポートの数の制限によって、データお
よびアドレス両方のレジスタに関連する命令は現存する
ポートだけを共有する。結果として、この実施例におい
ては、整数命令と並列に発現したときの多くのアドレス
計算動作は現在のサイクルではキャンセルされる必要が
生じ、そしてそれらは引き続くサイクルに投入される。
レジスタファイル内の専用３２ビット双方向ポート８０
６は、データおよびアドレスレジスタファイル間のデー
タ伝送問題を解決する。データレジスタファイル７にお
けるリードポートからのデータオペランドは、この双方
向ポートを通してアドレスレジスタファイル４における
リードポートに導かれる。アドレス計算パイプラインか
らの結果は、アドレスレジスタファイル４内のライトポ
ートおよび、ライトバック動作のための双方向ポートを
通してデータレジスタファイル７内のロードおよびスト
アバスに導かれる。
【００３３】リード変更ライト動作は、コンテキストセ
ーブまたはリストア動作の間にデータメモリからリンク
ワードをアクセスするように実行される。コンテキスト
セーブ動作は、リンクワードをアクセスするポインタを
利用する。コンテキストセーブ動作の間に、（ａ）リン
クワードがポインタレジスタ内にロードされ、（ｂ）ポ
インタレジスタからの内容が（古いポインタ内容によっ
て指定されたように）リンクワードアドレスロケーショ
ン内に蓄積され、そして（ｃ）ポインタレジスタは古い
ポインタ内容と想定される。コンテキストリストア動作
は、リンクワードをアクセスするためにポインタレジス
タを利用する。コンテキストリストア動作の間に、
（ａ）リンクワードがポインタレジスタ内にロードさ
れ、（ｂ）ポインタレジスタからの内容が（古いポイン
タレジスタ内容によって指定されるのと同様）リンクワ
ードアドレスロケーション内にストアされ、そして
（ｃ）ポインタレジスタは古いポインタ内容と想定され
る。
ーブまたはリストア動作の間にデータメモリからリンク
ワードをアクセスするように実行される。コンテキスト
セーブ動作は、リンクワードをアクセスするポインタを
利用する。コンテキストセーブ動作の間に、（ａ）リン
クワードがポインタレジスタ内にロードされ、（ｂ）ポ
インタレジスタからの内容が（古いポインタ内容によっ
て指定されたように）リンクワードアドレスロケーショ
ン内に蓄積され、そして（ｃ）ポインタレジスタは古い
ポインタ内容と想定される。コンテキストリストア動作
は、リンクワードをアクセスするためにポインタレジス
タを利用する。コンテキストリストア動作の間に、
（ａ）リンクワードがポインタレジスタ内にロードさ
れ、（ｂ）ポインタレジスタからの内容が（古いポイン
タレジスタ内容によって指定されるのと同様）リンクワ
ードアドレスロケーション内にストアされ、そして
（ｃ）ポインタレジスタは古いポインタ内容と想定され
る。
【００３４】レジスタファイル１は、一方ではＤＭＵ１
０とインターフェイスし、そして他方ではアドレス計算
パイプラインＩＦＵ１２に、そしてＭＡＣおよび整数パ
イプライン１１に直接的に接続される。レジスタファイ
ルをアクセスするための制御は、命令から得られる。よ
りよい概観を得るために、これらのラインは図２Ａから
図６においては示されていない。アドレスレジスタ４は
デコード（またはストアオペランドのための実行）サイ
クルの第１フェーズにおいて読みとられ、そしてライト
バックフェーズの第１フェーズにおいて書き込まれて、
ライトバック結果をもたらすことを避ける。たとえば、
次＋１の命令が現在の命令からの結果を必要としている
（次は中間である）とき、オペランドは直接的にアドレ
スレジスタ４から読みとられる。データレジスタ７はデ
コード（またはストアオペランドのための実行）サイク
ルの第２フェーズにおいて読みとられ、そしてライトバ
ックサイクルの第２フェーズにおいて書き込まれる。別
のフェーズにおいてアドレスおよびデータレジスタをア
クセスすることはピーク電力を減少させる。データレジ
スタファイル３は、次のブロックを含んでいる：データ
汎用レジスタ７、データのためのロードおよびストアバ
ッファ９およびデータフォワード用バッファ８。アドレ
スレジスタファイル２は、以下のブロックを含んでい
る：アドレス汎用レジスタ４、アドレスのためのロード
およびストアバッファ６、およびアドレスフォワード用
ユニット５。
０とインターフェイスし、そして他方ではアドレス計算
パイプラインＩＦＵ１２に、そしてＭＡＣおよび整数パ
イプライン１１に直接的に接続される。レジスタファイ
ルをアクセスするための制御は、命令から得られる。よ
りよい概観を得るために、これらのラインは図２Ａから
図６においては示されていない。アドレスレジスタ４は
デコード（またはストアオペランドのための実行）サイ
クルの第１フェーズにおいて読みとられ、そしてライト
バックフェーズの第１フェーズにおいて書き込まれて、
ライトバック結果をもたらすことを避ける。たとえば、
次＋１の命令が現在の命令からの結果を必要としている
（次は中間である）とき、オペランドは直接的にアドレ
スレジスタ４から読みとられる。データレジスタ７はデ
コード（またはストアオペランドのための実行）サイク
ルの第２フェーズにおいて読みとられ、そしてライトバ
ックサイクルの第２フェーズにおいて書き込まれる。別
のフェーズにおいてアドレスおよびデータレジスタをア
クセスすることはピーク電力を減少させる。データレジ
スタファイル３は、次のブロックを含んでいる：データ
汎用レジスタ７、データのためのロードおよびストアバ
ッファ９およびデータフォワード用バッファ８。アドレ
スレジスタファイル２は、以下のブロックを含んでい
る：アドレス汎用レジスタ４、アドレスのためのロード
およびストアバッファ６、およびアドレスフォワード用
ユニット５。
【００３５】望ましい実施例においては、データレジス
タファイルブロック３は、１６のデータレジスタｄ０、
…ｄ１５を含んでいる。データレジスタファイル７内の
基本データレジスタセルは、３つのリードポート７１，
７２，７３（図６参照）と、そして２つの双方向ポート
７５および７７を有している。２つのリードポート７２
および７３は、１６のレジスタｄ０、…ｄ１５のすべて
に接続され、これらレジスタはこれらレジスタｄ０、…
ｄ１５のいずれにもアクセスすることができる。しか
し、リードポート７０，７１は偶数または奇数レジスタ
のいずれかに接続され、その結果、偶数レジスタｄ０、
ｄ２…ｄ１４は偶数ポート７１を通してアクセスされ、
そして奇数レジスタｄ１、ｄ３、…ｄ１５は奇数ポート
７０を通してアクセスされる。ＭＡＣおよび他の命令
は、第３のリードオペランドを必要とする。ＭＡＣ命令
は、６４ビット加算オペランドを必要とし、これはすで
に偶数アドレス領域に配列されているため、これ以上の
取り扱いを必要とはしない。しかし、もし第３オペラン
ドがレジスタアドレスに依存していくつかの特別な命令
におけると同様、３２ビットデータであるならば、この
オペランドは偶数または奇数リードポート７１，７０上
に提示され、整数パイプラインにおけるさらなる取り扱
いを必要とする。特別な命令のためのオペランド取り扱
いは、整数パイプラインにおいて操作されることがで
き、それ自身の入力マルチプレクサにおいては、制御を
レジスタファイル１に送る必要を排除する。このことは
データレジスタファイルセルにおけるさらに１つのリー
ドポートを削除する。
タファイルブロック３は、１６のデータレジスタｄ０、
…ｄ１５を含んでいる。データレジスタファイル７内の
基本データレジスタセルは、３つのリードポート７１，
７２，７３（図６参照）と、そして２つの双方向ポート
７５および７７を有している。２つのリードポート７２
および７３は、１６のレジスタｄ０、…ｄ１５のすべて
に接続され、これらレジスタはこれらレジスタｄ０、…
ｄ１５のいずれにもアクセスすることができる。しか
し、リードポート７０，７１は偶数または奇数レジスタ
のいずれかに接続され、その結果、偶数レジスタｄ０、
ｄ２…ｄ１４は偶数ポート７１を通してアクセスされ、
そして奇数レジスタｄ１、ｄ３、…ｄ１５は奇数ポート
７０を通してアクセスされる。ＭＡＣおよび他の命令
は、第３のリードオペランドを必要とする。ＭＡＣ命令
は、６４ビット加算オペランドを必要とし、これはすで
に偶数アドレス領域に配列されているため、これ以上の
取り扱いを必要とはしない。しかし、もし第３オペラン
ドがレジスタアドレスに依存していくつかの特別な命令
におけると同様、３２ビットデータであるならば、この
オペランドは偶数または奇数リードポート７１，７０上
に提示され、整数パイプラインにおけるさらなる取り扱
いを必要とする。特別な命令のためのオペランド取り扱
いは、整数パイプラインにおいて操作されることがで
き、それ自身の入力マルチプレクサにおいては、制御を
レジスタファイル１に送る必要を排除する。このことは
データレジスタファイルセルにおけるさらに１つのリー
ドポートを削除する。
【００３６】レジスタセル内の各双方向ポート７５，７
７，７４，７６は偶数または奇数レジスタのいずれかに
接続され、その結果偶数レジスタｄ０、ｄ２…ｄ１４は
偶数ポート７５，７７を通してアクセスされ、そして奇
数レジスタｄ１、ｄ３…ｄ１５は奇数ポート７４，７６
を通してアクセスされる。このことは、データレジスタ
セル内の余分な双方向ポートを排除する。しかし、デー
タ結果は、ロードおよびストア命令のためにデータメモ
リユニット１０内の、または整数命令のためにデータフ
ォワードユニット８内の、いずれかの外側から適切なバ
スに整列されるかまたは取り扱われる必要がある。
７，７４，７６は偶数または奇数レジスタのいずれかに
接続され、その結果偶数レジスタｄ０、ｄ２…ｄ１４は
偶数ポート７５，７７を通してアクセスされ、そして奇
数レジスタｄ１、ｄ３…ｄ１５は奇数ポート７４，７６
を通してアクセスされる。このことは、データレジスタ
セル内の余分な双方向ポートを排除する。しかし、デー
タ結果は、ロードおよびストア命令のためにデータメモ
リユニット１０内の、または整数命令のためにデータフ
ォワードユニット８内の、いずれかの外側から適切なバ
スに整列されるかまたは取り扱われる必要がある。
【００３７】整数、ロードおよびストア命令がシーケン
ス内に発生したとき、データレジスタファイル３内のデ
ータロードおよびストアバッファ７６および７７、なら
びにデータライトバックバス７４および７５はそれぞれ
整数およびストア命令によって占領される。バス７４か
ら７７のいずれかが利用可能となるまで、ロードデータ
および目的レジスタポインタはロードバッファ内にとど
まる。それまでは、ロードバッファ内のリードポインタ
および目的ポインタが整合したときにはいつでも、ロー
ドバッファはデータを供給する。
ス内に発生したとき、データレジスタファイル３内のデ
ータロードおよびストアバッファ７６および７７、なら
びにデータライトバックバス７４および７５はそれぞれ
整数およびストア命令によって占領される。バス７４か
ら７７のいずれかが利用可能となるまで、ロードデータ
および目的レジスタポインタはロードバッファ内にとど
まる。それまでは、ロードバッファ内のリードポインタ
および目的ポインタが整合したときにはいつでも、ロー
ドバッファはデータを供給する。
【００３８】ロード命令シーケンスに続く整数に関して
は、ロードデータがデータロードおよびストアバスライ
ン７６，７７を占領し、一方整数命令のライトバック結
果がデータライトバックバスライン７４，７５を占領す
る。しかし、ストア命令シーケンスに引き続くロードに
関しては、データロードおよびストアバスライン７６，
７７を用いる代わりにロードデータがデータライトバッ
クバスライン７４，７５を占領し、一方、ストアデータ
がデータロードおよびストアバスライン７６，７７を占
領する。
は、ロードデータがデータロードおよびストアバスライ
ン７６，７７を占領し、一方整数命令のライトバック結
果がデータライトバックバスライン７４，７５を占領す
る。しかし、ストア命令シーケンスに引き続くロードに
関しては、データロードおよびストアバスライン７６，
７７を用いる代わりにロードデータがデータライトバッ
クバスライン７４，７５を占領し、一方、ストアデータ
がデータロードおよびストアバスライン７６，７７を占
領する。
【００３９】アドレスレジスタファイルブロック２は、
１６のアドレスレジスタを含んでいる。レジスタ内の基
本レジスタセルは、２つのリードポート４１，４２（図
５参照）と、そして３つの双方向ポート４０，４３，４
４または４０，４５，４６を有している。しかし、リー
ドポート４１，４２および１つの双方向ポート４０の両
方は１６のレジスタａ０…ａ１５の全てに接続される。
アドレス計算命令は、それらがライトバックバスを共有
するために、単に２つのリードポートおよび１つのライ
トポートを必要とするのみである。ロードおよびストア
命令は、ロードおよびストアポートを利用する。第３の
双方向ポートは、ループおよびジャンプ命令に用いられ
る。普通であれば、偶数および奇数双方向ポートをアク
セスすることができるように、アドレス結果は、ロード
およびストア命令のためにデータメモリユニット１０
か、またはアドレス計算命令のためにアドレスフォワー
ドユニット５かの、いずれかの外側で整列されるか、ま
たは取り扱われる必要がある。
１６のアドレスレジスタを含んでいる。レジスタ内の基
本レジスタセルは、２つのリードポート４１，４２（図
５参照）と、そして３つの双方向ポート４０，４３，４
４または４０，４５，４６を有している。しかし、リー
ドポート４１，４２および１つの双方向ポート４０の両
方は１６のレジスタａ０…ａ１５の全てに接続される。
アドレス計算命令は、それらがライトバックバスを共有
するために、単に２つのリードポートおよび１つのライ
トポートを必要とするのみである。ロードおよびストア
命令は、ロードおよびストアポートを利用する。第３の
双方向ポートは、ループおよびジャンプ命令に用いられ
る。普通であれば、偶数および奇数双方向ポートをアク
セスすることができるように、アドレス結果は、ロード
およびストア命令のためにデータメモリユニット１０
か、またはアドレス計算命令のためにアドレスフォワー
ドユニット５かの、いずれかの外側で整列されるか、ま
たは取り扱われる必要がある。
【００４０】データ依存潜伏を最少とするため、データ
フォワードユニット８は現在の命令の実行段階における
ロードまたは整数結果を次の命令のデコード段階におけ
るリードポートに進行させる。アドレス依存潜伏を最少
にするため、アドレスフォワードユニット５は、現在の
命令の実行段階におけるロードまたはアドレス計算結果
を次の命令のデコード段階におけるリードポートに進行
させる。現在の命令が最新のデータを保持しているとし
ても、レジスタ内容は次の命令のためのデコード段階に
おいて依然読みとられる。現在の命令が最新のデータ結
果を有しているならば、レジスタからの内容は廃棄され
る。もしフォワード検出が命令フェッチ段階において次
の命令に関して行うことができるならば、そのアドレス
またはデータが実行段階における現在の命令の結果から
得られるべきそれらオペランドに関してレジスタ読み取
りは削除でき、そのようにしてレジスタファイル１にお
ける電力を節減できる。
フォワードユニット８は現在の命令の実行段階における
ロードまたは整数結果を次の命令のデコード段階におけ
るリードポートに進行させる。アドレス依存潜伏を最少
にするため、アドレスフォワードユニット５は、現在の
命令の実行段階におけるロードまたはアドレス計算結果
を次の命令のデコード段階におけるリードポートに進行
させる。現在の命令が最新のデータを保持しているとし
ても、レジスタ内容は次の命令のためのデコード段階に
おいて依然読みとられる。現在の命令が最新のデータ結
果を有しているならば、レジスタからの内容は廃棄され
る。もしフォワード検出が命令フェッチ段階において次
の命令に関して行うことができるならば、そのアドレス
またはデータが実行段階における現在の命令の結果から
得られるべきそれらオペランドに関してレジスタ読み取
りは削除でき、そのようにしてレジスタファイル１にお
ける電力を節減できる。
【００４１】ロードおよびストアまたはアドレス計算命
令に引き続く整数は、並列に発現することができる。し
かし、この実施例においては、もし整数命令の結果がア
ドレス計算パイプラインに進行する必要があるならば、
アドレス計算パイプライン内の命令が１サイクルストー
ルされる。整数命令に引き続くアドレス計算、ロードま
たはストアは決して並列には発生しないため、アドレス
計算パイプラインから整数パイプラインへの進行結果が
整数パイプラインをストールさせる必要はない。３２ビ
ット双方向バスは、データフォワードユニット８とアド
レスフォワードユニット５との間のデータ伝送を提供す
る。特別なフォワード用パスは、ストア命令に引き続く
整数の実行を並列にすることを可能とする。実行段階に
おける整数パイプラインからの結果は直接的にストアバ
ッファに向けられる。
令に引き続く整数は、並列に発現することができる。し
かし、この実施例においては、もし整数命令の結果がア
ドレス計算パイプラインに進行する必要があるならば、
アドレス計算パイプライン内の命令が１サイクルストー
ルされる。整数命令に引き続くアドレス計算、ロードま
たはストアは決して並列には発生しないため、アドレス
計算パイプラインから整数パイプラインへの進行結果が
整数パイプラインをストールさせる必要はない。３２ビ
ット双方向バスは、データフォワードユニット８とアド
レスフォワードユニット５との間のデータ伝送を提供す
る。特別なフォワード用パスは、ストア命令に引き続く
整数の実行を並列にすることを可能とする。実行段階に
おける整数パイプラインからの結果は直接的にストアバ
ッファに向けられる。
【００４２】整数命令に関するライトバック動作はデー
タフォワード用ユニット８におけるライトバックバッフ
ァ８２９，８３０，８３１（図６参照）を通して行われ
る。アドレス計算、ループおよび何らかのジャンプ命令
のためのライトバック動作は、アドレスフォワード用ユ
ニット５内のライトバックバッファ５１５（図５参照）
を通して行われる。
タフォワード用ユニット８におけるライトバックバッフ
ァ８２９，８３０，８３１（図６参照）を通して行われ
る。アドレス計算、ループおよび何らかのジャンプ命令
のためのライトバック動作は、アドレスフォワード用ユ
ニット５内のライトバックバッファ５１５（図５参照）
を通して行われる。
【００４３】データロードおよびストアバッファ９にお
けるマスクブロック９１５（図２Ｂ参照）を除いて、ロ
ードおよびストアバッファブロック６および９は機能的
に同等である。データロードおよびストアバッファ９お
よびアドレスロードおよびストアバッファ６は、コンテ
キスト、ロードおよびストア動作のためにＤＭＵ１０と
インターフェイスする。データロードおよびストアバッ
ファ９は、データレジスタファイル７とＤＭＵ１０との
間のインターフェイスを提供する。アドレスロードおよ
びストアバッファ６は、アドレスレジスタファイル２と
ＤＭＵ１０との間のインターフェイスを提供する。図２
Ａから図６のデータパス図がビット０に関する構造を示
しているとしても、同じ構造が図中における全てのビッ
トに適用される。
けるマスクブロック９１５（図２Ｂ参照）を除いて、ロ
ードおよびストアバッファブロック６および９は機能的
に同等である。データロードおよびストアバッファ９お
よびアドレスロードおよびストアバッファ６は、コンテ
キスト、ロードおよびストア動作のためにＤＭＵ１０と
インターフェイスする。データロードおよびストアバッ
ファ９は、データレジスタファイル７とＤＭＵ１０との
間のインターフェイスを提供する。アドレスロードおよ
びストアバッファ６は、アドレスレジスタファイル２と
ＤＭＵ１０との間のインターフェイスを提供する。図２
Ａから図６のデータパス図がビット０に関する構造を示
しているとしても、同じ構造が図中における全てのビッ
トに適用される。
【００４４】簡単なロードおよびコンテキストロード命
令は、ライトバック動作のためにロードバッファ１０
０，１０５（図２Ａ参照）、９０８および９１３（ＬＤ
Ｂ）を用いる。これらのロードバッファ１００，１０
５，９０８および９１３はデータフォワードユニット５
およびアドレスフォワードユニット８の両方においてラ
イトバックバッファから分離されている。コンテキスト
ロード命令は、コンテキストライトバック動作の間の２
ダブルワード段階に関して全ての４つのロードバッファ
１００，１０５，９０８および９１３を利用する。ダブ
ルワードに関する異なるロード命令は、ライトバック動
作の間のダブルワード段階に関して２つのロードバッフ
ァをを利用する。他のロード命令および同様な命令はラ
イトバック動作に関するワード段階に関してバッファ１
００，１０５，９０８および９１３の偶数または奇数ロ
ードバッファを利用する。
令は、ライトバック動作のためにロードバッファ１０
０，１０５（図２Ａ参照）、９０８および９１３（ＬＤ
Ｂ）を用いる。これらのロードバッファ１００，１０
５，９０８および９１３はデータフォワードユニット５
およびアドレスフォワードユニット８の両方においてラ
イトバックバッファから分離されている。コンテキスト
ロード命令は、コンテキストライトバック動作の間の２
ダブルワード段階に関して全ての４つのロードバッファ
１００，１０５，９０８および９１３を利用する。ダブ
ルワードに関する異なるロード命令は、ライトバック動
作の間のダブルワード段階に関して２つのロードバッフ
ァをを利用する。他のロード命令および同様な命令はラ
イトバック動作に関するワード段階に関してバッファ１
００，１０５，９０８および９１３の偶数または奇数ロ
ードバッファを利用する。
【００４５】データロードおよびストアバッファ９内の
ＡＬＩＧＮサブブロック９１４は、バイトおよびハーフ
ワードロード命令に関するゼロおよび符号を操作する。
しかし、ＤＭＵ１０はロードおよびストアスイッチ内に
おける整列されていないバイト、ハーフワード、ワード
およびダブルワードロード動作に関するパッキングされ
ていないロードデータおよびデータ取り扱いを操作す
る。
ＡＬＩＧＮサブブロック９１４は、バイトおよびハーフ
ワードロード命令に関するゼロおよび符号を操作する。
しかし、ＤＭＵ１０はロードおよびストアスイッチ内に
おける整列されていないバイト、ハーフワード、ワード
およびダブルワードロード動作に関するパッキングされ
ていないロードデータおよびデータ取り扱いを操作す
る。
【００４６】簡単なストアおよびコンテキストストア命
令は、ストア動作のためにストアバッファ（ＳＴＢ）１
０１…１０４；９０９…９１２を利用する。コンテキス
トストア命令は、コンテキストストア動作の間の２つの
ダブルワード段階に関して４つの全てのストアバッファ
１０１…１０４；９０９…９１２を利用する。ダブルワ
ードストア命令は、ストア動作の間のダブルワード段階
に関して２つのストアバッファを利用する。他のストア
命令および類似の命令は、ストア動作に関するワード段
階に関して偶数または奇数ストアバッファ１０２，１０
４，９１０，９１２；１０１，１０３，９０９，９１１
を利用する。しかし、ＤＭＵ１０はロードおよびストア
スイッチ内の整列されていないバイト、ハーフワード、
ワードおよびダブルワードストア動作のためのパッキン
グストアデータおよびデータ取り扱いを操作する。
令は、ストア動作のためにストアバッファ（ＳＴＢ）１
０１…１０４；９０９…９１２を利用する。コンテキス
トストア命令は、コンテキストストア動作の間の２つの
ダブルワード段階に関して４つの全てのストアバッファ
１０１…１０４；９０９…９１２を利用する。ダブルワ
ードストア命令は、ストア動作の間のダブルワード段階
に関して２つのストアバッファを利用する。他のストア
命令および類似の命令は、ストア動作に関するワード段
階に関して偶数または奇数ストアバッファ１０２，１０
４，９１０，９１２；１０１，１０３，９０９，９１１
を利用する。しかし、ＤＭＵ１０はロードおよびストア
スイッチ内の整列されていないバイト、ハーフワード、
ワードおよびダブルワードストア動作のためのパッキン
グストアデータおよびデータ取り扱いを操作する。
【００４７】ワードに関するスワップ命令は、その内容
がデータメモリ内容とスワップされるレジスタを必要と
し、この動作は１つの単独サイクルのリード変更ライト
動作として見ることができる。ロードおよびストアバッ
ファ６および９は、スワップ動作を操作する。ワードに
関するスワップ命令は、ワードに関する１つのロード命
令およびワードに関する１つのストア命令を並列に実行
する。実行段階においては、データメモリからのロード
データはロードバッファ９０８および９１３に進み、そ
してレジスタファイルからのストアデータはストアバッ
ファ９０９…９１２に進む。ライトバック段階において
は、ストアデータはデータメモリ１０に進み、そしてロ
ードデータはデータレジスタファイル７に取り込まれ
る。（示されていない）周辺インターフェイスおよび内
部メモリは、スワップ命令を２つの分離された動作とし
て取り扱う。
がデータメモリ内容とスワップされるレジスタを必要と
し、この動作は１つの単独サイクルのリード変更ライト
動作として見ることができる。ロードおよびストアバッ
ファ６および９は、スワップ動作を操作する。ワードに
関するスワップ命令は、ワードに関する１つのロード命
令およびワードに関する１つのストア命令を並列に実行
する。実行段階においては、データメモリからのロード
データはロードバッファ９０８および９１３に進み、そ
してレジスタファイルからのストアデータはストアバッ
ファ９０９…９１２に進む。ライトバック段階において
は、ストアデータはデータメモリ１０に進み、そしてロ
ードデータはデータレジスタファイル７に取り込まれ
る。（示されていない）周辺インターフェイスおよび内
部メモリは、スワップ命令を２つの分離された動作とし
て取り扱う。
【００４８】特別なロードおよびマスク命令に関して
は、単一サイクルのリード変更ライト動作が必要とさ
れ、そしてこの命令はわずかな変更があるものの、上に
説明されたスワップ命令と類似の動作を実行する。ロー
ドおよびマスク命令は、マスク動作を実行するのにマス
クユニット９１５を利用する。ロード動作はデータメモ
リを読み取り、そしてロードバッファ９０８および９１
３を更新するが、しかしレジスタｄ０…ｄ１５を更新す
ることはない。ストア動作はレジスタｄ０…ｄ１５から
ダブルワードを読み取り、そして単独のワードのみをデ
ータメモリ１０内にストアする。データメモリ１０から
のデータはロードバッファ９０８および９１３に進み、
そして実行段階においてレジスタファイル７からのスト
アデータがストアバッファ内に進む。マスクユニット９
１５は、ロードバッファ９０８および９１３からの出力
と下位ワードを合併させるため、ストアバッファ９１１
および９１２からの上位ワードを利用する。ライトバッ
ク段階においては、ストアデータはデータメモリ１０に
進む。データメモリユニット１０と汎用レジスタファイ
ルとの間には、メモリ内に蓄積されているデータへのア
クセスを改善するためにキャッシュメモリを随意的に設
けることができる。
は、単一サイクルのリード変更ライト動作が必要とさ
れ、そしてこの命令はわずかな変更があるものの、上に
説明されたスワップ命令と類似の動作を実行する。ロー
ドおよびマスク命令は、マスク動作を実行するのにマス
クユニット９１５を利用する。ロード動作はデータメモ
リを読み取り、そしてロードバッファ９０８および９１
３を更新するが、しかしレジスタｄ０…ｄ１５を更新す
ることはない。ストア動作はレジスタｄ０…ｄ１５から
ダブルワードを読み取り、そして単独のワードのみをデ
ータメモリ１０内にストアする。データメモリ１０から
のデータはロードバッファ９０８および９１３に進み、
そして実行段階においてレジスタファイル７からのスト
アデータがストアバッファ内に進む。マスクユニット９
１５は、ロードバッファ９０８および９１３からの出力
と下位ワードを合併させるため、ストアバッファ９１１
および９１２からの上位ワードを利用する。ライトバッ
ク段階においては、ストアデータはデータメモリ１０に
進む。データメモリユニット１０と汎用レジスタファイ
ルとの間には、メモリ内に蓄積されているデータへのア
クセスを改善するためにキャッシュメモリを随意的に設
けることができる。
【図１】本発明によるレジスタファイルの機能ブロック
図である。
図である。
【図２】Ａはデータロードおよびストアバッファユニッ
トを示す図であり、Ｂは、アドレスロードおよびストア
バッファユニットを示す図である。
トを示す図であり、Ｂは、アドレスロードおよびストア
バッファユニットを示す図である。
【図３】データレジスタファイルユニットを示す図であ
る。
る。
【図４】アドレスレジスタファイルユニットを示す図で
ある。
ある。
【図５】データフォワードユニットを示す図である。
【図６】アドレスフォワードユニットを示す図である。
【図７】アドレスレジスタセルをより詳細に示した図で
ある。
ある。
【図８】データレジスタセルをより詳細に示した図であ
る。
る。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ロジャー ディー アーノルド アメリカ合衆国 カリフォルニア サニー ヴェイル ケリック コート 566
Claims (20)
- 【請求項１】 データレジスタの組とアドレスレジスタ
の組とを含み、 各レジスタはｎビットの幅を有し、 前記アドレスレジスタと関連するアドレスロードおよび
ストアバッファと、 前記データレジスタと関連するデータロードおよびスト
アバッファと、 前記ストアバッファに接続される複数のバスラインを持
つ１つのバスと、 前記バスに接続される１つのデータメモリユニットとを
含むデータ処理ユニットにおいて、 少なくともｎのデータレジスタがそれぞれのバスライン
に並列に接続されるような方法で、データレジスタが配
置され、 ｎは１よりも大きく、 少なくともｍのアドレスレジスタがそれぞれのバスライ
ンに並列に結合されるような方法で、アドレスレジスタ
が配置され、 ｍは１よりも大きい、ことを特徴とするデータ処理ユニ
ット。 - 【請求項２】 各レジスタが複数のポートを有してお
り、 前記バスラインの少なくとも１つが各レジスタの前記ポ
ートの１つに並列に結合されている、請求項１記載のデ
ータ処理ユニット。 - 【請求項３】 各レジスタが、１つの入力端子および１
つの出力端子を持つ１つのメモリセルと、 入力および出力を持つ複数のトライステートバッファと
を含み、 前記出力端子が前記複数のトライステートバッファの入
力に接続されている、請求項２記載のデータ処理ユニッ
ト。 - 【請求項４】 各レジスタがさらに、複数の伝送ゲート
を含み、前記メモリセルの前記入力端子が前記複数の伝
送ゲートの出力に接続されている、請求項３記載のデー
タ処理ユニット。 - 【請求項５】 前記アドレスレジスタおよび前記データ
レジスタが、前もって規定されたレジスタの組に分割さ
れ、 前記バスラインの少なくとも１つが、レジスタの１つの
組に関連する各レジスタの前記ポートの１つに結合して
いる、請求項２記載のデータ処理ユニット。 - 【請求項６】 少なくとも１つのレジスタの組が偶数レ
ジスタを含み、 少なくとも１つのレジスタの組が奇数レジスタを含む、
請求項５記載のデータ処理ユニット。 - 【請求項７】 前記アドレスレジスタに関連した１つの
アドレスフォワードユニットと、 前記アドレスフォワードユニットに接続された１つの処
理用ユニットをさらに含む、請求項１記載のデータ処理
ユニット。 - 【請求項８】 各アドレスレジスタが複数のポートを有
し、 アドレスフォワードユニットが複数の端子を有し、 前記端子の少なくとも１つが前記アドレスレジスタの少
なくとも１つの前記ポートの１つの結合している。請求
項７記載のデータ処理ユニット。 - 【請求項９】 各レジスタが、１つの入力端子および１
つの出力端子を有する１つのメモリセルと、 入力および出力を持つ複数のトライステートバッファと
を含み、 前記出力端子が前記複数のトライステートバッファの入
力に接続されている、請求項８記載のデータ処理ユニッ
ト。 - 【請求項１０】 各レジスタがさらに、複数の伝送ゲー
トを含み、 前記メモリセルの前記入力端子が前記複数の伝送ゲート
の出力に接続されている、請求項９記載のデータ処理ユ
ニット。 - 【請求項１１】 前記アドレスレジスタが、前もって規
定されたアドレスレジスタの組に分割され、 前記端子の少なくとも１つが、アドレスレジスタの１つ
の組に関連する各アドレスレジスタの前記ポートの１つ
に結合されている、請求項９記載のデータ処理ユニッ
ト。 - 【請求項１２】 アドレスレジスタの少なくとも１つの
組が、偶数アドレスレジスタを含み、 アドレスレジスタの少なくとも１つの組が、奇数アドレ
スレジスタを含む、請求項１１記載のデータ処理ユニッ
ト。 - 【請求項１３】 前記データレジスタと関連する１つの
データフォワードバッファと、 前記データフォワードバッファに接続された１つの処理
用ユニットとをさらに含む、請求項１記載のデータ処理
ユニット。 - 【請求項１４】 各データレジスタが複数のポートを有
し、 データフォワードユニットが複数の端子を有し、 前記端子の少なくとも１つが前記データレジスタの少な
くとも１つの前記ポートの１つに結合されている、請求
項１３記載のデータ処理ユニット。 - 【請求項１５】 各レジスタが、１つの入力端子および
１つの出力端子を持つ１つのメモリセルと、 入力および出力を持つ複数のトライステートバッファと
を含み、 前記出力端子が前記複数のトライステートバッファの入
力に接続されている、請求項１４記載のデータ処理ユニ
ット。 - 【請求項１６】 各レジスタがさらに、複数の伝送ゲー
トを含み、 前記メモリセルの前記入力端子が前記複数の伝送ゲート
の出力に接続されている、請求項１５記載のデータ処理
ユニット。 - 【請求項１７】 前記データレジスタが前もって規定さ
れたデータレジスタの組に分割され、 前記端子の少なくとも１つが、データレジスタの１つの
組に関連した各データレジスタの前記ポートの１つに結
合されている、請求項１４記載のデータ処理ユニット。 - 【請求項１８】 データレジスタの少なくとも１つの組
が偶数データレジスタを含み、 データレジスタの少なくとも１つの組が奇数データレジ
スタを含む、請求項１７記載のデータ処理ユニット。 - 【請求項１９】 １つのアラインユニットが設けられ、 アラインユニットが、偶数または奇数レジスタを前記バ
スを通して、メモリの偶数または奇数アドレスに接続す
る、請求項１記載のデータ処理ユニット。 - 【請求項２０】 １つのマスクユニットが設けられ、マ
スクユニットが少なくとも１つの前記レジスタの少なく
とも１つのポートに接続される、請求項２記載のデータ
処理ユニット。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/928428 | 1997-09-12 | ||
| US08/928,428 US6041387A (en) | 1997-09-12 | 1997-09-12 | Apparatus for read/write-access to registers having register file architecture in a central processing unit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11154089A true JPH11154089A (ja) | 1999-06-08 |
Family
ID=25456221
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10260305A Pending JPH11154089A (ja) | 1997-09-12 | 1998-09-14 | 中央演算装置内のレジスタにリード／ライトアクセスするための装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6041387A (ja) |
| EP (1) | EP0902360B1 (ja) |
| JP (1) | JPH11154089A (ja) |
| KR (1) | KR19990029748A (ja) |
| DE (1) | DE69838701T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005527036A (ja) * | 2002-05-24 | 2005-09-08 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | プロセッサのアドレス発生ユニット |
Families Citing this family (25)
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| US6256725B1 (en) * | 1998-12-04 | 2001-07-03 | Agere Systems Guardian Corp. | Shared datapath processor utilizing stack-based and register-based storage spaces |
| EP1050800A1 (en) | 1999-05-03 | 2000-11-08 | STMicroelectronics SA | A pipelined execution unit |
| US6397324B1 (en) * | 1999-06-18 | 2002-05-28 | Bops, Inc. | Accessing tables in memory banks using load and store address generators sharing store read port of compute register file separated from address register file |
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| US6766440B1 (en) * | 2000-02-18 | 2004-07-20 | Texas Instruments Incorporated | Microprocessor with conditional cross path stall to minimize CPU cycle time length |
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| US20060200649A1 (en) * | 2005-02-17 | 2006-09-07 | Texas Instruments Incorporated | Data alignment and sign extension in a processor |
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| US12288065B2 (en) | 2022-04-29 | 2025-04-29 | Simplex Micro, Inc. | Microprocessor with odd and even register sets |
| US12106114B2 (en) | 2022-04-29 | 2024-10-01 | Simplex Micro, Inc. | Microprocessor with shared read and write buses and instruction issuance to multiple register sets in accordance with a time counter |
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| US12566609B2 (en) | 2023-03-14 | 2026-03-03 | Simplex Micro, Inc. | Microprocessor with apparatus and method for handling of instructions with long throughput |
| US12566613B2 (en) | 2023-11-13 | 2026-03-03 | Simplex Micro, Inc. | Microprocessor with speculative and in-order register sets |
| US12613698B2 (en) | 2024-03-19 | 2026-04-28 | Simplex Micro, Inc. | Apparatus and method for hiding vector load latency in a time-based vector coprocessor |
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1997
- 1997-09-12 US US08/928,428 patent/US6041387A/en not_active Expired - Lifetime
-
1998
- 1998-09-11 EP EP98117255A patent/EP0902360B1/en not_active Expired - Lifetime
- 1998-09-11 DE DE69838701T patent/DE69838701T2/de not_active Expired - Lifetime
- 1998-09-12 KR KR1019980037656A patent/KR19990029748A/ko not_active Withdrawn
- 1998-09-14 JP JP10260305A patent/JPH11154089A/ja active Pending
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|---|---|---|---|---|
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Also Published As
| Publication number | Publication date |
|---|---|
| EP0902360B1 (en) | 2007-11-14 |
| EP0902360A3 (en) | 2002-09-04 |
| DE69838701D1 (de) | 2007-12-27 |
| DE69838701T2 (de) | 2008-10-30 |
| KR19990029748A (ko) | 1999-04-26 |
| EP0902360A2 (en) | 1999-03-17 |
| US6041387A (en) | 2000-03-21 |
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