JPH11154395A - 半導体メモリ装置のデータ保護回路 - Google Patents
半導体メモリ装置のデータ保護回路Info
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- JPH11154395A JPH11154395A JP26608498A JP26608498A JPH11154395A JP H11154395 A JPH11154395 A JP H11154395A JP 26608498 A JP26608498 A JP 26608498A JP 26608498 A JP26608498 A JP 26608498A JP H11154395 A JPH11154395 A JP H11154395A
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Abstract
(57)【要約】
【課題】 使用者以外の他者による貯蔵データの読み出
しを防止し得る半導体メモリ装置のデータ保護回路を提
供しようとする。 【解決手段】 ローデコーダ１０と、コラムデコーダ２
０と、メモリセルアレイ３０と、を備えた半導体メモリ
装置のデータ保護回路において、外部から入力されるア
ドレス信号を変換して出力するアドレス変換部４０と、
変換アドレス信号または前記アドレス信号を選択的に出
力するアドレス選択部５０と、を包含して構成する。
しを防止し得る半導体メモリ装置のデータ保護回路を提
供しようとする。 【解決手段】 ローデコーダ１０と、コラムデコーダ２
０と、メモリセルアレイ３０と、を備えた半導体メモリ
装置のデータ保護回路において、外部から入力されるア
ドレス信号を変換して出力するアドレス変換部４０と、
変換アドレス信号または前記アドレス信号を選択的に出
力するアドレス選択部５０と、を包含して構成する。
Description
【０００１】
【発明の属する技術分野】本発明は、メモリセルに貯蔵
されるデータを保護し得るようにした半導体メモリ装置
のデータ保護回路に関するものである。
されるデータを保護し得るようにした半導体メモリ装置
のデータ保護回路に関するものである。
【０００２】
【従来の技術】従来の半導体メモリ装置においては、図
４に示したように、外部のアドレス発生部（図示され
ず）からアドレス信号ＡＤＤが発生すると、該アドレス
信号ＡＤＤのうちのｎビットのローアドレス（row addr
ess ）信号をデコーディングして、１つのワードライン
を選択するワードライン信号を出力するローデコーダ１
０と、該アドレス信号ＡＤＤのうちのｍビットのコラム
アドレス（column address）信号をデコーディングし
て、１つのビットラインを選択するビットライン信号を
出力するコラムデコーダ２０と、複数のメモリセルを備
え、ローデコーダ１０及びコラムデコーダ２０からのワ
ードライン信号及びビットライン信号によって選択され
たワードライン及びビットラインに該当するメモリセル
に対してデータの書き込み、即ち、ライト（write ）動
作されて貯蔵され、または、データの読み出し、即ち、
リード（read）動作されて外部に出力されるメモリセル
アレイ３０と、を備えて構成されていた。
４に示したように、外部のアドレス発生部（図示され
ず）からアドレス信号ＡＤＤが発生すると、該アドレス
信号ＡＤＤのうちのｎビットのローアドレス（row addr
ess ）信号をデコーディングして、１つのワードライン
を選択するワードライン信号を出力するローデコーダ１
０と、該アドレス信号ＡＤＤのうちのｍビットのコラム
アドレス（column address）信号をデコーディングし
て、１つのビットラインを選択するビットライン信号を
出力するコラムデコーダ２０と、複数のメモリセルを備
え、ローデコーダ１０及びコラムデコーダ２０からのワ
ードライン信号及びビットライン信号によって選択され
たワードライン及びビットラインに該当するメモリセル
に対してデータの書き込み、即ち、ライト（write ）動
作されて貯蔵され、または、データの読み出し、即ち、
リード（read）動作されて外部に出力されるメモリセル
アレイ３０と、を備えて構成されていた。
【０００３】このように構成された従来の半導体メモリ
装置の動作について、以下に説明する。先ず、外部のア
ドレス発生部（図示されず）からアドレス信号ＡＤＤが
発生すると、ローデコーダ１０は、前記アドレス信号Ａ
ＤＤのうちのｎビットのローアドレス信号をデコーディ
ングして、１つのワードライン信号を出力することによ
りワードラインが選択され、コラムデコーダ２０は、前
記アドレス信号ＡＤＤのうちのｍビットのコラムアドレ
ス信号をデコーディングして、１つのビットライン信号
を出力することによりワードラインが選択される。
装置の動作について、以下に説明する。先ず、外部のア
ドレス発生部（図示されず）からアドレス信号ＡＤＤが
発生すると、ローデコーダ１０は、前記アドレス信号Ａ
ＤＤのうちのｎビットのローアドレス信号をデコーディ
ングして、１つのワードライン信号を出力することによ
りワードラインが選択され、コラムデコーダ２０は、前
記アドレス信号ＡＤＤのうちのｍビットのコラムアドレ
ス信号をデコーディングして、１つのビットライン信号
を出力することによりワードラインが選択される。
【０００４】そして、データのリード動作を行うとき
は、前記ローデコーダ１０及びコラムデコーダ２０から
のワードライン信号及びビットライン信号により選択さ
れたワードライン及びビットラインに該当するメモリセ
ルアレイ３０内のメモリセルに貯蔵されたデータが、メ
モリ制御部（図示されず）のリード（read）動作の制御
に従って読み出され、出力端子を通ってデータＤＯＵＴ
として外部に出力される。
は、前記ローデコーダ１０及びコラムデコーダ２０から
のワードライン信号及びビットライン信号により選択さ
れたワードライン及びビットラインに該当するメモリセ
ルアレイ３０内のメモリセルに貯蔵されたデータが、メ
モリ制御部（図示されず）のリード（read）動作の制御
に従って読み出され、出力端子を通ってデータＤＯＵＴ
として外部に出力される。
【０００５】また、データのライト動作を行うときは、
前記メモリ制御部（図示されず）のライト動作の制御に
従い、前記ローデコーダ１０及びコラムデコーダ２０か
らのワードライン信号及びビットライン信号により選択
されたメモリセルアレイ３０内のメモリセルに対して、
新しいデータが貯蔵される。
前記メモリ制御部（図示されず）のライト動作の制御に
従い、前記ローデコーダ１０及びコラムデコーダ２０か
らのワードライン信号及びビットライン信号により選択
されたメモリセルアレイ３０内のメモリセルに対して、
新しいデータが貯蔵される。
【０００６】
【発明が解決しようとする課題】然るに、このような従
来の半導体メモリ装置においては、メモリセルのアドレ
スが判別できれば、メモリセルに貯蔵されたデータを読
み出すことができるため、使用者以外の人によって、メ
モリセルに貯蔵されたデータが容易に読み出されるとい
う不都合な点があった。
来の半導体メモリ装置においては、メモリセルのアドレ
スが判別できれば、メモリセルに貯蔵されたデータを読
み出すことができるため、使用者以外の人によって、メ
モリセルに貯蔵されたデータが容易に読み出されるとい
う不都合な点があった。
【０００７】本発明は、このような従来の問題点に鑑み
てなされたもので、使用者以外の他者による貯蔵データ
の読み出しを防止し得る半導体メモリ装置のデータ保護
回路を提供することを目的とする。
てなされたもので、使用者以外の他者による貯蔵データ
の読み出しを防止し得る半導体メモリ装置のデータ保護
回路を提供することを目的とする。
【０００８】
【課題を解決するための手段】このような目的を達成す
るため、請求項１に記載の発明は、アドレス信号のうち
のローアドレス信号をデコーディングして、１つのワー
ドラインを選択するワードライン信号を出力するローデ
コーダと、前記アドレス信号のうちのコラムアドレス信
号をデコーディングして、１つのビットラインを選択す
るビットライン信号を出力するコラムデコーダと、複数
のメモリセルを備え、前記ローデコーダ及び前記コラム
デコーダからのワードライン信号及びビットライン信号
により選択されるメモリセルに対してデータのライト動
作又はリード動作がなされるメモリセルアレイと、を備
えた半導体メモリ装置に貯蔵されたデータを保護する半
導体メモリ装置のデータ保護回路において、使用者が予
め貯蔵したプログラムデータの実行により生成された貯
蔵データ値を出力し、該貯蔵データ値により前記アドレ
ス信号を変換して変換アドレス信号を出力するアドレス
変換手段と、該アドレス変換手段からの前記貯蔵データ
値と使用者が外部から入力する使用者データ値との比較
結果に応じて、前記アドレス変換手段からの変換アドレ
ス信号又は前記アドレス信号を選択的に出力するアドレ
ス選択手段と、を包含して構成され、前記変換アドレス
信号の出力時に、前記メモリセルアレイから正常なデー
タが出力されることとする。
るため、請求項１に記載の発明は、アドレス信号のうち
のローアドレス信号をデコーディングして、１つのワー
ドラインを選択するワードライン信号を出力するローデ
コーダと、前記アドレス信号のうちのコラムアドレス信
号をデコーディングして、１つのビットラインを選択す
るビットライン信号を出力するコラムデコーダと、複数
のメモリセルを備え、前記ローデコーダ及び前記コラム
デコーダからのワードライン信号及びビットライン信号
により選択されるメモリセルに対してデータのライト動
作又はリード動作がなされるメモリセルアレイと、を備
えた半導体メモリ装置に貯蔵されたデータを保護する半
導体メモリ装置のデータ保護回路において、使用者が予
め貯蔵したプログラムデータの実行により生成された貯
蔵データ値を出力し、該貯蔵データ値により前記アドレ
ス信号を変換して変換アドレス信号を出力するアドレス
変換手段と、該アドレス変換手段からの前記貯蔵データ
値と使用者が外部から入力する使用者データ値との比較
結果に応じて、前記アドレス変換手段からの変換アドレ
ス信号又は前記アドレス信号を選択的に出力するアドレ
ス選択手段と、を包含して構成され、前記変換アドレス
信号の出力時に、前記メモリセルアレイから正常なデー
タが出力されることとする。
【０００９】請求項２に記載の発明では、前記アドレス
選択手段は、前記貯蔵データ値と前記使用者データ値と
を比較し、前記貯蔵データ値と前記使用者データ値とが
一致する場合にはハイレベルの値を出力し、前記貯蔵デ
ータ値と前記使用者データ値とが一致しない場合にはロ
ーレベルの値を出力する比較部と、該比較部からハイレ
ベルの値が出力される場合には前記変換アドレス信号を
出力し、ローレベルの値が出力される場合には前記アド
レス信号を出力する選択部と、を包含して構成される。
選択手段は、前記貯蔵データ値と前記使用者データ値と
を比較し、前記貯蔵データ値と前記使用者データ値とが
一致する場合にはハイレベルの値を出力し、前記貯蔵デ
ータ値と前記使用者データ値とが一致しない場合にはロ
ーレベルの値を出力する比較部と、該比較部からハイレ
ベルの値が出力される場合には前記変換アドレス信号を
出力し、ローレベルの値が出力される場合には前記アド
レス信号を出力する選択部と、を包含して構成される。
【００１０】請求項３に記載の発明では、前記選択部
は、ゲート端子に入力される前記比較部からの出力によ
り制御されて前記変換アドレス信号を選択的に出力する
第１ＮＭＯＳトランジスタと、前記比較部からの出力を
反転させるインバータと、ゲート端子に入力される前記
インバータからの出力により制御されて前記アドレス信
号を選択的に出力する第２ＮＭＯＳトランジスタと、を
包含して構成される。
は、ゲート端子に入力される前記比較部からの出力によ
り制御されて前記変換アドレス信号を選択的に出力する
第１ＮＭＯＳトランジスタと、前記比較部からの出力を
反転させるインバータと、ゲート端子に入力される前記
インバータからの出力により制御されて前記アドレス信
号を選択的に出力する第２ＮＭＯＳトランジスタと、を
包含して構成される。
【００１１】
【発明の実施の形態】以下、本発明の実施の形態を、図
１〜図３を用いて説明する。本発明に係るデータ保護回
路においては、図１に示したように、外部のアドレス発
生部（図示されず）から入力されるアドレス信号ＡＤＤ
のうちのｎビットのローアドレス信号をデコーディング
して、１つのワードラインを選択するワードライン信号
を出力するローデコーダ１０と、該アドレス信号ＡＤＤ
のうちのｍビットのコラムアドレス信号をデコーディン
グして、１つのビットラインを選択するビットライン信
号を出力するコラムデコーダ２０と、複数のメモリセル
を備え、前記ローデコーダ１０及び前記コラムデコーダ
２０からのワードライン信号及びビットライン信号によ
り選択される、該当するメモリセルに対してデータのラ
イト（write ）動作又はリード（read）動作がなされる
メモリセルアレイ３０とを備えた半導体メモリ装置にお
いて、使用者が予め貯蔵したプログラムデータの実行に
より生成された貯蔵データ値ＳＤＶを出力するプログラ
ムデータ貯蔵部４１と、該貯蔵データ値ＳＤＶにより前
記アドレス信号ＡＤＤを変換して変換アドレス信号ＣＡ
ＤＤを出力する変換部４２と、から成るアドレス変換手
段としてのアドレス変換部４０と、該アドレス変換部４
０からの前記貯蔵データ値ＳＤＶと使用者が外部から入
力する使用者データ値ＵＤＶとの比較結果に応じて、前
記アドレス変換部４０からの変換アドレス信号ＣＡＤＤ
又は前記アドレス信号ＡＤＤを選択的に出力するアドレ
ス選択手段としてのアドレス選択部５０と、を包含して
構成されている。
１〜図３を用いて説明する。本発明に係るデータ保護回
路においては、図１に示したように、外部のアドレス発
生部（図示されず）から入力されるアドレス信号ＡＤＤ
のうちのｎビットのローアドレス信号をデコーディング
して、１つのワードラインを選択するワードライン信号
を出力するローデコーダ１０と、該アドレス信号ＡＤＤ
のうちのｍビットのコラムアドレス信号をデコーディン
グして、１つのビットラインを選択するビットライン信
号を出力するコラムデコーダ２０と、複数のメモリセル
を備え、前記ローデコーダ１０及び前記コラムデコーダ
２０からのワードライン信号及びビットライン信号によ
り選択される、該当するメモリセルに対してデータのラ
イト（write ）動作又はリード（read）動作がなされる
メモリセルアレイ３０とを備えた半導体メモリ装置にお
いて、使用者が予め貯蔵したプログラムデータの実行に
より生成された貯蔵データ値ＳＤＶを出力するプログラ
ムデータ貯蔵部４１と、該貯蔵データ値ＳＤＶにより前
記アドレス信号ＡＤＤを変換して変換アドレス信号ＣＡ
ＤＤを出力する変換部４２と、から成るアドレス変換手
段としてのアドレス変換部４０と、該アドレス変換部４
０からの前記貯蔵データ値ＳＤＶと使用者が外部から入
力する使用者データ値ＵＤＶとの比較結果に応じて、前
記アドレス変換部４０からの変換アドレス信号ＣＡＤＤ
又は前記アドレス信号ＡＤＤを選択的に出力するアドレ
ス選択手段としてのアドレス選択部５０と、を包含して
構成されている。
【００１２】ここで、前記プログラムデータ貯蔵部４１
は、使用者が予め用意したプログラムデータを貯蔵し得
るものであり、例えば、フラッシュメモリ（flash memo
ry）やＥＰＲＯＭにて構成される。そして、前記アドレ
ス選択部５０は、前記アドレス変換部４０から出力され
る貯蔵データ値ＳＤＶと使用者により外部から入力され
る使用者データ値ＵＤＶとを比較し、前記貯蔵データ値
ＳＤＶと前記使用者データ値ＵＤＶとが一致する場合に
はハイレベルの値を出力し、前記貯蔵データ値ＳＤＶと
前記使用者データ値ＵＤＶとが一致しない場合にはロー
レベルの値を出力する比較部５１と、該比較部５１から
ハイレベルの値が出力される場合には前記変換アドレス
信号ＣＡＤＤを出力し、ローレベルの値が出力される場
合には前記アドレス信号ＡＤＤを出力する選択部５２
と、を包含して構成されている。
は、使用者が予め用意したプログラムデータを貯蔵し得
るものであり、例えば、フラッシュメモリ（flash memo
ry）やＥＰＲＯＭにて構成される。そして、前記アドレ
ス選択部５０は、前記アドレス変換部４０から出力され
る貯蔵データ値ＳＤＶと使用者により外部から入力され
る使用者データ値ＵＤＶとを比較し、前記貯蔵データ値
ＳＤＶと前記使用者データ値ＵＤＶとが一致する場合に
はハイレベルの値を出力し、前記貯蔵データ値ＳＤＶと
前記使用者データ値ＵＤＶとが一致しない場合にはロー
レベルの値を出力する比較部５１と、該比較部５１から
ハイレベルの値が出力される場合には前記変換アドレス
信号ＣＡＤＤを出力し、ローレベルの値が出力される場
合には前記アドレス信号ＡＤＤを出力する選択部５２
と、を包含して構成されている。
【００１３】前記比較部５１は、２つのデータ値を比較
して、それらが一致しているか否かを判断する一般の回
路素子、例えば、排他的ＮＯＲゲート等を利用すること
ができる。また、前記選択部５２は、ゲート端子に入力
される前記比較部５１からの出力により制御されて、前
記変換アドレス信号ＣＡＤＤを選択的に出力する第１Ｎ
ＭＯＳトランジスタであるトランジスタＮＭ１と、前記
比較部５１からの出力を反転させるインバータＩＮＶ
と、ゲート端子に入力される前記インバータＩＮＶから
の出力により制御されて、前記アドレス信号ＡＤＤを選
択的に出力する第２ＮＭＯＳトランジスタであるトラン
ジスタＮＭ２と、を包含して構成されている。
して、それらが一致しているか否かを判断する一般の回
路素子、例えば、排他的ＮＯＲゲート等を利用すること
ができる。また、前記選択部５２は、ゲート端子に入力
される前記比較部５１からの出力により制御されて、前
記変換アドレス信号ＣＡＤＤを選択的に出力する第１Ｎ
ＭＯＳトランジスタであるトランジスタＮＭ１と、前記
比較部５１からの出力を反転させるインバータＩＮＶ
と、ゲート端子に入力される前記インバータＩＮＶから
の出力により制御されて、前記アドレス信号ＡＤＤを選
択的に出力する第２ＮＭＯＳトランジスタであるトラン
ジスタＮＭ２と、を包含して構成されている。
【００１４】以下、このように構成された本発明に係る
半導体メモリ装置のデータ保護回路の動作及び作用を説
明する。先ず、フラッシュメモリ（flash memory）又は
ＥＰＲＯＭにて構成されたアドレス変換部４０のプログ
ラムデータ貯蔵部４１に、使用者だけが判別可能な任意
のプログラムデータを予め貯蔵させておく。
半導体メモリ装置のデータ保護回路の動作及び作用を説
明する。先ず、フラッシュメモリ（flash memory）又は
ＥＰＲＯＭにて構成されたアドレス変換部４０のプログ
ラムデータ貯蔵部４１に、使用者だけが判別可能な任意
のプログラムデータを予め貯蔵させておく。
【００１５】データのリード動作時には、外部のアドレ
ス発生部（図示されず）からアドレス信号ＡＤＤが入力
されると、前記プログラムデータ貯蔵部４１はプログラ
ムデータを実行して、貯蔵データ値ＳＤＶを出力する。
前記アドレス変換部４０の変換部４２は、前記プログラ
ム貯蔵部４１から出力された貯蔵データ値ＳＤＶによ
り、外部から入力されたアドレス信号ＡＤＤを変換し
て、変換アドレス信号ＣＡＤＤを出力する。
ス発生部（図示されず）からアドレス信号ＡＤＤが入力
されると、前記プログラムデータ貯蔵部４１はプログラ
ムデータを実行して、貯蔵データ値ＳＤＶを出力する。
前記アドレス変換部４０の変換部４２は、前記プログラ
ム貯蔵部４１から出力された貯蔵データ値ＳＤＶによ
り、外部から入力されたアドレス信号ＡＤＤを変換し
て、変換アドレス信号ＣＡＤＤを出力する。
【００１６】尚、アドレス変換部４０は、使用者の所望
により、設計及び構成を変えることが可能である。ここ
で、該アドレス変換部４０の変換部４２により行われる
アドレス信号変換動作は、例えば、外部から入力される
アドレス信号ＡＤＤと、使用者が予め貯蔵したプログラ
ムデータにより生成された貯蔵データ値ＳＤＶとを加算
して、アドレス信号ＡＤＤとは異なる変換アドレス信号
ＣＡＤＤに変換させて出力する動作であるが、前記変換
部４２は、加算動作以外の演算動作を行ってアドレス信
号ＡＤＤを変換するように構成することもできる。
により、設計及び構成を変えることが可能である。ここ
で、該アドレス変換部４０の変換部４２により行われる
アドレス信号変換動作は、例えば、外部から入力される
アドレス信号ＡＤＤと、使用者が予め貯蔵したプログラ
ムデータにより生成された貯蔵データ値ＳＤＶとを加算
して、アドレス信号ＡＤＤとは異なる変換アドレス信号
ＣＡＤＤに変換させて出力する動作であるが、前記変換
部４２は、加算動作以外の演算動作を行ってアドレス信
号ＡＤＤを変換するように構成することもできる。
【００１７】アドレス選択部５０の比較部５１は、前記
アドレス変換部４０から出力された貯蔵データ値ＳＤＶ
と、使用者により入力される使用者データ値ＵＤＶとを
比較して、２つのデータ値が一致する場合にはハイ（hi
gh）レベルの値を出力し、一致しない場合にはロー（lo
w ）レベルの値を出力する。前記アドレス選択部５０の
選択部５２では、前記比較部５１から出力される値がハ
イレベルであるときに、ＮＭＯＳトランジスタＮＭ１が
ターンオンされて、アドレス変換部４０から入力される
変換アドレス信号ＣＡＤＤが出力される。
アドレス変換部４０から出力された貯蔵データ値ＳＤＶ
と、使用者により入力される使用者データ値ＵＤＶとを
比較して、２つのデータ値が一致する場合にはハイ（hi
gh）レベルの値を出力し、一致しない場合にはロー（lo
w ）レベルの値を出力する。前記アドレス選択部５０の
選択部５２では、前記比較部５１から出力される値がハ
イレベルであるときに、ＮＭＯＳトランジスタＮＭ１が
ターンオンされて、アドレス変換部４０から入力される
変換アドレス信号ＣＡＤＤが出力される。
【００１８】従って、ローデコーダ１０及びコラムデコ
ーダ２０は、前記アドレス選択部５０から出力される変
換アドレス信号ＣＡＤＤをデコーディングして、ワード
ライン信号及びビットライン信号を出力する。これによ
り、出力されたワードライン信号及びビットライン信号
によって選択されたワードライン及びビットラインに該
当するメモリセルアレイ３０のメモリセルに貯蔵された
データが、データＤＯＵＴとしてデータバス（図示され
ず）を通って外部に出力される。
ーダ２０は、前記アドレス選択部５０から出力される変
換アドレス信号ＣＡＤＤをデコーディングして、ワード
ライン信号及びビットライン信号を出力する。これによ
り、出力されたワードライン信号及びビットライン信号
によって選択されたワードライン及びビットラインに該
当するメモリセルアレイ３０のメモリセルに貯蔵された
データが、データＤＯＵＴとしてデータバス（図示され
ず）を通って外部に出力される。
【００１９】一方、前記アドレス選択部５０の比較部５
１から出力される値がローレベルであるときには、前記
選択部５２のＮＭＯＳトランジスタＮＭ２がターンオン
されて、外部から入力されたアドレス信号ＡＤＤが出力
される。従って、前記ローデコーダ１０及びコラムデコ
ーダ２０は、外部から入力されたアドレス信号ＡＤＤを
デコーディングして、ワードライン信号及びビットライ
ン信号を出力する。これにより、出力されたワードライ
ン信号及びビットライン信号によって選択されたワード
ライン及びビットラインに該当するメモリセルアレイ３
０のメモリセルに貯蔵されたデータが、データＤＯＵＴ
としてデータバス（図示されず）を通って外部に出力さ
れる。
１から出力される値がローレベルであるときには、前記
選択部５２のＮＭＯＳトランジスタＮＭ２がターンオン
されて、外部から入力されたアドレス信号ＡＤＤが出力
される。従って、前記ローデコーダ１０及びコラムデコ
ーダ２０は、外部から入力されたアドレス信号ＡＤＤを
デコーディングして、ワードライン信号及びビットライ
ン信号を出力する。これにより、出力されたワードライ
ン信号及びビットライン信号によって選択されたワード
ライン及びビットラインに該当するメモリセルアレイ３
０のメモリセルに貯蔵されたデータが、データＤＯＵＴ
としてデータバス（図示されず）を通って外部に出力さ
れる。
【００２０】このように、前記アドレス変換部４０から
出力される貯蔵データ値ＳＤＶと使用者により入力され
る使用者データ値ＵＤＶとが一致するときにメモリセル
アレイ３０から出力されるデータと、それら２つのデー
タ値が一致しないときにメモリセルアレイ３０から出力
されるデータとは、異なるようになる。また、データの
ライト動作を行うときは、前記リード動作時の動作と同
様に、前記アドレス変換部４０により変換された変換ア
ドレス信号ＣＡＤＤに基づいて、メモリセルアレイ３０
の各メモリセルにデータを貯蔵する。
出力される貯蔵データ値ＳＤＶと使用者により入力され
る使用者データ値ＵＤＶとが一致するときにメモリセル
アレイ３０から出力されるデータと、それら２つのデー
タ値が一致しないときにメモリセルアレイ３０から出力
されるデータとは、異なるようになる。また、データの
ライト動作を行うときは、前記リード動作時の動作と同
様に、前記アドレス変換部４０により変換された変換ア
ドレス信号ＣＡＤＤに基づいて、メモリセルアレイ３０
の各メモリセルにデータを貯蔵する。
【００２１】尚、各メモリセルからデータを正確に読み
出すためには、ライト動作により、メモリセルアレイ３
０の各メモリセルに、前記アドレス変換部４０からの変
換アドレス信号ＣＡＤＤに基づいたデータを予め貯蔵し
ておくことが必要である。このように、本実施形態の半
導体メモリ装置のデータ保護回路では、ライト動作時
に、使用者が予め用意したプログラムデータに基づいて
変換された変換アドレス信号ＣＡＤＤにより順次選択さ
れた各メモリセルにデータが貯蔵されているため、リー
ド動作時には、前記変換アドレス信号ＣＡＤＤに基づい
て行う必要がある。従って、他者がメモリセルアレイ３
０に貯蔵されたデータを利用しようとして、でたらめな
使用者データ値ＵＤＶを入力しても、変換アドレス信号
ＣＡＤＤが選択されないため、ライト動作時の順番通り
にデータを読み出すことができず、正常なデータを使用
することができない。
出すためには、ライト動作により、メモリセルアレイ３
０の各メモリセルに、前記アドレス変換部４０からの変
換アドレス信号ＣＡＤＤに基づいたデータを予め貯蔵し
ておくことが必要である。このように、本実施形態の半
導体メモリ装置のデータ保護回路では、ライト動作時
に、使用者が予め用意したプログラムデータに基づいて
変換された変換アドレス信号ＣＡＤＤにより順次選択さ
れた各メモリセルにデータが貯蔵されているため、リー
ド動作時には、前記変換アドレス信号ＣＡＤＤに基づい
て行う必要がある。従って、他者がメモリセルアレイ３
０に貯蔵されたデータを利用しようとして、でたらめな
使用者データ値ＵＤＶを入力しても、変換アドレス信号
ＣＡＤＤが選択されないため、ライト動作時の順番通り
にデータを読み出すことができず、正常なデータを使用
することができない。
【００２２】尚、プログラムデータ変換部４１に使用者
により予め貯蔵されるプログラムデータは、メモリセル
アレイ３０に新たにデータを貯蔵して使用する度毎に、
異なるプログラムデータを用意して使用しても良いし、
又は、異なるプログラムデータが自動的に貯蔵されるよ
うに設定しておいても良い。
により予め貯蔵されるプログラムデータは、メモリセル
アレイ３０に新たにデータを貯蔵して使用する度毎に、
異なるプログラムデータを用意して使用しても良いし、
又は、異なるプログラムデータが自動的に貯蔵されるよ
うに設定しておいても良い。
【００２３】
【発明の効果】以上説明したように、本発明に係る半導
体メモリ装置のデータ保護回路は、使用者により予め貯
蔵されたプログラムデータにより生成された貯蔵データ
値と、使用者が入力する使用者データ値とが一致すると
きのみ、変換アドレス信号が選択されて、メモリセルに
貯蔵されたデータを正確に読み出すことができるため、
他者がでたらめな使用者データ値を入力しても、メモリ
セルアレイに貯蔵されたデータを正確に読み出すことが
できず、メモリセルアレイに貯蔵されたデータを保護し
得るという効果がある。
体メモリ装置のデータ保護回路は、使用者により予め貯
蔵されたプログラムデータにより生成された貯蔵データ
値と、使用者が入力する使用者データ値とが一致すると
きのみ、変換アドレス信号が選択されて、メモリセルに
貯蔵されたデータを正確に読み出すことができるため、
他者がでたらめな使用者データ値を入力しても、メモリ
セルアレイに貯蔵されたデータを正確に読み出すことが
できず、メモリセルアレイに貯蔵されたデータを保護し
得るという効果がある。
【図面の簡単な説明】
【図１】本発明に係る半導体メモリ装置のデータ保護回
路のブロック図である。
路のブロック図である。
【図２】図1 のアドレス変換部のブロック図である。
【図３】図1 のアドレス選択部の回路図である。
【図４】従来の半導体メモリ装置のブロック図である。
１０ ローデコーダ ２０ コラムデコーダ ３０ メモリセルアレイ ４０ アドレス変換部 ４１ プログラムデータ貯蔵部 ４２ 変換部 ５０ アドレス選択部 ５１ 比較部 ５２ 選択部 ＮＭ１，ＮＭ２ ＮＭＯＳトランジスタ ＩＮＶ インバータ
Claims (3)
- 【請求項１】アドレス信号のうちのローアドレス信号を
デコーディングして、１つのワードラインを選択するワ
ードライン信号を出力するローデコーダと、 前記アドレス信号のうちのコラムアドレス信号をデコー
ディングして、１つのビットラインを選択するビットラ
イン信号を出力するコラムデコーダと、 複数のメモリセルを備え、前記ローデコーダ及び前記コ
ラムデコーダからのワードライン信号及びビットライン
信号により選択されるメモリセルに対してデータのライ
ト動作又はリード動作がなされるメモリセルアレイと、
を備えた半導体メモリ装置に貯蔵されたデータを保護す
る半導体メモリ装置のデータ保護回路において、 使用者が予め貯蔵したプログラムデータの実行により生
成された貯蔵データ値を出力し、該貯蔵データ値により
前記アドレス信号を変換して変換アドレス信号を出力す
るアドレス変換手段と、 該アドレス変換手段からの前記貯蔵データ値と使用者が
外部から入力する使用者データ値との比較結果に応じ
て、前記アドレス変換手段からの変換アドレス信号又は
前記アドレス信号を選択的に出力するアドレス選択手段
と、を包含して構成され、 前記変換アドレス信号の出力時に、前記メモリセルアレ
イから正常なデータが出力されることを特徴とする半導
体メモリ装置のデータ保護回路。 - 【請求項２】前記アドレス選択手段は、 前記貯蔵データ値と前記使用者データ値とを比較し、前
記貯蔵データ値と前記使用者データ値とが一致する場合
にはハイレベルの値を出力し、前記貯蔵データ値と前記
使用者データ値とが一致しない場合にはローレベルの値
を出力する比較部と、 該比較部からハイレベルの値が出力される場合には前記
変換アドレス信号を出力し、ローレベルの値が出力され
る場合には前記アドレス信号を出力する選択部と、を包
含して構成されたことを特徴とする請求項１記載の半導
体メモリ装置のデータ保護回路。 - 【請求項３】前記選択部は、 ゲート端子に入力される前記比較部からの出力により制
御されて前記変換アドレス信号を選択的に出力する第１
ＮＭＯＳトランジスタと、 前記比較部からの出力を反転させるインバータと、 ゲート端子に入力される前記インバータからの出力によ
り制御されて前記アドレス信号を選択的に出力する第２
ＮＭＯＳトランジスタと、を包含して構成されたことを
特徴とする請求項２記載の半導体メモリ装置のデータ保
護回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR50435/1997 | 1997-09-30 | ||
| KR1019970050435A KR100253328B1 (ko) | 1997-09-30 | 1997-09-30 | 메모리의 데이터 보호회로 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11154395A true JPH11154395A (ja) | 1999-06-08 |
Family
ID=19522045
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26608498A Pending JPH11154395A (ja) | 1997-09-30 | 1998-09-21 | 半導体メモリ装置のデータ保護回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6101587A (ja) |
| JP (1) | JPH11154395A (ja) |
| KR (1) | KR100253328B1 (ja) |
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| US4087856A (en) * | 1976-06-30 | 1978-05-02 | International Business Machines Corporation | Location dependence for assuring the security of system-control operations |
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| US4521853A (en) * | 1982-06-30 | 1985-06-04 | Texas Instruments Incorporated | Secure microprocessor/microcomputer with secured memory |
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-
1997
- 1997-09-30 KR KR1019970050435A patent/KR100253328B1/ko not_active Expired - Lifetime
-
1998
- 1998-09-03 US US09/145,978 patent/US6101587A/en not_active Expired - Lifetime
- 1998-09-21 JP JP26608498A patent/JPH11154395A/ja active Pending
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| US9747247B2 (en) | 2006-10-13 | 2017-08-29 | Macronix International Co., Ltd. | Serial peripheral interface and method for data transmission |
| US8074046B2 (en) | 2007-08-29 | 2011-12-06 | Kabushiki Kaisha Toshiba | Semiconductor memory device and operation method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990027904A (ko) | 1999-04-15 |
| KR100253328B1 (ko) | 2000-05-01 |
| US6101587A (en) | 2000-08-08 |
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