JPS5898893A - 情報処理装置 - Google Patents
情報処理装置Info
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- JPS5898893A JPS5898893A JP56198185A JP19818581A JPS5898893A JP S5898893 A JPS5898893 A JP S5898893A JP 56198185 A JP56198185 A JP 56198185A JP 19818581 A JP19818581 A JP 19818581A JP S5898893 A JPS5898893 A JP S5898893A
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- JP
- Japan
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- virtual
- memory
- accessed
- access
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- Granted
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/10—Address translation
- G06F12/1027—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB]
- G06F12/1045—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB] associated with a data cache
- G06F12/1063—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB] associated with a data cache the data cache being concurrently virtually addressed
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明はバッファ記憶装置 を備えた仮想記憶制御方式
の情報処理−＃Ｃ置に関する。
の情報処理−＃Ｃ置に関する。
発明の技術的背景
従来、この種の情報処理装置は第１図に示されるように
構成されていた。第１図の構成において、演算制御部（
以下、ＯＰ Ｕと称する）ノから主記憶装置（以下、Ｍ
Ｍと称する）２′！ｉｌ−アクセスする場合、０ＰＵＩ
からアドレスバス３上に出力をれる仮想アドレスはアド
レス変換部４で笑アドレスに変換される。この実アドレ
スはアドレスバス５ｆ介して主記憶制御部（以下、Ｍ
−ＯＮ Ｔと称する）６およびバッファ記憶装置７にそ
れぞれ転送される。一方、チャネル（ＤＭＡ装置）８か
らＭＮ！２をアクセスする場合、チャネル８で生成きれ
る仮想アドレスはチャネル内部のアドレス変換部８ａに
より実アドレスに変換でれる。この実アドレスはＤＭＡ
バス９を経由し、このＤＭＡバス９を制御するＤＭＡコ
ントローラ（以下ＤＭＡ−０ＮＴと称する）１０に転送
される。しかしてＤＭＡ−−ＣＮＴｌ。
構成されていた。第１図の構成において、演算制御部（
以下、ＯＰ Ｕと称する）ノから主記憶装置（以下、Ｍ
Ｍと称する）２′！ｉｌ−アクセスする場合、０ＰＵＩ
からアドレスバス３上に出力をれる仮想アドレスはアド
レス変換部４で笑アドレスに変換される。この実アドレ
スはアドレスバス５ｆ介して主記憶制御部（以下、Ｍ
−ＯＮ Ｔと称する）６およびバッファ記憶装置７にそ
れぞれ転送される。一方、チャネル（ＤＭＡ装置）８か
らＭＮ！２をアクセスする場合、チャネル８で生成きれ
る仮想アドレスはチャネル内部のアドレス変換部８ａに
より実アドレスに変換でれる。この実アドレスはＤＭＡ
バス９を経由し、このＤＭＡバス９を制御するＤＭＡコ
ントローラ（以下ＤＭＡ−０ＮＴと称する）１０に転送
される。しかしてＤＭＡ−−ＣＮＴｌ。
の制御によりＤＭＡバス９上の笑アドレスがＭ−ＯＮ
Ｔ ６およびバッファ記憶装置７に転送される。このバ
ッファ記憶装置７は情報処理装置における処理（メモリ
アクセス）の高速化のために設けられており、ＭＭ２の
記憶内容の一部分の写しを持っている。バッファ記憶装
置７はアドレス変換部４から変換出力される夾アドレス
またはＤ ｈ４ Ａ −ＯＮ ’Ｉ’ Ｉ Ｏから出力
でれる実アドレスによってアクセスされ、たとえばメモ
リリードであってヒツトしていれば対応するデータをデ
ータバス１ノ上に読み出し出力する。
Ｔ ６およびバッファ記憶装置７に転送される。このバ
ッファ記憶装置７は情報処理装置における処理（メモリ
アクセス）の高速化のために設けられており、ＭＭ２の
記憶内容の一部分の写しを持っている。バッファ記憶装
置７はアドレス変換部４から変換出力される夾アドレス
またはＤ ｈ４ Ａ −ＯＮ ’Ｉ’ Ｉ Ｏから出力
でれる実アドレスによってアクセスされ、たとえばメモ
リリードであってヒツトしていれば対応するデータをデ
ータバス１ノ上に読み出し出力する。
なＰ、１２はメモリバスである。
背景技術の問題点
このような従来の情報処理装置では、バッファ記憶装置
へのアクセスは上述したようにアドレス変換部４によっ
てアドレス変換した後の実アドレスを用いて行なわなＯ
ればならず、アクセスに時間がかかる欠点があった。
へのアクセスは上述したようにアドレス変換部４によっ
てアドレス変換した後の実アドレスを用いて行なわなＯ
ればならず、アクセスに時間がかかる欠点があった。
発明のｌ」的
本発明は上記事情に鑑みてなされたものでその目的は、
メモリアクセスにおける処理の昼速化が図れる情報処理
装を苛全提供することにある。
メモリアクセスにおける処理の昼速化が図れる情報処理
装を苛全提供することにある。
発明の概要
バッファ記憶装置ｔへのアクセスをアトｌ７ス変侯前の
仮想アドレスで行なう構成とし、アドレス変換部におけ
る仮想アドレスを実アドレスに変換する処理と、バッフ
ァ記憶装置へのアクセスと全並行して行なうようにする
ものである。
仮想アドレスで行なう構成とし、アドレス変換部におけ
る仮想アドレスを実アドレスに変換する処理と、バッフ
ァ記憶装置へのアクセスと全並行して行なうようにする
ものである。
発明の実施例
填２図は本発明の情報処理装置の一実施例を示すブロッ
ク図である。図中、２１はＣＰＵ。
ク図である。図中、２１はＣＰＵ。
２２ｕＭＭ（主記憶装置）、２３はＣＰＵ２ Ｊから出
力される仮想アトＩノスの転送路としてのアドレスバス
、２４けアドレス変換部である。
力される仮想アトＩノスの転送路としてのアドレスバス
、２４けアドレス変換部である。
アドレス変換部２４はアドレスバス２３上の仮ｉ７４７
トＩ／ ス、！にけ後述するＤ Ｍ Ａ −ｃＮＴｓ
。
トＩ／ ス、！にけ後述するＤ Ｍ Ａ −ｃＮＴｓ
。
から転送される仮想アドレスを実アドレスに変換するよ
うになっている。２５はアドレス変換部２４から変換出
力される実アドレスの転送路としてのアドレスバス、２
６はアドレスバス２５上の央アト１／スを用いてＭ Ｍ
、 ２ ｆアクセスするＡ４−０ＮＴ（主記憶制御部）
である。２７はＭＭ２２の記（、Ｉ内容の一部分の写し
を保持するバッファ記憶装置である。
うになっている。２５はアドレス変換部２４から変換出
力される実アドレスの転送路としてのアドレスバス、２
６はアドレスバス２５上の央アト１／スを用いてＭ Ｍ
、 ２ ｆアクセスするＡ４−０ＮＴ（主記憶制御部）
である。２７はＭＭ２２の記（、Ｉ内容の一部分の写し
を保持するバッファ記憶装置である。
バッファ記憶装置２７はアドレスバス２３上の仮想アド
レス、更にはｌ’）ＭＡ−ＯＮＴｓｏから転送窟れる仮
想アドレスによってアクセスきれるようになっている。
レス、更にはｌ’）ＭＡ−ＯＮＴｓｏから転送窟れる仮
想アドレスによってアクセスきれるようになっている。
２８はチャネル（ＤＭＡ装置″＋７）であり、従来例と
異なってアドレス変神部５− を有していない。２９けＤＭＡバス、３０はＤＭＤＭＡ
−０ＮＴ（Ｄコントローラ）である。
異なってアドレス変神部５− を有していない。２９けＤＭＡバス、３０はＤＭＤＭＡ
−０ＮＴ（Ｄコントローラ）である。
３１はＣＰＵ２１とバッファ記憶装置２７との間のデー
タ転送路としてのデータバス、３２はメモリバスである
。
タ転送路としてのデータバス、３２はメモリバスである
。
第３図は第２図の主要部の構成を詳細に示すものである
。アドレス変換部２４において、４１は０ＰＵ２Ｊから
転送される仮想アト１／スまたはＤＭＡ−０へ１゛３０
側から転送される仮想アドレスのいずれか一方を一嘱択
するセレクタである。４２はセレクタ４ノの選択出力が
１呆持されるレジスタ、４３はアドレス変換バッファで
ある。アドレス変換バッファ４３７′ｉ：ｌ／レジスタ
２の第２喘定フイールド４２ｂの出力によってアクセス
さ扛、ヒツト時に対応する実ページアドレスを発生する
ようになっている。４４はアドレス２＆バツフア４３の
出力（央ヘ−シアトレス）とレジスタ４２の第２喘定フ
イールド４２ｂの出力（ページ内アト１ノス）との連結
情報である実アドレスが保持される１／ジスタである。
。アドレス変換部２４において、４１は０ＰＵ２Ｊから
転送される仮想アト１／スまたはＤＭＡ−０へ１゛３０
側から転送される仮想アドレスのいずれか一方を一嘱択
するセレクタである。４２はセレクタ４ノの選択出力が
１呆持されるレジスタ、４３はアドレス変換バッファで
ある。アドレス変換バッファ４３７′ｉ：ｌ／レジスタ
２の第２喘定フイールド４２ｂの出力によってアクセス
さ扛、ヒツト時に対応する実ページアドレスを発生する
ようになっている。４４はアドレス２＆バツフア４３の
出力（央ヘ−シアトレス）とレジスタ４２の第２喘定フ
イールド４２ｂの出力（ページ内アト１ノス）との連結
情報である実アドレスが保持される１／ジスタである。
バッファ記憶装置２７において、４５け０ＰＵ２１から
転送される仮想アドレス捷たけＤＭＡ−ＣＮ Ｔ３ｏ側
から転送される仮想アドレスのいずれか一方を選択する
セミ／フタである。４６けセレクタ４５の選択出力が保
持されるレジスタ、４７はバッファメモリである。バッ
ファメモリ４．７はｌ／レジスタ６の保持内容によって
アクセスされ、対応するデータを出力または碧き込むよ
うになっている。４８はバッファメモリ４７から出力さ
れるデータが保持プれるレジスタ、４９けＤＭＡ−０Ｎ
ＴＩθから転送をれるデータ、四にはＭＭ２２から読み
出をれるデータが保持をれる１／ジスタである。
転送される仮想アドレス捷たけＤＭＡ−ＣＮ Ｔ３ｏ側
から転送される仮想アドレスのいずれか一方を選択する
セミ／フタである。４６けセレクタ４５の選択出力が保
持されるレジスタ、４７はバッファメモリである。バッ
ファメモリ４．７はｌ／レジスタ６の保持内容によって
アクセスされ、対応するデータを出力または碧き込むよ
うになっている。４８はバッファメモリ４７から出力さ
れるデータが保持プれるレジスタ、４９けＤＭＡ−０Ｎ
ＴＩθから転送をれるデータ、四にはＭＭ２２から読み
出をれるデータが保持をれる１／ジスタである。
０ＰＵ２１において５０はバッファ記憶装置２７（のＩ
／レジスタ８）から転送きれるデータが保持されるレジ
スタである。５１はＣＰＵ、？ １からＭＭ２２ｆアク
セスする際に出力されるアドレス（論理アドレス）が保
持されるレジスタ、５２は多束仮想空間において実際に
動作している空間を識別するための空間識別情報（以下
、空間ＩＤと称する）が保持されるＩ／レジスタある。
／レジスタ８）から転送きれるデータが保持されるレジ
スタである。５１はＣＰＵ、？ １からＭＭ２２ｆアク
セスする際に出力されるアドレス（論理アドレス）が保
持されるレジスタ、５２は多束仮想空間において実際に
動作している空間を識別するための空間識別情報（以下
、空間ＩＤと称する）が保持されるＩ／レジスタある。
レジスタ５１に保持されるアトｌメス（ｄ−仮想空間内
の論理アドレスでちり、従来例における仮想アト１ノス
に相当するものである。本実施例ではこのレジスタ５１
の保持内容（−仮想空間内の論理アドレス）と、レジス
タ５２ （Ｑ ’ｌ 持内容（空１’ｔ４Ｊ Ｉ Ｉ）
）との連結情報全ＭＭ２２をアクセスするだめの板間
アドレスとしていることに注意されたい。すなわち、本
実施例における仮想アドレスけ、ｙＢ ４図に示される
ように空間ＩＤと、この空間ＬＤで指定される仮想空間
内の論理アドレスとから成っている。
の論理アドレスでちり、従来例における仮想アト１ノス
に相当するものである。本実施例ではこのレジスタ５１
の保持内容（−仮想空間内の論理アドレス）と、レジス
タ５２ （Ｑ ’ｌ 持内容（空１’ｔ４Ｊ Ｉ Ｉ）
）との連結情報全ＭＭ２２をアクセスするだめの板間
アドレスとしていることに注意されたい。すなわち、本
実施例における仮想アドレスけ、ｙＢ ４図に示される
ように空間ＩＤと、この空間ＬＤで指定される仮想空間
内の論理アドレスとから成っている。
第５図はアトＩ／ス変笑部２４の挟部構成の模式図であ
り、アドレス変換バッファ４３ばたとえばセット・アソ
シアティブ方式のメモリ６１．。
り、アドレス変換バッファ４３ばたとえばセット・アソ
シアティブ方式のメモリ６１．。
６１、で構成されるアドレス変換テーブル６ノを有して
いる。このアトｌメス′（傳テーブル６）はページアド
レスに対する空間ＩＤ、セグメントアト１／ス、および
実ページアドレスの対応テーブルである。本実、四例に
おいて、仮想アトｌ／ス中の論理アト１／スは第５図に
示されるようにセグメントアト【／ス、ページアトＩノ
ス、およびページ内アドレスから成っている。しかして
レジスタ４２に保持されている仮想アドレス中のページ
アドレスによってアドレスグｒ換テーブル６１が索引さ
れる。６２はアドレス変換テーブル６ノから読み出され
る空間ＩＤおよびセグメントアドレスの連結情報（変換
対）と、レジスタ４２に保持されている仮想アドレス中
の空間ＩＤおよびセグメントアドレスの４ ｆＴ情報と
の一致をメモリ単位で検出する比較器群、６３はセミ／
フタでちる。セミ／フタ６３はアトＩ／スｆ換テーブル
ｂｌ（メモリ６１１，６１．）から読み出される実ペー
ジアドレスを比較群６２の検出出力に応じて選択するよ
うになっている。
いる。このアトｌメス′（傳テーブル６）はページアド
レスに対する空間ＩＤ、セグメントアト１／ス、および
実ページアドレスの対応テーブルである。本実、四例に
おいて、仮想アトｌ／ス中の論理アト１／スは第５図に
示されるようにセグメントアト【／ス、ページアトＩノ
ス、およびページ内アドレスから成っている。しかして
レジスタ４２に保持されている仮想アドレス中のページ
アドレスによってアドレスグｒ換テーブル６１が索引さ
れる。６２はアドレス変換テーブル６ノから読み出され
る空間ＩＤおよびセグメントアドレスの連結情報（変換
対）と、レジスタ４２に保持されている仮想アドレス中
の空間ＩＤおよびセグメントアドレスの４ ｆＴ情報と
の一致をメモリ単位で検出する比較器群、６３はセミ／
フタでちる。セミ／フタ６３はアトＩ／スｆ換テーブル
ｂｌ（メモリ６１１，６１．）から読み出される実ペー
ジアドレスを比較群６２の検出出力に応じて選択するよ
うになっている。
第６図はバッファ記憶装置２７の要部構成の模式図であ
り、バッファメモＩＪ ４７ Ｉ！′ｉたとえばセット
・アソシアティブ方式のメモリ７ハ〜７１ｎで構成され
るディレクトリ７２およびブロックデータ格納部７３を
有している。このディ１ツクトリフ２はカラムアドレス
に対する空ｌ”ｎ５ Ｉ Ｄおよびブロックアドレスの
対応テーブルである。
り、バッファメモＩＪ ４７ Ｉ！′ｉたとえばセット
・アソシアティブ方式のメモリ７ハ〜７１ｎで構成され
るディレクトリ７２およびブロックデータ格納部７３を
有している。このディ１ツクトリフ２はカラムアドレス
に対する空ｌ”ｎ５ Ｉ Ｄおよびブロックアドレスの
対応テーブルである。
ブロックデータ格納部７３は、ティ１／クトリ７２に登
録されている空間ＩＤおよびブロックアドレスの連結情
報に対応するＭ Ｍ ２２のブロック位置の内容の写し
くブロックデータ）を格納１−るものである。７４はブ
ロックデータ格納部７３内のたとえばメモリ７１．にお
ける成るカラムアドレスに対応するデータ格納領域であ
る。本実施１りｉｊにおいて仮想アト１７ス中の論理ア
ドレスは第６図に示されるようにブロックアドレス、カ
ラムアドレス、およびブロック内アドレスからも成って
いる。しかして、１／ジスタ４６に保持されている仮想
アドレス中のカラムアドレスによってディレクトリ７２
が索引される。７５はディレクトリ７２から読み出され
る空ｊｉｊＩＩ Ｄおよびブロックアドレスの連結情報
と、レジスタ４６に保持されている（Ｅｌ意想アドレス
中空間ＩＤおよびブロックアドレスの連結情報との一致
全メモリ単位で検出する比較器群である。この比較群７
５の検出出力（＜応じて、ブロックデータ格納部７３（
メモｌ７７７、〜７１ｎ）の対応するデータ格納領域が
選択されるようになっている。
録されている空間ＩＤおよびブロックアドレスの連結情
報に対応するＭ Ｍ ２２のブロック位置の内容の写し
くブロックデータ）を格納１−るものである。７４はブ
ロックデータ格納部７３内のたとえばメモリ７１．にお
ける成るカラムアドレスに対応するデータ格納領域であ
る。本実施１りｉｊにおいて仮想アト１７ス中の論理ア
ドレスは第６図に示されるようにブロックアドレス、カ
ラムアドレス、およびブロック内アドレスからも成って
いる。しかして、１／ジスタ４６に保持されている仮想
アドレス中のカラムアドレスによってディレクトリ７２
が索引される。７５はディレクトリ７２から読み出され
る空ｊｉｊＩＩ Ｄおよびブロックアドレスの連結情報
と、レジスタ４６に保持されている（Ｅｌ意想アドレス
中空間ＩＤおよびブロックアドレスの連結情報との一致
全メモリ単位で検出する比較器群である。この比較群７
５の検出出力（＜応じて、ブロックデータ格納部７３（
メモｌ７７７、〜７１ｎ）の対応するデータ格納領域が
選択されるようになっている。
次に本発明の一実施例のｈ作を説明する。まず、ＣＰＵ
２ Ｊからメモリリードする場合について説明する。０
ＰＵ２１のレジスタ５２ （ｔｃ （ｉその時点で動作
中の仮想空間の識別子である空間ＩＤが保持されろ。こ
の空間ＩＤＩｄオペレーティングシステムが管理するも
のである。一方、ＯＰ Ｕ ２１のＩレジスタ５〕には
その時点で動作中の仮想空間の論理アドレスが保持され
る。しかしてレジスタ５２．５１の各保持内容の連結情
報すなわち仮想アドレスはアドレスバス２３を経由して
アドレス変換部２４およびバッファ記憶装置２７１．’
［それぞれ転送される。
２ Ｊからメモリリードする場合について説明する。０
ＰＵ２１のレジスタ５２ （ｔｃ （ｉその時点で動作
中の仮想空間の識別子である空間ＩＤが保持されろ。こ
の空間ＩＤＩｄオペレーティングシステムが管理するも
のである。一方、ＯＰ Ｕ ２１のＩレジスタ５〕には
その時点で動作中の仮想空間の論理アドレスが保持され
る。しかしてレジスタ５２．５１の各保持内容の連結情
報すなわち仮想アドレスはアドレスバス２３を経由して
アドレス変換部２４およびバッファ記憶装置２７１．’
［それぞれ転送される。
アドレス変換部２４に転送された仮想アドレスｉｄセ１
ノクタ４１ｆ介してレジスタ４２に保持される。そして
、レジスタ４２に保持されている仮想アドレス中のペー
ジアドレス（でよってアドレス変換テーブル６１が索引
される。これにより、各メモＩＪ ６Ｊ、 、６１．か
ら対応する空間■１−）とセグメントアドレスとの連結
情報（変換対）、および実ページアドレスが読み出され
る。比較器８４６２は、これら空間Ｉ Ｄとセグメント
アドレスとの連結情報の中に、レジスタ４２に保持され
ている仮、史アドレス中の’２ 間Ｉ Ｉ）とセグメン
トアドレスとの連結情報に一致するものがあるか否か、
すなわち上記仮想アト１ノスに対応する変換対がアドレ
ス変換デープル６１（メモリ６１、 、６１． ） ｉ
／こ登録されているか否かを検出する。比ｖ９器群６２
は上記変換対刀為アトＩ／ス変換テーブル６１’ｌＣ登
録されている場合、すなわちヒツトしている場合、対応
する実ページアドレス全選択するための渕択信号をセレ
クタ６３に出力する。これにより、メモリ６１．．６１
．から読み出される央ページアドレスのいずれか一方が
７択される。そして、セレクタ６３から培沢出力される
夷ベージアドレスと、レジスタ４２に保持されている仮
想アドレス中のページ内アドレスとの連結情報すなわち
実アドレスがレジスタ４４に保持される。このようにし
て、アドレス変換部２４において仮想アドレスが実アド
レスに変換される。なお、比較器群６２による比叔の結
果、アト１ノス変換テーブル６１に上記対応する変換対
が登録されていないことが検出これた場合には、割込み
が発生してＭＭ２２上に置かれであるアドレス変換テー
ブルによるアドレス変換が行なわれる。これらセット・
アソシアティブ方式のメモリ（６１＋ ＋６ｂ ）の％
作、践２２上にあるアドレス変換テーブル１でよるアド
レス変換の方法等には公知の方法が種々あるが、ここで
は触れ、ｔい。
ノクタ４１ｆ介してレジスタ４２に保持される。そして
、レジスタ４２に保持されている仮想アドレス中のペー
ジアドレス（でよってアドレス変換テーブル６１が索引
される。これにより、各メモＩＪ ６Ｊ、 、６１．か
ら対応する空間■１−）とセグメントアドレスとの連結
情報（変換対）、および実ページアドレスが読み出され
る。比較器８４６２は、これら空間Ｉ Ｄとセグメント
アドレスとの連結情報の中に、レジスタ４２に保持され
ている仮、史アドレス中の’２ 間Ｉ Ｉ）とセグメン
トアドレスとの連結情報に一致するものがあるか否か、
すなわち上記仮想アト１ノスに対応する変換対がアドレ
ス変換デープル６１（メモリ６１、 、６１． ） ｉ
／こ登録されているか否かを検出する。比ｖ９器群６２
は上記変換対刀為アトＩ／ス変換テーブル６１’ｌＣ登
録されている場合、すなわちヒツトしている場合、対応
する実ページアドレス全選択するための渕択信号をセレ
クタ６３に出力する。これにより、メモリ６１．．６１
．から読み出される央ページアドレスのいずれか一方が
７択される。そして、セレクタ６３から培沢出力される
夷ベージアドレスと、レジスタ４２に保持されている仮
想アドレス中のページ内アドレスとの連結情報すなわち
実アドレスがレジスタ４４に保持される。このようにし
て、アドレス変換部２４において仮想アドレスが実アド
レスに変換される。なお、比較器群６２による比叔の結
果、アト１ノス変換テーブル６１に上記対応する変換対
が登録されていないことが検出これた場合には、割込み
が発生してＭＭ２２上に置かれであるアドレス変換テー
ブルによるアドレス変換が行なわれる。これらセット・
アソシアティブ方式のメモリ（６１＋ ＋６ｂ ）の％
作、践２２上にあるアドレス変換テーブル１でよるアド
レス変換の方法等には公知の方法が種々あるが、ここで
は触れ、ｔい。
上述したアドレス変換部２４による仮想アト１／スから
実アドレスへの変換処理と並行して、以下（で示すよう
にバッファ記憶装置２７に対するアクセス処理が行なわ
れる。ＣＰＵ２７からアドレスバス２３上に出力された
仮想アドレスは前述したようにアドレス変換部２４２よ
びバッファ記憶装置２７にそれぞれ転送される。バッフ
ァ記憶装置２７に転送された仮想アドレスハセレクタ４
５を介してＩ／レジスタ６に保持感れる。そして、Ｉレ
ジスタ４６に保持をれている仮想アドレス中のカラムア
ドレスによってディ１ツクトリフ２が索引きれる。これ
により各メモリ７１．〜７１ｎから対応する空間ＩＤお
よびブロックアドレスの連結情報がそれぞれ！’Ｆみ出
される。比較器群７５は、これら空間ＩＤおよびブロッ
クアト１７スの連結情報の中に、レジスタ４６に保持さ
れている仮想アドレス中の空間ＩＤおよびブロックアド
レスの連、漬情報に一致するものがあるか否か全検出す
る。一致するものがある場合、比較器群７ ｓ ｆｆブ
ロックデータ格納部７３内の一致舛・結′ｒｋ 報に対
応するデータ格納領域全選択するための遠択倍号を出力
する。これにより対応するデータ格納領域、たとえはデ
ータ格納領域７４が選択さｎる。そして、レジスタ４６
に保持されている仮想アドレス中のブロック内アドレス
によってデータ格納領域７４に対する耽み出し位置が指
定きれ、ブロックデータ中の対１芯するデータが読み出
される。このデ−タけｌノジスタ４８に保持された後デ
ータバス３１を経由してＣＰＵ２１に転送される。
実アドレスへの変換処理と並行して、以下（で示すよう
にバッファ記憶装置２７に対するアクセス処理が行なわ
れる。ＣＰＵ２７からアドレスバス２３上に出力された
仮想アドレスは前述したようにアドレス変換部２４２よ
びバッファ記憶装置２７にそれぞれ転送される。バッフ
ァ記憶装置２７に転送された仮想アドレスハセレクタ４
５を介してＩ／レジスタ６に保持感れる。そして、Ｉレ
ジスタ４６に保持をれている仮想アドレス中のカラムア
ドレスによってディ１ツクトリフ２が索引きれる。これ
により各メモリ７１．〜７１ｎから対応する空間ＩＤお
よびブロックアドレスの連結情報がそれぞれ！’Ｆみ出
される。比較器群７５は、これら空間ＩＤおよびブロッ
クアト１７スの連結情報の中に、レジスタ４６に保持さ
れている仮想アドレス中の空間ＩＤおよびブロックアド
レスの連、漬情報に一致するものがあるか否か全検出す
る。一致するものがある場合、比較器群７ ｓ ｆｆブ
ロックデータ格納部７３内の一致舛・結′ｒｋ 報に対
応するデータ格納領域全選択するための遠択倍号を出力
する。これにより対応するデータ格納領域、たとえはデ
ータ格納領域７４が選択さｎる。そして、レジスタ４６
に保持されている仮想アドレス中のブロック内アドレス
によってデータ格納領域７４に対する耽み出し位置が指
定きれ、ブロックデータ中の対１芯するデータが読み出
される。このデ−タけｌノジスタ４８に保持された後デ
ータバス３１を経由してＣＰＵ２１に転送される。
このように本実施例によれば、バッファ記憶装置２７が
イル想アドレスでアクセスできるので、バッファ記へさ
＼％ ｉｉ：４： ２７に対するアクセスと、アト１／
ス変換部２４でのアト１ノス変傅処片と全並行して行−
ｔうことかでさる。したかつて仮想アトｌメスをいった
ん夷アト１ノスに変換し、この変＋１１！！移二の一丸
アドレスケ用いてバッファ言已１丁祿４斐１′なをアク
セスする従来の情報処理装置今にくらべ処理時１１（１
が著しく短縮さ扛る。
イル想アドレスでアクセスできるので、バッファ記へさ
＼％ ｉｉ：４： ２７に対するアクセスと、アト１／
ス変換部２４でのアト１ノス変傅処片と全並行して行−
ｔうことかでさる。したかつて仮想アトｌメスをいった
ん夷アト１ノスに変換し、この変＋１１！！移二の一丸
アドレスケ用いてバッファ言已１丁祿４斐１′なをアク
セスする従来の情報処理装置今にくらべ処理時１１（１
が著しく短縮さ扛る。
ところで、多重仮想記憶制御を行なう悄訓※処理装、ｑ
ｆｆｉ Ｋ ’）つては、一般に仮想空間の切り換わり
ごとＶこアト１／ス変洟バツフアの無効化が必要があっ
た。こ庇はバッファメモリについても同様であつ／こ。
ｆｆｉ Ｋ ’）つては、一般に仮想空間の切り換わり
ごとＶこアト１／ス変洟バツフアの無効化が必要があっ
た。こ庇はバッファメモリについても同様であつ／こ。
このため従来の情報処理では、上記無効化のだめのノ・
−ドウエアを必要とするとともに、無効化（ｌてよって
アトｌノスｆ侠バッファやバッファメモリをアクセスす
る除のヒツト率が低ドし、処理速ルニが低−ドする欠点
があった。
−ドウエアを必要とするとともに、無効化（ｌてよって
アトｌノスｆ侠バッファやバッファメモリをアクセスす
る除のヒツト率が低ドし、処理速ルニが低−ドする欠点
があった。
これに対し本実施例で！・ま、アト１／ス変洟バツフア
４３、史（はバッファメモリ４７をアクセスするための
仮想アトｌノス中に全仮想空間を識別する空間ＩＤが含
寸れているため、たとえ仮想空間が切り−）処わっても
空間が重なる恐れがない。したがって、仮想空間の切り
換わりによるアドレス変換バッファ４３およびバッファ
メモリ４７の無効化が不要となる。この結果、本実施例
によればアドレス変換バッファ４３およびバッファメモ
リ４７に対するアクセス時のヒツト率が著しく向上し処
理速度が肖速となる。しかも、上記無効化のためのハー
ドウェアが不要となる。
４３、史（はバッファメモリ４７をアクセスするための
仮想アトｌノス中に全仮想空間を識別する空間ＩＤが含
寸れているため、たとえ仮想空間が切り−）処わっても
空間が重なる恐れがない。したがって、仮想空間の切り
換わりによるアドレス変換バッファ４３およびバッファ
メモリ４７の無効化が不要となる。この結果、本実施例
によればアドレス変換バッファ４３およびバッファメモ
リ４７に対するアクセス時のヒツト率が著しく向上し処
理速度が肖速となる。しかも、上記無効化のためのハー
ドウェアが不要となる。
次にＤ Ｍ、 Ａ、 −ＯＮ Ｔ ３ ｏ側からＭ Ｍ
２２をライトアクセスする場合について説明する。Ｄ
ＭＡ−ＣＮＴ３０イＵ１１からＭＭ２２にデータを書き
込む場合、その書き込み対象となるＭ Ｍ ２２内の領
域の内容の写しがバッファメモリ４７にもあれば、＋Ｖ
＋ Ｍ ２２にデータを叶き込むとともにバッファメモ
リ４７にもチータラ書き込まなければならない。たとえ
ばチャネル２８からＭＭ２２をアクセスするためにＤＭ
Ａバス２９上に送出された仮想アドレスはＤ Ｍ Ａ
−ＯＮ ’Ｌ’ ｓ ｏを介してアト１／ス変換部２４
およびバッファ記憶装置２７ Ｋ転送される。しかして
、この転送されたアトｌノスは前述したＣＰＵ２１から
のアクセスの場と同様にアドレス変換部２４およびバッ
ファ記憶装置２７内の各レジスタ４２ 、４６に保持の をれる。そして、レジスタ４６Ｊｆ、保持内容（仮想ア
ドレス）に基ついて、バックアメモリ４７内のディレク
トリ７２が参照きれ、その仮想アドレス（で示されるブ
ロック）が登録されていれげ、ブロックデータ格納部７
３内の対応するデータ格納領域にＤＭＡ−ＣＮＴｓ ｏ
側から転送されるデータが書き込でれる。なお、このデ
ータはＤｋｌＡ−ＯＮＴＪＯを介してバッファ記憶装屓
２７内のレジスタ４９に保持されている。
２２をライトアクセスする場合について説明する。Ｄ
ＭＡ−ＣＮＴ３０イＵ１１からＭＭ２２にデータを書き
込む場合、その書き込み対象となるＭ Ｍ ２２内の領
域の内容の写しがバッファメモリ４７にもあれば、＋Ｖ
＋ Ｍ ２２にデータを叶き込むとともにバッファメモ
リ４７にもチータラ書き込まなければならない。たとえ
ばチャネル２８からＭＭ２２をアクセスするためにＤＭ
Ａバス２９上に送出された仮想アドレスはＤ Ｍ Ａ
−ＯＮ ’Ｌ’ ｓ ｏを介してアト１／ス変換部２４
およびバッファ記憶装置２７ Ｋ転送される。しかして
、この転送されたアトｌノスは前述したＣＰＵ２１から
のアクセスの場と同様にアドレス変換部２４およびバッ
ファ記憶装置２７内の各レジスタ４２ 、４６に保持の をれる。そして、レジスタ４６Ｊｆ、保持内容（仮想ア
ドレス）に基ついて、バックアメモリ４７内のディレク
トリ７２が参照きれ、その仮想アドレス（で示されるブ
ロック）が登録されていれげ、ブロックデータ格納部７
３内の対応するデータ格納領域にＤＭＡ−ＣＮＴｓ ｏ
側から転送されるデータが書き込でれる。なお、このデ
ータはＤｋｌＡ−ＯＮＴＪＯを介してバッファ記憶装屓
２７内のレジスタ４９に保持されている。
才だ、上述したバッファメモリ４７に対するアクセスと
並行して、前述したＣＰＵ２１からのアクセスの場合と
同様にアドレス変換部２４における仮想アドレスから実
アト１／スへのアドレス変換が祈々われる。アドレス変
換部２４から変換出力される夷アト１／ス１はＭ−ＣＮ
Ｔ２６に転送される。ｌ’ｔ、Ｉ −ＯＮ Ｔ ２６
ｆてはＤΔ４Ａ−ＯＮＴＪＯ（ｔｉｌｌからデータも転
送されている。この結果、Ｍ−ＣＮＴ２６により上館実
アドレスを用いてＭＭ２２がアクセスされ、バッファメ
モリ４７に書き込まれたデータと同じデータがＭＭ２２
に書き込まれる。このように本実施例によれば、アドレ
ス変換部２４を０ＰＵ２１およびチャネル２８が共用す
ることができるので、チャネル２８側に従来のようにア
ドレス変換部を設ける必要がない。
並行して、前述したＣＰＵ２１からのアクセスの場合と
同様にアドレス変換部２４における仮想アドレスから実
アト１／スへのアドレス変換が祈々われる。アドレス変
換部２４から変換出力される夷アト１／ス１はＭ−ＣＮ
Ｔ２６に転送される。ｌ’ｔ、Ｉ −ＯＮ Ｔ ２６
ｆてはＤΔ４Ａ−ＯＮＴＪＯ（ｔｉｌｌからデータも転
送されている。この結果、Ｍ−ＣＮＴ２６により上館実
アドレスを用いてＭＭ２２がアクセスされ、バッファメ
モリ４７に書き込まれたデータと同じデータがＭＭ２２
に書き込まれる。このように本実施例によれば、アドレ
ス変換部２４を０ＰＵ２１およびチャネル２８が共用す
ることができるので、チャネル２８側に従来のようにア
ドレス変換部を設ける必要がない。
発明の効果
以上詳述したように本発明の情報処理装置によれば、バ
ッファ記憶装置へのアクセスがアドレス変換前の仮想ア
ドレスで行なえるので、アドレス変換部における仮想ア
ドレスを実アドレスに変換する処理と、バッファ記憶装
置へのアクセスとを並行して行なうことができ、もって
メ♀′リアクセスにおける処理の高速化が図れる。
ッファ記憶装置へのアクセスがアドレス変換前の仮想ア
ドレスで行なえるので、アドレス変換部における仮想ア
ドレスを実アドレスに変換する処理と、バッファ記憶装
置へのアクセスとを並行して行なうことができ、もって
メ♀′リアクセスにおける処理の高速化が図れる。
第１図は従来例を示すブロック図、第２図は本発明の情
報処理装置の一実施例ケ示すブロック図、第３図は上記
実施例における主戟部の構成を詳細に示すブロック図、
第４図は上記￥雄側で適用きれる仮想アトＩ／スのフォ
ーマットを示す図、第５図はアト１／ス変換部の要部構
成の模式図、第６図はバッファ記憶装置の要部構成の模
式喝である。 １．２１・・・演■制御部（ＣＰＵ ）、２，２２・・
・主記憶装％ｆ （Ｎ Ｍ ）、４，２４・・・アドレ
ス変換部、４８〜５０・・・１／ジスク、４３・・・ア
ドレス変換バッファ、４７・・・バッファメモリ、６１
・・・アト１ノス変換チーフル、７２・・・ディレクト
リ、７３・・・ブロックデータ格納領域。 出願人代理人 弁理士 鈴 江 武 彦１９− 第４図 第５図 ゛叉Ｘ−シアドレヌ 公−〉１つ７トしス第６図 ８
報処理装置の一実施例ケ示すブロック図、第３図は上記
実施例における主戟部の構成を詳細に示すブロック図、
第４図は上記￥雄側で適用きれる仮想アトＩ／スのフォ
ーマットを示す図、第５図はアト１／ス変換部の要部構
成の模式図、第６図はバッファ記憶装置の要部構成の模
式喝である。 １．２１・・・演■制御部（ＣＰＵ ）、２，２２・・
・主記憶装％ｆ （Ｎ Ｍ ）、４，２４・・・アドレ
ス変換部、４８〜５０・・・１／ジスク、４３・・・ア
ドレス変換バッファ、４７・・・バッファメモリ、６１
・・・アト１ノス変換チーフル、７２・・・ディレクト
リ、７３・・・ブロックデータ格納領域。 出願人代理人 弁理士 鈴 江 武 彦１９− 第４図 第５図 ゛叉Ｘ−シアドレヌ 公−〉１つ７トしス第６図 ８
Claims (3)
- （１）仮想記憶制御方式の情報処理装置において、少な
くとも演算制御部から主記憶装置ヲアクセスする際に出
力される仮想アドレスヲ笑アドレスに変換するアドレス
変換部と、上記主記憶装置の記憶テークの一部分の与し
を保持し、上記演算制御部から主記憶装置をアクセスす
る際に出力されるアドレス変換前の仮想アドレス、およ
びＤＭＡ装置から主記憶装置をアクセスする際に出力さ
れるアドレス変換前の仮想アドレスのいずれにてもアク
セスされるバッファ記憶装置とを具備し、少なくとも上
記演算制御部から上記主記憶装置をアクセスする際に上
記アドレス変換部によるアドレス変換と上記バッファ記
憶装置へのアクセスとが兼行して行なわれるように構成
されていること？特徴とする情報処理装置。 - （２）上記アドレス変換部は上記演算制御部とＤＭＡ装
置とにより共用されることを特徴とする特許請求のネｈ
ＷＩ第１項記載の情報処理装置。 - （３）全仮想空間を識別するための空間識別情報全保持
する１７ジスタを有し、このレジスタの保持内容と一仮
Ｍ空間内の仮想アドレスとにより、上記アドレス変換部
で実アト１ノスに変換される上記仮想アドレスが構成烙
れていることを特徴とする特許請求の範囲第１項または
第２項記載の情報処理装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56198185A JPS5898893A (ja) | 1981-12-09 | 1981-12-09 | 情報処理装置 |
| US06/441,095 US4495575A (en) | 1981-12-09 | 1982-11-12 | Information processing apparatus for virtual storage control system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56198185A JPS5898893A (ja) | 1981-12-09 | 1981-12-09 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5898893A true JPS5898893A (ja) | 1983-06-11 |
| JPH0137773B2 JPH0137773B2 (ja) | 1989-08-09 |
Family
ID=16386886
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56198185A Granted JPS5898893A (ja) | 1981-12-09 | 1981-12-09 | 情報処理装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4495575A (ja) |
| JP (1) | JPS5898893A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60221851A (ja) * | 1984-02-17 | 1985-11-06 | エヌ・ベ−・フイリツプス・フル−イランペンフアブリケン | メモリ・アクセス・コントローラを具えるデータ処理装置 |
| JPS62112750U (ja) * | 1985-12-27 | 1987-07-17 |
Families Citing this family (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US4682281A (en) * | 1983-08-30 | 1987-07-21 | Amdahl Corporation | Data storage unit employing translation lookaside buffer pointer |
| US4985829A (en) * | 1984-07-31 | 1991-01-15 | Texas Instruments Incorporated | Cache hierarchy design for use in a memory management unit |
| US4695950A (en) * | 1984-09-17 | 1987-09-22 | International Business Machines Corporation | Fast two-level dynamic address translation method and means |
| JPS61190638A (ja) * | 1985-02-20 | 1986-08-25 | Hitachi Ltd | 仮想計算機のフアイル制御方式 |
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| US5155829A (en) * | 1986-01-21 | 1992-10-13 | Harry M. Weiss | Memory system and method for protecting the contents of a ROM type memory |
| US4797814A (en) | 1986-05-01 | 1989-01-10 | International Business Machines Corporation | Variable address mode cache |
| US5123101A (en) * | 1986-11-12 | 1992-06-16 | Xerox Corporation | Multiple address space mapping technique for shared memory wherein a processor operates a fault handling routine upon a translator miss |
| US5230045A (en) * | 1986-11-12 | 1993-07-20 | Xerox Corporation | Multiple address space system including address translator for receiving virtual addresses from bus and providing real addresses on the bus |
| US4926317A (en) * | 1987-07-24 | 1990-05-15 | Convex Computer Corporation | Hierarchical memory system with logical cache, physical cache, and address translation unit for generating a sequence of physical addresses |
| US4984984A (en) * | 1988-07-18 | 1991-01-15 | Esrock Bernard S | Dental tool and nozzle therefor |
| US4975054A (en) * | 1989-04-18 | 1990-12-04 | Esrock Bernard S | Dental tool |
| US5077826A (en) * | 1989-08-09 | 1991-12-31 | International Business Machines Corporation | Cache performance in an information handling system employing page searching |
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| US5687354A (en) * | 1990-02-09 | 1997-11-11 | Harry M. Weiss | Memory system and method for protecting the contents of a ROM type memory |
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| EP0752666A3 (en) * | 1995-07-06 | 2004-04-28 | Sun Microsystems, Inc. | Method and apparatus for fast-forwarding slave requests in a packet-switched computer system |
| KR100253328B1 (ko) * | 1997-09-30 | 2000-05-01 | 김영환 | 메모리의 데이터 보호회로 |
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| JPS56127261A (en) * | 1980-03-12 | 1981-10-05 | Hitachi Ltd | Multiprocessor system |
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1981
- 1981-12-09 JP JP56198185A patent/JPS5898893A/ja active Granted
-
1982
- 1982-11-12 US US06/441,095 patent/US4495575A/en not_active Expired - Lifetime
Patent Citations (3)
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| JPS62112750U (ja) * | 1985-12-27 | 1987-07-17 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0137773B2 (ja) | 1989-08-09 |
| US4495575A (en) | 1985-01-22 |
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