JPH11154943A - シリアルインタフェース回路 - Google Patents

Abstract

(57)【要約】 【課題】 高速なデータ伝送にも適用できるシリアルイ
ンタフェース回路を提供する。 【解決手段】 データ信号線で接続され、先頭部分に同
期パターンのあるシリアルデータを授受するシリアルイ
ンタフェース回路において、データ信号線からシリアル
データを受信しないときは固定レベルが入力され、同期
パターンは先頭ビットに固定レベルとは異なるレベルが
次のビットには固定レベルが定められ、送信クロックの
Ｎ倍の高速クロックを発振してそれに基づいてデータを
ラッチし、そのラッチパターンからレベルの変化エッジ
を検出し、そのエッジ検出に基づいた照合タイミングで
ラッチパターンが同期パターンに合致しているかを照合
して再生クロック信号を生成し、以後その再生クロック
信号に基づいてシリアルデータを授受することを特徴と
する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、伝送されてきたシ
リアルデータに対するインタフェース処理を行うシリア
ルインタフェース回路に関し、例えば、ディジタル伝送
装置やディジタル交換装置などの監視制御盤とデータ入
出力盤との間のシリアルデータ伝送に適用し得るもので
ある。

【０００２】

【従来の技術】例えば、ディジタル伝送装置は、図示は
省略するが、通信チャネルのデータ伝送処理に供する複
数からなるデータ入出力盤と、各データ入出力盤の状態
を監視したり制御したりする監視制御盤とを有する。

【０００３】従来においては、監視制御盤と各データ入
出力盤との間はそれぞれ、クロック信号、授受データ及
びスキャン信号用の３本の信号線によって接続されてお
り、いわゆる３線インタフェース方式によって監視制御
データのシリアルデータ伝送を行っていたが、多数のデ
ータ入出力盤と接続する場合には配線数が多くなり、配
線数の削減が求められていた。

【０００４】このような配線数の削減に応じられる従来
のシリアルインタフェース回路としては、特願平９−１
３６５３１号明細書及び図面に示したものがあり、監視
制御盤と各データ入出力盤との間はそれぞれ、データ信
号線のみで接続されて監視制御データの授受を実現する
ものである。

【０００５】すなわち、データ信号線のみで接続されて
いるため、監視制御盤より送出する監視制御データをデ
ータ入出力盤では送出クロックの８倍の周波数のクロッ
クで受信し、あらかじめ設定された同期パターンのビッ
ト数に対して８倍のビット数を照合することにより再生
クロックを生成し、以後はその再生クロックに基づいて
監視制御データの授受を行うというものである。

【０００６】

【発明が解決しようとする課題】しかしながら、従来の
シリアルインタフェース回路では、あらかじめ決められ
た同期パターンに対して８倍のビット数を常時照合しな
ければならなかったため、この照合処理に時間がかか
り、高速なデータ伝送に適用できないという課題があっ
た。

【０００７】そのため、高速なデータ伝送にも適用でき
るシリアルインタフェース回路が求められていた。この
ような要求は、ディジタル伝送装置だけでなく、シリア
ルデータ伝送を採用している多くの装置についても求め
られている。

【０００８】

【課題を解決するための手段】かかる課題を解決するた
め、第１の本発明は、対向するシリアルインタフェース
回路とデータ信号線で接続されており、１回の通信期間
の開始側に複数ビットでなる同期パターンが付加されて
いるシリアルデータが対向するシリアルインタフェース
回路から与えられるシリアルインタフェース回路におい
て、（１）上記データ信号線は、対向するシリアルイン
タフェース回路からシリアルデータが送信されていない
ときは第１の論理レベルに固定されており、（２）上記
同期パターンの先頭２ビットはそれぞれ、上記第１の論
理レベルとは異なる第２の論理レベル、上記第１の論理
レベルに定められていると共に、（３）対向するシリア
ルインタフェース回路がデータ送信時に同期送信動作さ
せるためのクロック信号の周波数のＮ倍の周波数を有す
る高速クロック信号を発振するクロック発振手段と、
（４）このクロック発振手段が発振した高速クロック信
号に基づいて、データ信号線からのシリアルデータをラ
ッチするシフトレジスタ手段と、（５）このシフトレジ
スタ手段にラッチされたラッチデータパターンから、上
記第２の論理レベルから上記第１の論理レベルへの変化
エッジを検出するエッジ検出手段と、（６）このエッジ
検出手段による検出時に基づいて照合タイミングを定
め、上記シフトレジスタ手段にラッチされているラッチ
データパターンが、上記同期パターンに合致しているか
否かを照合する照合手段と、（７）この照合手段が両パ
ターンの合致を検出した時点に基づいて、分周後のクロ
ック信号が入力されたシリアルデータにほぼ同期するよ
うに、上記クロック発振手段からの高速クロック信号を
１／Ｎ分周するクロック分周手段と、（８）このクロッ
ク分周手段からの分周クロック信号に基づいて、上記デ
ータ信号線を介したシリアルデータの授受を行うデータ
通信手段とを有することを特徴とする。

【０００９】第２の本発明は、対向するシリアルインタ
フェース回路とデータ信号線で接続されており、１回の
通信期間の開始側に複数ビットでなる同期パターンが付
加されているシリアルデータが対向するシリアルインタ
フェース回路から与えられるシリアルインタフェース回
路において、（１）対向するシリアルインタフェース回
路がデータ送信時に同期送信動作させるためのクロック
信号の周波数のＮ倍の周波数を有する高速クロック信号
を発振するクロック発振手段と、（２）このクロック発
振手段が発振した高速クロック信号に基づいて、データ
信号線からのシリアルデータをラッチするシフトレジス
タ手段と、（３）このシフトレジスタ手段にラッチされ
たラッチデータパターンから、上記同期パターンの先頭
側の所定ビット数部分を検出し、この検出に基づいて同
期タイミングを定める同期検出手段と、（４）この同期
検出手段が同期タイミングを定めた時点に基づいて、分
周後のクロック信号が入力されたシリアルデータにほぼ
同期するように、上記クロック発振手段からの高速クロ
ック信号を１／Ｎ分周するクロック分周手段と、（５）
このクロック分周手段からの分周クロック信号に基づい
て上記データ信号線を介したシリアルデータの授受を行
うものであって、この授受データの初期パターンが上記
同期検出手段の検出処理に供しない部分の上記同期パタ
ーンに合致しているか否かも照合するデータ通信手段と
を有することを特徴とする。

【００１０】以上のように、第１の本発明によれば、デ
ータ信号線からシリアルデータが送信されていないとき
は第１の論理レベルに固定され、同期パターンの先頭ビ
ットには第２の論理レベル、次のビットには第１の論理
レベルが定められていることにより、第２の論理レベル
から第１の論理レベルへの変化時の検出によって同期パ
ターンを照合するタイミングが検出できるため、常時照
合する必要がなくなり、また、照合するラッチデータパ
ターン数も少なくとも同期パターン数にすることができ
る。

【００１１】また、第２の本発明によれば、同期パター
ンの先頭部分に同期捕捉用パターン部分を有することに
より、ラッチデータパターンからその同期捕捉用パター
ン部分のみを検出することによって同期タイミングを定
めて分周クロック信号を生成し、その分周クロック信号
に基づいてデータ信号線から与えられたデータが残りの
同期パターンであることをデータ通信手段において確認
するため、照合するラッチデータパターンを同期捕捉用
パターンに対する部分のみにすることができる。

【００１２】

【発明の実施の形態】（Ａ）第１の実施形態 以下、本発明のシリアルインタフェース回路を、ディジ
タル伝送装置に適用した第１の実施形態を、図面を参照
しながら説明する。

【００１３】図２は、この第１の実施形態のディジタル
伝送装置の構成を示すブロック図である。図２に示すよ
うに、この第１の実施形態のディジタル伝送装置は、１
本のデータ信号線１００によって互いに接続された監視
制御盤２００とデータ入出力盤３００とを有する。ま
た、データ信号線１００は監視制御盤２００及びデータ
入出力盤３００内において抵抗４００及び抵抗５００を
介してＶＣＣに接続されプルアップされている。ここ
で、データ伝送の開始は必ず監視制御盤２００からであ
り、監視制御盤２００とデータ入出力盤３００との関係
はマスタ−スレーブの関係である。

【００１４】また、例えば、図３は監視制御盤２００と
データ入出力盤３００との間で送受信される監視制御デ
ータのフォーマットを示すイメージ図である。上段が監
視制御盤から送信される監視制御データのフォーマット
であり、下段がその送信された監視制御データがリード
用（データ入出力盤３００から制御データを要求するも
の）であれば、そのデータに基づいてデータ入出力盤３
００から送信される監視制御データのフォーマットであ
る。また中段は上記送受信される監視制御データの間
に、方向切換制御等のための待機時間を示すものであ
る。上段に示すように、監視制御盤から送信される監視
制御データは先頭ビットにリード／ライトデータが、続
く３ビットに同期パターンである”０１０”が格納され
ており、さらに２８ビットの制御アドレスデータと奇数
及び偶数パリティビットから構成されている。また８ビ
ットの待機後、データ入出力盤３００から送信される監
視制御データには３２ビットの制御データと奇数及び偶
数パリティビットから構成されている。

【００１５】以上のように、本発明のシリアルインタフ
ェース回路は、データ信号線１００をプルアップして、
さらに、監視制御データに同期パターン”０１０”を設
けることにより、監視制御盤２００とデータ入出力盤３
００とのデータ伝送を高速で行うことを可能にするもの
であり、図１にその構成を示す。

【００１６】図１に示すように、このシリアルインタフ
ェース回路は、プルアップしたデータ信号線１００と、
ドライバ２と、レシーバ３と、クロック発振回路４と、
受信データシフトレジスタ５と、エッジ検出部６と、同
期パターン記憶部７と、照合部８と、カウンタ９と、ク
ロック分周回路１０と、データ送受信部１１とを有す
る。

【００１７】レシーバ３は、データ信号線１００からの
到来データを内部に取り込んで受信データシフトレジス
タ５及びデータ送受信部１１に与えるものであり、ドラ
イバ２は、データ送受信部１１から出力されたデータの
送信時にデータ信号線１００を駆動するものである。こ
れらレシーバ３及びドライバ２は、データ送受信部１１
からの伝送方向制御信号により、択一的に動作するもの
であり、送受信を実行していない待機状態では、レシー
バ３が動作できるようになされている。

【００１８】クロック発振回路４は、監視制御盤２００
におけるクロック信号の周波数の８倍の周波数を有する
８倍クロック信号を発振するものであり、生成した８倍
クロック信号を受信データシフトレジスタ５と、エッジ
検出部６と、照合部８と、カウンタ９と、クロック分周
回路１０とに与えるものである。このクロック発振回路
４によって生成される８倍クロック信号は、当然に、監
視制御盤２００におけるクロック信号と非同期なもので
ある。

【００１９】受信データシフトレジスタ５は、レシーバ
３から与えられたデータを、クロック発振回路４によっ
て生成された８倍クロック信号に基づいて、内部に取り
込んでラッチしシフト動作するものである。この受信デ
ータシフトレジスタ５の段数は、２０段に選定されてい
る。

【００２０】エッジ検出部６は、受信データシフトレジ
スタ５にラッチされた２０ビットのうち先頭の４ビット
を部分的に参照して、レシーバ３からのデータのレベル
の立ち上がり変化点である立ち上がりエッジを検出する
ものである。すなわち、同期パターンとして設定されて
いる”０１０”における”０”から”１”への変化点を
検出するものものである。また、エッジ検出部６は、そ
の立ち上がりエッジを検出すると、立ち上がりエッジ検
出信号をカウンタ９に与える。

【００２１】同期パターン記憶部７は、監視制御盤２０
０からの監視制御データに設定される同期パターン”０
１０”をパラレルにしかも常時照合部８に与えるもので
ある。

【００２２】カウンタ９は、エッジ検出部６からの立ち
上がりエッジ検出信号が与えられると、クロック発振回
路４からの８倍クロック信号に基づいてカウントを開始
するものである。このカウント値は照合部８に与えら
れ、照合部８において丁度同期パターンを照合して一致
判定を行うのに適当なタイミングを検出するために用い
られるものである。

【００２３】照合部８は、カウンタ９からのカウント値
によって検出したタイミングで、受信データシフトレジ
スタ５にラッチされている２０ビットのうち、同期パタ
ーンを検出するのに適当な部分の３ビットのパターン
を、同期パターン記憶部７に記憶されている同期パター
ン”０１０”と照合し、一致しているときには一致信号
をクロック分周回路１０に与える。なお、照合部８は一
致信号を与えると、データ送受信部１１から通信期間の
終了が指示されるまでは、一致信号の有意論理レベルを
保持するものである。

【００２４】クロック分周回路１０は、照合部８からの
一致信号が与えられたタイミング（一致信号の有意論理
レベルへの変化エッジ）を位相基準として、クロック発
振回路４から与えられた８倍クロック信号を１／８分周
し、分周によって得られたクロック信号をデータ送受信
部１１に与える。

【００２５】クロック分周回路１０から出力されたクロ
ック信号は、監視制御盤２００におけるクロック信号と
は同期していないが、周波数は同じである。仮に、監視
制御盤２００からクロック信号が伝送されてきたとした
場合において、その受信クロック信号と、クロック分周
回路１０から出力されたクロック信号との位相差は１／
８クロック周期程度である。

【００２６】すなわち、データ送受信部１１は、一致信
号の有意論理レベルへの変化によって通信開始を認識し
てクロック分周回路１０から出力されたクロック信号に
同期して、その後の監視制御データの送受信を行うもの
である。

【００２７】次に、この第１の実施形態の動作につい
て、図１〜図４を参照しながら説明する。

【００２８】監視制御盤２００からデータ信号線１００
を介して到来したデータは、レシーバ３によって受信さ
れて受信データシフトレジスタ５及びデータ送受信部１
１に与えられる。

【００２９】ここで、図４はこの第１の実施形態の動作
を示すタイミング図である。波形Ａは監視制御装置から
送信される監視制御データを、波形Ｂはクロック発信回
路４から発振される８倍クロック信号を、波形Ｃは２０
段に選定された受信データシフトレジスタ５の２０ビッ
ト（Ｃ０〜Ｃ２０）値を、波形Ｄはカウンタ９における
カウントタイミングを、波形Ｅは照合部８から与えられ
る一致信号を、波形Ｆは分周クロック生成部１０から与
えられるクロック信号を示したものである。

【００３０】まず、監視制御盤２００及びデータ入出力
盤３００が双方ともドライブしていない状態では、デー
タ信号線１００はＶＣＣにプルアップされているため、
波形Ａに示すように受信データは”１”となる。

【００３１】受信データシフトレジスタ５では、波形Ｂ
に示す８倍クロック信号の立ち上がりで波形Ａに示すそ
の時の受信データがまずＣ０に取り込まれ（）、次の
立ち上がりでＣ０に取り込まれた受信データがＣ１にシ
フトされると同時にその時の受信データがＣ０に取り込
まれる（）。さらに次の立ち上がりにはＣ０及びＣ１
に取り込まれた受信データがそれぞれ、Ｃ１及びＣ２に
シフトされると同時にその時の受信データがＣ０に取り
込まれ（）、さらにまた次の立ち上がりにはＣ０、Ｃ
１及びＣ２に取り込まれた受信データがそれぞれ、Ｃ
１、Ｃ２及びＣ３にシフトされると同時にその時の受信
データがＣ０取り込まれ（）、以後この処理が繰り返
される。

【００３２】エッジ検出部６では、受信データシフトレ
ジスタ５にラッチされた２０ビットのうち先頭の４ビッ
ト（Ｃ０〜Ｃ３）が参照されて、レシーバ３からの受信
データのレベルの立ち上がりエッジを検出するものであ
る。すなわち、波形Ｂに示す８倍クロック信号の立ち上
がりで、Ｃ３及びＣ２が”０”、Ｃ１及びＣ０が”１”
であるときには、立ち上がりエッジが検出されると共に
立ち上がりエッジ検出信号がカウンタ９へ与えられる
（）。

【００３３】カウンタ９では、エッジ検出部６から立ち
上がりエッジ検出信号が与えられると、波形Ｄに示すよ
うに８倍クロック信号に基づいてカウントが開始され
る。

【００３４】照合部８では、カウンタ９のカウント値が
同期パターンを照合して一致判定を行うのに適当な値の
時、すなわち、立ち上がりエッジを２ビット検出後１４
カウントした時がつまり丁度受信データと同期するタイ
ミングであり、その時受信データシフトレジスタ５にラ
ッチされているＣ１９、Ｃ１１及びＣ３の受信データパ
ターンが、同期パターン記憶部７に記憶されている３ビ
ットの同期パターンすなわち”０１０”と照合され、一
致しているときには一致信号がクロック分周回路１０に
与えられる（）。

【００３５】クロック分周回路１０では、照合部８から
の一致信号が与えられた時点から８倍クロック信号の４
クロック後を位相基準として、波形Ｂに示す８倍クロッ
ク信号が１／８分周され、分周によって得られた波形Ｆ
に示すクロック信号がデータ送受信部１１に与えられ
（）、データ送受信部１１では、そのクロック信号に
同期して、その後のデータの送受信が行われる。なお、
データ送受信部１１では、一連した監視制御データの送
受信が終了すると、照合部８に通信期間の終了が指示さ
れる。

【００３６】以上のように、この第１の実施形態によれ
ば、データ信号線をプルアップして、監視制御データに
同期パターン”０１０”を設けることにより、立ち上が
りエッジの検出によって同期パターンを照合するタイミ
ングが検出できるため、常時照合する必要がなくなり、
また、照合するビットパターン数も少なくとも同期パタ
ーン数にすることができ、したがって、従来よりも照合
処理時間が少なくなり、高速なデータ伝送にも適用でき
るようになる。

【００３７】（Ｂ）第２の実施形態 以下、本発明のシリアルインタフェース回路を、ディジ
タル伝送装置に適用した第２の実施形態を、図面を参照
しながら説明する。

【００３８】この第２の実施形態のディジタル伝送装置
も、上記第１の実施形態と同様に、１本のデータ信号線
によって互いに接続された監視制御盤とデータ入出力盤
とを有し、データ信号線は監視制御盤及びデータ入出力
盤内においてプルアップされており（図２を参考）、ま
た、監視制御盤とデータ入出力盤との関係はマスタ−ス
レーブの関係である。

【００３９】また、この第２の実施形態のディジタル伝
送装置においても、監視制御盤とデータ入出力盤との間
で送受信される監視制御データのフォーマットも同様で
ある（図３を参考）。

【００４０】以上のように、本発明のシリアルインタフ
ェース回路も、上記第１の実施形態と同様に、データ信
号線をプルアップして、さらに、監視制御データに同期
パターン”０１０”を設けることにより、監視制御盤と
データ入出力盤とのデータ伝送を高速で行うことを可能
にするものであり、図５にその構成を示す。

【００４１】図５に示すように、このシリアルインタフ
ェース回路は、プルアップしたデータ信号線１００と、
ドライバ２と、レシーバ３と、クロック発振回路４と、
受信データシフトレジスタ５と、同期パターン記憶部７
と、クロック分周回路１０と、データ送受信部１１と、
位相検出及び同期検出部１２とを有する。ここで、図５
において、上記第１の実施形態の構成を示した図１との
同一・対応部分は同一符号で示している。

【００４２】レシーバ３は、データ信号線１００からの
到来データを内部に取り込んで受信データシフトレジス
タ５及びデータ送受信部１１に与えるものであり、ドラ
イバ２は、データ送受信部１１から出力されたデータの
送信時にデータ信号線１００を駆動するものである。こ
れらレシーバ３及びドライバ２は、データ送受信部１１
からの伝送方向制御信号により、択一的に動作するもの
であり、送受信を実行していない待機状態では、レシー
バ３が動作できるようになされている。

【００４３】クロック発振回路４は、監視制御盤２００
におけるクロック信号の周波数の８倍の周波数を有する
８倍クロック信号を発振するものであり、生成した８倍
クロック信号を受信データシフトレジスタ５と、位相検
出及び同期検出部１２と、クロック分周回路１０とに与
えるものである。このクロック発振回路４によって生成
される８倍クロック信号は、当然に、監視制御盤２００
におけるクロック信号と非同期なものである。

【００４４】受信データシフトレジスタ５は、レシーバ
３から与えられたデータを、クロック発振回路４によっ
て生成された８倍クロック信号に基づいて、内部に取り
込んでラッチしシフト動作するものである。この受信デ
ータシフトレジスタ５の段数は、２０段に選定されてい
る。

【００４５】この第２の実施形態の同期パターン記憶部
７は、監視制御盤からの監視制御データに設定される同
期パターン”０１０”のうちのはじめの”０”と”１”
とをそれぞれ、６ビットのパラレルにしかも常時位相検
出及び同期検出部１２に与えるものである。

【００４６】この第２の実施形態の位相検出及び同期検
出部１２は、受信データシフトレジスタ５にラッチされ
た２０ビットのうち、同期パターン”０１０”のはじめ
の”０”と”１”とを検出するためにそれぞれ、適当な
部分の連続した６ビットを常時照合し、一致していると
きには一致信号をクロック分周回路１０に与える。な
お、位相検出及び同期検出部１２は一致信号を与える
と、データ送受信部１１から通信期間の終了が指示され
るまでは、一致信号の有意論理レベルを保持するもので
ある。

【００４７】クロック分周回路１０は、位相検出及び同
期検出部１２からの一致信号が与えられたタイミング
（一致信号の有意論理レベルへの変化エッジ）を位相基
準として、クロック発振回路４から与えられた８倍クロ
ック信号を１／８分周し、分周によって得られたクロッ
ク信号をデータ送受信部１１に与える。

【００４８】クロック分周回路１０から出力されたクロ
ック信号は、監視制御盤２００におけるクロック信号と
は同期していないが、周波数は同じである。仮に、監視
制御盤２００からクロック信号が伝送されてきたとした
場合において、その受信クロック信号と、クロック分周
回路１０から出力されたクロック信号との位相差は１／
８クロック周期程度である。

【００４９】すなわち、データ送受信部１１は、一致信
号の有意論理レベルへの変化によって通信開始を認識し
てクロック分周回路１０から出力されたクロック信号に
同期して、その後の監視制御データの送受信を行うもの
である。

【００５０】次に、この第２の実施形態の動作につい
て、図５及び図６を参照しながら説明する。

【００５１】データ信号線１００から到来したデータ
は、レシーバ３によって受信されて受信データシフトレ
ジスタ５及びデータ送受信部１１に与えられる。

【００５２】ここで、図６はこの第２の実施形態の動作
を示すタイミング図である。波形Ａは監視制御装置から
送信される監視制御データを、波形Ｂはクロック発信回
路４から発振される８倍クロック信号を、波形Ｃは２０
段に選定された受信データシフトレジスタ５の２０ビッ
ト（Ｃ０〜Ｃ２０）値を、波形Ｅは位相検出及び同期検
出部１２から与えられる一致信号を、波形Ｆは分周クロ
ック生成部１０から与えられるクロック信号を示したも
のである。

【００５３】まず、監視制御盤及びデータ入出力盤が双
方ともドライブしていない状態では、データ信号線１０
０はＶＣＣにプルアップされているため、波形Ａに示す
ように受信データは”１”となる。

【００５４】受信データシフトレジスタ５では、波形Ｂ
に示す８倍クロック信号の立ち上がりで波形Ａに示すそ
の時の受信データがまずＣ０に取り込まれ、次の立ち上
がりでＣ０に取り込まれた受信データがＣ１にシフトさ
れると同時にその時の受信データがＣ０に取り込まれ
る。さらに次の立ち上がりにはＣ０及びＣ１に取り込ま
れた受信データがそれぞれ、Ｃ１及びＣ２にシフトされ
ると同時にその時の受信データがＣ０に取り込まれ、さ
らにまた次の立ち上がりにはＣ０、Ｃ１及びＣ２に取り
込まれた受信データがそれぞれ、Ｃ１、Ｃ２及びＣ３に
シフトされると同時にその時の受信データがＣ０取り込
まれ、以後この処理が繰り返される。

【００５５】位相検出及び同期検出部１２では、受信デ
ータシフトレジスタ５にラッチされた２０ビットのう
ち、同期パターン”０１０”のはじめの”０”と”１”
とを検出するためにそれぞれ、適当な部分の連続した６
ビットを、すなわち、はじめの”０”に対してはＣ１４
〜Ｃ９、次の”１”に対してはＣ６〜Ｃ１を常時照合
し、ここでＣ１４〜Ｃ９が全て”０”でさらにＣ６〜Ｃ
１が全て”１”である場合には、波形Ｅに示す一致信号
がクロック分周回路１０に与えられる。

【００５６】クロック分周回路１０では、照合部８から
の一致信号が与えられた時点から８倍クロック信号の４
クロック後を位相基準として、波形Ｂに示す８倍クロッ
ク信号が１／８分周され、分周によって得られた波形Ｆ
に示すクロック信号がデータ送受信部１１に与えられ
る。

【００５７】データ送受信部１１では、クロック分周回
路１０からのクロック信号に同期して、その後のデータ
の送受信が行われる。ここで、この第２の実施形態で
は、クロック分周回路１０からの最初のクロック信号に
よって受信したデータが同期パターンの最後の”０”で
あることを確認してから、その後のデータの送受信が行
われる。なお、同期パターンの最後の”０”が受信され
ないとき、または、一連した監視制御データの送受信が
終了したときは、位相検出及び同期検出部１２に通信期
間の終了が指示される。

【００５８】以上のように、この第２の実施形態によれ
ば、データ信号線をプルアップして、監視制御データに
同期パターン”０１０”を設けることにより、受信デー
タシフトレジスタの最初の１６ビットパターンから、同
期パターンの初めの”０”と”１”とのみを検出するこ
とによってクロック信号を再生し、そのクロック信号に
基づいて受信したデータが残りの同期パターンであるこ
とをデータ送受信部において確認できるため、照合する
ビットパターンを少なくすることができ、したがって、
従来よりも照合処理時間が少なくなり、高速なデータ伝
送にも適用できるようになる。

【００５９】（Ｃ）他の実施形態 上記各実施形態では、データ入出力盤が１の場合につい
て説明したが、データ入出力盤が複数有り、監視制御盤
との接続は、監視制御盤を中心とした１対Ｎのスター状
結線になっている場合であっても良い。

【００６０】また、上記各実施形態では、データ伝送が
必ず監視制御盤から開始される場合について説明した
が、データ入出力盤から開始される場合であっても良
い。

【００６１】さらに、上記各実施形態では、データ信号
線をＶＣＣでプルアップして同期パターンに”０１０”
を設定する場合について説明したが、データ信号線を抵
抗を介してグランドに接続してプルダウンし、同期パタ
ーンに”１０１”を設定する場合であっても同様に適用
できる。

【００６２】さらにまた、上記各実施形態では、監視制
御盤からの送信クロックの８倍の周波数のクロックを用
いた場合について説明したが、再生クロック信号のズレ
が許容範囲内を確保できるならば、他の周波数のクロッ
クを用いて、適当な連続したビット数を検出する場合で
あっても良い。

【００６３】上記第２の実施形態では、データ信号線を
ＶＣＣでプルアップして同期パターンに”０１０”を設
定する場合について説明したが、データ信号線は関係な
く、同期パターンの先頭部分に同期捕捉用パターンを設
け、その同期捕捉用パターンのみを照合して再生クロッ
クを生成する場合についても同様に適用できる。

【００６４】

【発明の効果】以上のように、第１の本発明によれば、
データ信号線からシリアルデータが送信されていないと
きは第１の論理レベルに固定され、同期パターンの先頭
ビットには第２の論理レベル、次のビットには第１の論
理レベルが定められていることにより、第２の論理レベ
ルから第１の論理レベルへの変化時の検出によって同期
パターンを照合するタイミングが検出できるため、常時
照合する必要がなくなり、また、照合するラッチデータ
パターン数も少なくとも同期パターン数にすることがで
き、したがって、従来よりも照合処理時間が少なくな
り、高速なデータ伝送にも適用できるようになる。

【００６５】また、第２の本発明によれば、同期パター
ンの先頭部分に同期捕捉用パターン部分を有することに
より、ラッチデータパターンからその同期捕捉用パター
ン部分のみを検出することによって同期タイミングを定
めて分周クロック信号を生成し、その分周クロック信号
に基づいてデータ信号線から与えられたデータが残りの
同期パターンであることをデータ通信手段において確認
するため、照合するラッチデータパターンを同期捕捉用
パターンに対する部分のみにすることができ、したがっ
て、従来よりも照合処理時間が少なくなり、高速なデー
タ伝送にも適用できるようになる。

【図面の簡単な説明】

【図１】第１の実施形態のシリアルインタフェース回路
の構成を示すブロック図である。

【図２】第１の実施形態のディジタル伝送装置の構成を
示すブロック図である。

【図３】監視制御データのフォーマットを示すイメージ
図である。

【図４】第１の実施形態の動作を示すタイミング図であ
る。

【図５】第２の実施形態のシリアルインタフェース回路
の構成を示すブロック図である。

【図６】第２の実施形態の動作を示すタイミング図であ
る。

【符号の説明】

２…ドライバ、３…レシーバ、４…クロック発振回路、
５…受信データシフトレジスタ、６…エッジ検出部、７
…同期パターン記憶部、８…照合部、９…カウンタ、１
０…クロック分周回路、１１…データ送受信部、１００
…データ信号線。

Claims (2)

【特許請求の範囲】
1. 【請求項１】 対向するシリアルインタフェース回路と
   データ信号線で接続されており、１回の通信期間の開始
   側に複数ビットでなる同期パターンが付加されているシ
   リアルデータが対向するシリアルインタフェース回路か
   ら与えられるシリアルインタフェース回路において、 上記データ信号線は、対向するシリアルインタフェース
   回路からシリアルデータが送信されていないときは第１
   の論理レベルに固定されており、 上記同期パターンの先頭２ビットはそれぞれ、上記第１
   の論理レベルとは異なる第２の論理レベル、上記第１の
   論理レベルに定められていると共に、 対向するシリアルインタフェース回路がデータ送信時に
   同期送信動作させるためのクロック信号の周波数のＮ倍
   の周波数を有する高速クロック信号を発振するクロック
   発振手段と、 このクロック発振手段が発振した高速クロック信号に基
   づいて、データ信号線からのシリアルデータをラッチす
   るシフトレジスタ手段と、 このシフトレジスタ手段にラッチされたラッチデータパ
   ターンから、上記第２の論理レベルから上記第１の論理
   レベルへの変化エッジを検出するエッジ検出手段と、 このエッジ検出手段による検出時に基づいて照合タイミ
   ングを定め、上記シフトレジスタ手段にラッチされてい
   るラッチデータパターンが、上記同期パターンに合致し
   ているか否かを照合する照合手段と、 この照合手段が両パターンの合致を検出した時点に基づ
   いて、分周後のクロック信号が入力されたシリアルデー
   タにほぼ同期するように、上記クロック発振手段からの
   高速クロック信号を１／Ｎ分周するクロック分周手段
   と、 このクロック分周手段からの分周クロック信号に基づい
   て、上記データ信号線を介したシリアルデータの授受を
   行うデータ通信手段とを有することを特徴とするシリア
   ルインタフェース回路。
2. 【請求項２】 対向するシリアルインタフェース回路と
   データ信号線で接続されており、１回の通信期間の開始
   側に複数ビットでなる同期パターンが付加されているシ
   リアルデータが対向するシリアルインタフェース回路か
   ら与えられるシリアルインタフェース回路において、 対向するシリアルインタフェース回路がデータ送信時に
   同期送信動作させるためのクロック信号の周波数のＮ倍
   の周波数を有する高速クロック信号を発振するクロック
   発振手段と、 このクロック発振手段が発振した高速クロック信号に基
   づいて、データ信号線からのシリアルデータをラッチす
   るシフトレジスタ手段と、 このシフトレジスタ手段にラッチされたラッチデータパ
   ターンから、上記同期パターンの先頭側の所定ビット数
   部分を検出し、この検出に基づいて同期タイミングを定
   める同期検出手段と、 この同期検出手段が同期タイミングを定めた時点に基づ
   いて、分周後のクロック信号が入力されたシリアルデー
   タにほぼ同期するように、上記クロック発振手段からの
   高速クロック信号を１／Ｎ分周するクロック分周手段
   と、 このクロック分周手段からの分周クロック信号に基づい
   て上記データ信号線を介したシリアルデータの授受を行
   うものであって、この授受データの初期パターンが上記
   同期検出手段の検出処理に供しない部分の上記同期パタ
   ーンに合致しているか否かも照合するデータ通信手段と
   を有することを特徴とするシリアルインタフェース回
   路。