JPH11205396A - シリアル通信装置 - Google Patents
シリアル通信装置Info
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- JPH11205396A JPH11205396A JP10013361A JP1336198A JPH11205396A JP H11205396 A JPH11205396 A JP H11205396A JP 10013361 A JP10013361 A JP 10013361A JP 1336198 A JP1336198 A JP 1336198A JP H11205396 A JPH11205396 A JP H11205396A
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- 230000005540 biological transmission Effects 0.000 claims abstract description 29
- 238000001514 detection method Methods 0.000 claims abstract description 21
- 238000000034 method Methods 0.000 description 12
- 238000010586 diagram Methods 0.000 description 6
- 238000006243 chemical reaction Methods 0.000 description 5
- 238000009432 framing Methods 0.000 description 4
- 230000003111 delayed effect Effects 0.000 description 3
- 230000001360 synchronised effect Effects 0.000 description 2
- 230000002159 abnormal effect Effects 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
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- Dc Digital Transmission (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】
【課題】 異なる通信方式で送信装置側からデータが送
信されるとき、送信されたデータの信号レベルを検出し
入力される信号のレベル及び方式を受信装置の信号のレ
ベル及び方式に切り換えて受信する。 【解決手段】 調歩同期方式のシリアル通信装置におい
て、送信された入力信号のスタートビットを検出し、ス
タートビットの信号レベルを検出するレベル検出手段
と、レベル検出手段で検出された信号のレベルに基づ
き、入力及び出力回路を異なる方式の平衡回路又は不平
衡回路に切り換える切変手段を具備し、異なる方式で送
信された信号のレベル及び方式を受信装置に合わせ自動
切り換えして受信するので接続操作を省くことができ
る。
信されるとき、送信されたデータの信号レベルを検出し
入力される信号のレベル及び方式を受信装置の信号のレ
ベル及び方式に切り換えて受信する。 【解決手段】 調歩同期方式のシリアル通信装置におい
て、送信された入力信号のスタートビットを検出し、ス
タートビットの信号レベルを検出するレベル検出手段
と、レベル検出手段で検出された信号のレベルに基づ
き、入力及び出力回路を異なる方式の平衡回路又は不平
衡回路に切り換える切変手段を具備し、異なる方式で送
信された信号のレベル及び方式を受信装置に合わせ自動
切り換えして受信するので接続操作を省くことができ
る。
Description
【０００１】
【発明の属する技術分野】本発明は、調歩同期方式のシ
リアル通信で異なる信号レベルの入力がされたとき信号
レベルを検出し回路を切り換え通信するシリアル通信装
置に関するものである。
リアル通信で異なる信号レベルの入力がされたとき信号
レベルを検出し回路を切り換え通信するシリアル通信装
置に関するものである。
【０００２】
【従来の技術】従来のシリアル通信装置には、不平衡伝
送によるシリアル通信をする方式（ＲＳ−２３２−Ｃ
（登録商標））と、平衡伝送方式によるシリアル通信を
する方式（ＲＳ−４２２（登録商標））等がある。これ
ら通信装置は、同一通信方式間での接続は決められた専
用のコネクタで接続され、異なる通信方式間の通信は手
動操作で切り換えスイッチを切り換え接続した。
送によるシリアル通信をする方式（ＲＳ−２３２−Ｃ
（登録商標））と、平衡伝送方式によるシリアル通信を
する方式（ＲＳ−４２２（登録商標））等がある。これ
ら通信装置は、同一通信方式間での接続は決められた専
用のコネクタで接続され、異なる通信方式間の通信は手
動操作で切り換えスイッチを切り換え接続した。
【０００３】
【発明が解決しようとする課題】しかし、異なる通信方
式の送信装置側から受信装置側へ通信された場合、デー
タの信号レベル及び回路方式が異なり通信ができないの
で、信号レベルを送信装置に合わせる必要があり、受信
装置では交信を開始する毎に信号レベルを送信される方
式が平衡伝送方式か不平衡伝送方式かを判別し、信号レ
ベル及び回路方式に合う規定されたコネクタに差し替
え、又は、切換えスイッチを用いて手動で回路を切換え
て接続しなければならなかった。
式の送信装置側から受信装置側へ通信された場合、デー
タの信号レベル及び回路方式が異なり通信ができないの
で、信号レベルを送信装置に合わせる必要があり、受信
装置では交信を開始する毎に信号レベルを送信される方
式が平衡伝送方式か不平衡伝送方式かを判別し、信号レ
ベル及び回路方式に合う規定されたコネクタに差し替
え、又は、切換えスイッチを用いて手動で回路を切換え
て接続しなければならなかった。
【０００４】そこで、本発明の目的は、送信装置から送
信されるデータの信号レベルを受信装置側で検出し、送
信されるデータの信号レベルに基づき、受信装置側で受
信回路及び送信回路を切り換え送信装置間で信号レベル
を合わせることにより、自動で通信することができるシ
リアル通信装置を提供することにある。
信されるデータの信号レベルを受信装置側で検出し、送
信されるデータの信号レベルに基づき、受信装置側で受
信回路及び送信回路を切り換え送信装置間で信号レベル
を合わせることにより、自動で通信することができるシ
リアル通信装置を提供することにある。
【０００５】
【課題を解決するための手段】本発明は、調歩同期方式
のシリアル通信装置において、送信装置側から送信され
た入力信号の信号レベルを検出するレベル検出手段と、
前記レベル検出手段で検出された信号レベルに基づき受
信装置側の入力及び出力信号回路を送信装置側の信号レ
ベルに合わせるように切り換える切変手段を、具備する
シリアル通信装置である。
のシリアル通信装置において、送信装置側から送信され
た入力信号の信号レベルを検出するレベル検出手段と、
前記レベル検出手段で検出された信号レベルに基づき受
信装置側の入力及び出力信号回路を送信装置側の信号レ
ベルに合わせるように切り換える切変手段を、具備する
シリアル通信装置である。
【０００６】また、本発明は、調歩同期方式のシリアル
通信装置において、送信装置側から送信された入力信号
のスタートビットを検出する手段と、スタートビットの
信号レベルを検出するレベル検出手段と、受信装置側の
入力及び出力回路を送信装置側に合わせ平衡回路又は不
平衡回路に切り換える切変手段と、前記レベル検出手段
で検出された信号のレベル基づき前記切変手段を制御す
る制御手段を、具備するシリアル通信装置である。
通信装置において、送信装置側から送信された入力信号
のスタートビットを検出する手段と、スタートビットの
信号レベルを検出するレベル検出手段と、受信装置側の
入力及び出力回路を送信装置側に合わせ平衡回路又は不
平衡回路に切り換える切変手段と、前記レベル検出手段
で検出された信号のレベル基づき前記切変手段を制御す
る制御手段を、具備するシリアル通信装置である。
【０００７】
【発明の実施の形態】本発明のー実施例を図面を用いて
説明する。図１は、本発明のシリアル通信装置の一実施
例を示すブロック図である。本実施例のシリアル通信装
置は、何種類かの信号レベルで交信することが可能で、
送信装置側から送信されたデータを受信装置側で受信
し、受信した信号レベルを検出し、検出したレベルによ
って送信データの信号レベルに合わせ受信装置の入力回
路を切換え、また送信回路を送信装置側の回路方式に合
わせて相互に通信が可能となるものである。
説明する。図１は、本発明のシリアル通信装置の一実施
例を示すブロック図である。本実施例のシリアル通信装
置は、何種類かの信号レベルで交信することが可能で、
送信装置側から送信されたデータを受信装置側で受信
し、受信した信号レベルを検出し、検出したレベルによ
って送信データの信号レベルに合わせ受信装置の入力回
路を切換え、また送信回路を送信装置側の回路方式に合
わせて相互に通信が可能となるものである。
【０００８】受信装置側から送信装置側への出力を制御
回路６からの制御信号で無効にしておき、データの信号
レベル不一致による送信装置側及び受信装置側の双方の
回路破壊を防止する。受信装置側で受信される入力信号
は、平衡伝送方式で信号が入力される場合には受信端
１，１’から入力され、不平衡伝送方式で信号が入力さ
れる場合には受信端１から入力される。受信端１，１’
に入力された信号は、入力信号切換回路２へ入力され、
入力信号レベル検出回路３へ受信端１から入力される。
平衡伝送方式（ＲＳ−４２２等）による通信をする場
合、受信端１’に入力される受信データは、受信端１に
入力される受信データが反転した信号である。
回路６からの制御信号で無効にしておき、データの信号
レベル不一致による送信装置側及び受信装置側の双方の
回路破壊を防止する。受信装置側で受信される入力信号
は、平衡伝送方式で信号が入力される場合には受信端
１，１’から入力され、不平衡伝送方式で信号が入力さ
れる場合には受信端１から入力される。受信端１，１’
に入力された信号は、入力信号切換回路２へ入力され、
入力信号レベル検出回路３へ受信端１から入力される。
平衡伝送方式（ＲＳ−４２２等）による通信をする場
合、受信端１’に入力される受信データは、受信端１に
入力される受信データが反転した信号である。
【０００９】スタートビットはＲＳ−４２２による通信
においては受信信号レベルが約５Ｖ以下であり、ＲＳ−
２３２−Ｃによる通信においては受信信号レベルが約８
Ｖ〜１２Ｖと高い信号レベルで送信される。入力レベル
検出回路３は、入力された信号のスタートビットの立ち
上がった直後のレベルを検出し、検出された信号レベル
により、制御回路６は入力信号切換回路２及び出力信号
切換回路２１を平衡回路、又は、不平衡回路に切り換え
ると共に、出力信号切換回路２１の出力を有効にするよ
うに制御信号を送り送信可能状態にする。
においては受信信号レベルが約５Ｖ以下であり、ＲＳ−
２３２−Ｃによる通信においては受信信号レベルが約８
Ｖ〜１２Ｖと高い信号レベルで送信される。入力レベル
検出回路３は、入力された信号のスタートビットの立ち
上がった直後のレベルを検出し、検出された信号レベル
により、制御回路６は入力信号切換回路２及び出力信号
切換回路２１を平衡回路、又は、不平衡回路に切り換え
ると共に、出力信号切換回路２１の出力を有効にするよ
うに制御信号を送り送信可能状態にする。
【００１０】受信装置の入力信号切換回路２では、入力
レベル検出回路３によって検出された送信信号レベルに
基づき平衡、又は、不平衡回路に整合するように回路を
切り換え、送信された信号レベルを受信装置の信号の処
理レベルに合わせる。受信装置の入力信号切換回路２で
受信された入力信号は、受信装置の通信方式に整合さ
れ、スタートビット検出回路４へ出力される。スタート
ビット検出回路４は、スタートビットの立ち上がりを検
出した後、入力信号をデ一タビット検出回路５に出力
し、制御回路６によりクロック同期し、シフトレジスタ
９へデータを抜き取り読み込む。
レベル検出回路３によって検出された送信信号レベルに
基づき平衡、又は、不平衡回路に整合するように回路を
切り換え、送信された信号レベルを受信装置の信号の処
理レベルに合わせる。受信装置の入力信号切換回路２で
受信された入力信号は、受信装置の通信方式に整合さ
れ、スタートビット検出回路４へ出力される。スタート
ビット検出回路４は、スタートビットの立ち上がりを検
出した後、入力信号をデ一タビット検出回路５に出力
し、制御回路６によりクロック同期し、シフトレジスタ
９へデータを抜き取り読み込む。
【００１１】データを抜き取るためのクロックは、基準
クロック７より得られるクロックをクロック分周回路８
で分周し、制御回路６で送信装置側のクロックに合わせ
た周期のクロックを生成する。データビット検出回路５
で検出したデータをシフトレジスタ９に読み込み、デー
タシフトか完了した時点で、パリティチェック回路１０
ではデータの誤りのチェックする。
クロック７より得られるクロックをクロック分周回路８
で分周し、制御回路６で送信装置側のクロックに合わせ
た周期のクロックを生成する。データビット検出回路５
で検出したデータをシフトレジスタ９に読み込み、デー
タシフトか完了した時点で、パリティチェック回路１０
ではデータの誤りのチェックする。
【００１２】パリティビットは、データの誤り検出用に
付加するものであり、例えばデータ列が１１１０００１
０（２進数）とすると、偶数パリティの場合１の数が偶
数個になるように０データを付加する。
付加するものであり、例えばデータ列が１１１０００１
０（２進数）とすると、偶数パリティの場合１の数が偶
数個になるように０データを付加する。
【００１３】受信装置では受信したデータの１ビットが
外乱などで反転した場合にパリティビットのデータから
１の個数が偶数でない場合、パリティチェック回路はデ
ータの誤りを検出して、受信バッファレジスタ１２へエ
ラー信号を出力しデータエラー等の処理をする。パリテ
ィチェック回路１０でチェックした結果誤りがない場
合、受信データバッファレジス夕１２にデータが正常で
あると制御信号を送る。つぎに、フレーミングチェック
回路１１でストップビットを検出し、受信データバッフ
ァレジス夕１２に制御信号を送る。
外乱などで反転した場合にパリティビットのデータから
１の個数が偶数でない場合、パリティチェック回路はデ
ータの誤りを検出して、受信バッファレジスタ１２へエ
ラー信号を出力しデータエラー等の処理をする。パリテ
ィチェック回路１０でチェックした結果誤りがない場
合、受信データバッファレジス夕１２にデータが正常で
あると制御信号を送る。つぎに、フレーミングチェック
回路１１でストップビットを検出し、受信データバッフ
ァレジス夕１２に制御信号を送る。
【００１４】パリティ及びフレーミングチェックした結
果、正常に入力された信号のデータは、正常な受信デー
タとして処理されて受信データバッファレジス夕１２へ
出力される。受信データバッファレジス夕１２に記憶さ
れた受信データは、内部バス１３を通し中央制御部（Ｃ
ＰＵ）１４で読みだし、図示せずも表示装置に文字表示
等が表示され、ハードディスク等の記録装置にバックア
ップ記録等の処理がされる。
果、正常に入力された信号のデータは、正常な受信デー
タとして処理されて受信データバッファレジス夕１２へ
出力される。受信データバッファレジス夕１２に記憶さ
れた受信データは、内部バス１３を通し中央制御部（Ｃ
ＰＵ）１４で読みだし、図示せずも表示装置に文字表示
等が表示され、ハードディスク等の記録装置にバックア
ップ記録等の処理がされる。
【００１５】一方受信装置側から送信装置側へ受信結果
が返信される。この時、受信データバッファレジスタ１
２に記憶されたパリティチェック及びフレーミングチェ
ックによる正常又は異常を知らせるデータが内部バス１
３を通し送信データバッファレジスタ１５に送出され
る。送信データバッファレジスタ１５に蓄えられた返送
データは、制御回路６によりシフトレジスタ１６へ読み
出され、パリティ生成回路１７及びストップビット生成
回路１８でパリティビット及びストップビットが生成さ
れて返送データに付加される。
が返信される。この時、受信データバッファレジスタ１
２に記憶されたパリティチェック及びフレーミングチェ
ックによる正常又は異常を知らせるデータが内部バス１
３を通し送信データバッファレジスタ１５に送出され
る。送信データバッファレジスタ１５に蓄えられた返送
データは、制御回路６によりシフトレジスタ１６へ読み
出され、パリティ生成回路１７及びストップビット生成
回路１８でパリティビット及びストップビットが生成さ
れて返送データに付加される。
【００１６】制御回路６により出力許可がされた出力信
号切換回路２１から送信装置側へ返送出力する信号レベ
ルを、送信装置から受信装置へ送信された信号のレベル
及び回路方式に整合するように制御回路６により制御さ
れ、スタートビット生成回路１９でスタートビットが返
送データに付加され、クロック分周回路２０で送信装置
側から送信されたクロック周期に合わせたクロックで、
返送データとして送信端２２，２２’（送信装置が平衡
伝送方式の場合）、又は、２２（送信装置が不平衡伝送
方式の場合）から返送される。
号切換回路２１から送信装置側へ返送出力する信号レベ
ルを、送信装置から受信装置へ送信された信号のレベル
及び回路方式に整合するように制御回路６により制御さ
れ、スタートビット生成回路１９でスタートビットが返
送データに付加され、クロック分周回路２０で送信装置
側から送信されたクロック周期に合わせたクロックで、
返送データとして送信端２２，２２’（送信装置が平衡
伝送方式の場合）、又は、２２（送信装置が不平衡伝送
方式の場合）から返送される。
【００１７】送信端２２’から送信される信号は、送信
先の送信装置が平衡伝送方式（ＲＳ−４２２）の場合の
信号で送信端２２から出力される返送信号のデータを反
転させた信号が出力される。ＲＳ−４２２に基づき送信
端２２，２２’から出力される信号レベルは通常＋５Ｖ
〜０Ｖの信号レベルである。不平衡伝送方式（ＲＳ−２
３２−Ｃ）により送信端２２から送信される場合の送信
信号の信号レベルは＋１５Ｖ〜−１５Ｖであり、受信装
置側で受信したときのスタートビットの信号レベルは約
８Ｖ以上である。
先の送信装置が平衡伝送方式（ＲＳ−４２２）の場合の
信号で送信端２２から出力される返送信号のデータを反
転させた信号が出力される。ＲＳ−４２２に基づき送信
端２２，２２’から出力される信号レベルは通常＋５Ｖ
〜０Ｖの信号レベルである。不平衡伝送方式（ＲＳ−２
３２−Ｃ）により送信端２２から送信される場合の送信
信号の信号レベルは＋１５Ｖ〜−１５Ｖであり、受信装
置側で受信したときのスタートビットの信号レベルは約
８Ｖ以上である。
【００１８】図２は、入力レベル検出回路の一例を示す
ブロック図である。入力レベル検出回路３には、受信デ
ータａ１（ＲＳ−２３２−Ｃの場合）又はａ２（ＲＳ−
４２２の場合で正の方の信号波を示す）をコンパレ−夕
３０１と信号レベル変換回路３０２に入力する。コンパ
レータ３０１の比較電圧Ａは、ＲＳ−４２２とＲＳ−２
３２−Ｃによる通信のスタートビットの信号レベルとの
間の約６〜８Ｖに抵抗Ｒ１，Ｒ２の比により制御回路６
で制御されて調整し設定される。これにより、送信装置
側がＲＳ−２３２−Ｃの場合のコンパレータ出力ｂ１
は、”Ｈ”レベル、ＲＳ４２２の場合のコンパレータ出
力ｂ２は、”Ｌ”レベルとなる。このコンパレータ出力
ｂは、Ｄフリップフロップ３０４のＤ端に入力される。
ブロック図である。入力レベル検出回路３には、受信デ
ータａ１（ＲＳ−２３２−Ｃの場合）又はａ２（ＲＳ−
４２２の場合で正の方の信号波を示す）をコンパレ−夕
３０１と信号レベル変換回路３０２に入力する。コンパ
レータ３０１の比較電圧Ａは、ＲＳ−４２２とＲＳ−２
３２−Ｃによる通信のスタートビットの信号レベルとの
間の約６〜８Ｖに抵抗Ｒ１，Ｒ２の比により制御回路６
で制御されて調整し設定される。これにより、送信装置
側がＲＳ−２３２−Ｃの場合のコンパレータ出力ｂ１
は、”Ｈ”レベル、ＲＳ４２２の場合のコンパレータ出
力ｂ２は、”Ｌ”レベルとなる。このコンパレータ出力
ｂは、Ｄフリップフロップ３０４のＤ端に入力される。
【００１９】また、受信装置側に入力された信号レベル
のスレショールドレベルに抵抗Ｒ４，Ｒ５の比で設定
し、信号のデータを検出する。信号レベル変換回路３０
２から出力される出力信号ｃは、Ｄフリップフロップ３
０３のＤ端に入力され、制御回路６から通常の送信デー
タのクロックｄが信号レベル変換回路３０２の出力信号
ｃよりもタイミングｔだけ遅れＣＫ端に入力される。Ｄ
フリップフロップ３０３により遅らせた信号ｅがＤフリ
ップフロップ３０４のＣＫ端に入力され、クロックの立
ち上がりで信号ｂをラッチし、出力ｆを得る。このラッ
チした信号ｆにより入力信号切換回路２及び出力信号切
換回路２１は図示せずもＲＳ−２３２−ＣとＲＳ−４２
２による通信に対応して送信装置側が受信装置側と異な
る方式の場合、送信装置側に整合した回路に自動設定さ
れる。
のスレショールドレベルに抵抗Ｒ４，Ｒ５の比で設定
し、信号のデータを検出する。信号レベル変換回路３０
２から出力される出力信号ｃは、Ｄフリップフロップ３
０３のＤ端に入力され、制御回路６から通常の送信デー
タのクロックｄが信号レベル変換回路３０２の出力信号
ｃよりもタイミングｔだけ遅れＣＫ端に入力される。Ｄ
フリップフロップ３０３により遅らせた信号ｅがＤフリ
ップフロップ３０４のＣＫ端に入力され、クロックの立
ち上がりで信号ｂをラッチし、出力ｆを得る。このラッ
チした信号ｆにより入力信号切換回路２及び出力信号切
換回路２１は図示せずもＲＳ−２３２−ＣとＲＳ−４２
２による通信に対応して送信装置側が受信装置側と異な
る方式の場合、送信装置側に整合した回路に自動設定さ
れる。
【００２０】図３は、入力レベル検出回路の各部の信号
波形を説明する図である。ａ−１、ａ−２は、それぞ
れ、ＲＳ一２３２−Ｃ、ＲＳ−４２２の信号波形であ
る。（ａ−１、ａ−２における線Ａは６〜７Ｖの比較電
圧レベルを示す）。ｂ−１、ｂ−２は、コンパレータ３
０１で比較したときＲＳ−２３２−Ｃの出力信号波形
と、ＲＳ−４２２の場合の出力信号波形が０の場合を示
す。ｃは、信号レベル変換回路３０２の出力信号波形で
ある。ｄは、通常のクロック信号波形である。ｅは、ｃ
を遅らせた信号波形で、ｂ−１、ｂ−２の信号（スター
トビットの立ち上がった直後の信号）をラッチすること
でｆ−１、ｆ−２（ＲＳ−２３２Ｃ、ＲＳ一４２２）の
切り換え出力を得る。ｆ−１、ｆ−２の切り換え出力に
より、入力切換回路２及び出力切換回路２１の接続の切
り換えセレクタを制御して、入力、出力回路を平衡、又
は不平衡回路に切り換える。
波形を説明する図である。ａ−１、ａ−２は、それぞ
れ、ＲＳ一２３２−Ｃ、ＲＳ−４２２の信号波形であ
る。（ａ−１、ａ−２における線Ａは６〜７Ｖの比較電
圧レベルを示す）。ｂ−１、ｂ−２は、コンパレータ３
０１で比較したときＲＳ−２３２−Ｃの出力信号波形
と、ＲＳ−４２２の場合の出力信号波形が０の場合を示
す。ｃは、信号レベル変換回路３０２の出力信号波形で
ある。ｄは、通常のクロック信号波形である。ｅは、ｃ
を遅らせた信号波形で、ｂ−１、ｂ−２の信号（スター
トビットの立ち上がった直後の信号）をラッチすること
でｆ−１、ｆ−２（ＲＳ−２３２Ｃ、ＲＳ一４２２）の
切り換え出力を得る。ｆ−１、ｆ−２の切り換え出力に
より、入力切換回路２及び出力切換回路２１の接続の切
り換えセレクタを制御して、入力、出力回路を平衡、又
は不平衡回路に切り換える。
【００２１】本実施例では、スタートビットの立ち上が
った直後の信号レベルを検出して、平衡、又は不平衡伝
送による受信装置と異なる方式で送信装置側から送信さ
れ、受信信号レベル及び回路方式が異なる場合でも、受
信装置側で受信入力回路と送信出力回路を整合するよう
に切り換え制御するので、自動受信することが可能とな
る。
った直後の信号レベルを検出して、平衡、又は不平衡伝
送による受信装置と異なる方式で送信装置側から送信さ
れ、受信信号レベル及び回路方式が異なる場合でも、受
信装置側で受信入力回路と送信出力回路を整合するよう
に切り換え制御するので、自動受信することが可能とな
る。
【００２２】
【発明の効果】本発明によれば、スタートビットの信号
レベルを検出して、送信側の信号レベルに基づき受信回
路及び送信回路を送信装置側に整合するように制御する
ことにより、異なる方式間で自動受信することができ
る。
レベルを検出して、送信側の信号レベルに基づき受信回
路及び送信回路を送信装置側に整合するように制御する
ことにより、異なる方式間で自動受信することができ
る。
【図１】本発明の一実施例のシリアル通信装置のブロッ
ク図。
ク図。
【図２】本発明の一実施例に用いる入力レベル検出回路
のブロック図。
のブロック図。
【図３】本発明の一実施例に用いる入力レベル検出回路
の各部の信号波形を示す図。
の各部の信号波形を示す図。
１，１’ 受信端 ２ 入力信号変換回路 ３ 入力レベル検出回路 ４ スータトビット検出回路 ５ データビット検出回路 ６ 制御回路 ７ 基準クロック ８ クロック分周回路 ９ シフトレジスタ １０ パリティチェック回路 １１ フレーミングチェック回路 １２ 受信データバッファレジスタ １３ 内部バス １４ ＣＰＵ １５ 送信データバッファレジス夕 １６ シフトレジスタ １７ パリティビット生成回路 １８ ストップビット生成回路 １９ スタートビット生成回路 ２０ クロック分周回路 ２１ 出力信号切換回路 ２２，２２’ 送信端
Claims (2)
- 【請求項１】 調歩同期方式のシリアル通信装置にお
いて、 送信装置側から送信された入力信号の信号レベルを検出
するレベル検出手段と、 前記レベル検出手段で検出された信号レベルに基づき受
信装置側の入力及び出力信号回路を送信装置側の信号レ
ベルに合わせるように切り換える切変手段を、 具備することを特徴とするシリアル通信装置。 - 【請求項２】 調歩同期方式のシリアル通信装置にお
いて、 送信装置側から送信された入力信号のスタートビットを
検出する手段と、 スタートビットの信号レベルを検出するレベル検出手段
と、 受信装置側の入力及び出力回路を送信装置側に合わせ平
衡回路又は不平衡回路に切り換える切変手段と、 前記レベル検出手段で検出された信号のレベル基づき前
記切変手段を制御する制御手段を、 具備することを特徴とするシリアル通信装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10013361A JPH11205396A (ja) | 1998-01-07 | 1998-01-07 | シリアル通信装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10013361A JPH11205396A (ja) | 1998-01-07 | 1998-01-07 | シリアル通信装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11205396A true JPH11205396A (ja) | 1999-07-30 |
Family
ID=11830970
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10013361A Withdrawn JPH11205396A (ja) | 1998-01-07 | 1998-01-07 | シリアル通信装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11205396A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003013085A1 (fr) * | 2001-07-31 | 2003-02-13 | Fujitsu Limited | Dispositif a semi-conducteurs et systeme de transfert de donnees |
| KR101219801B1 (ko) * | 2006-01-06 | 2013-01-18 | (주)블루버드 소프트 | 다수의 신호 레벨을 자동으로 지원하는 직렬 통신 회로 및이를 구비하는 통신 단말기 |
-
1998
- 1998-01-07 JP JP10013361A patent/JPH11205396A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003013085A1 (fr) * | 2001-07-31 | 2003-02-13 | Fujitsu Limited | Dispositif a semi-conducteurs et systeme de transfert de donnees |
| KR101219801B1 (ko) * | 2006-01-06 | 2013-01-18 | (주)블루버드 소프트 | 다수의 신호 레벨을 자동으로 지원하는 직렬 통신 회로 및이를 구비하는 통신 단말기 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050405 |