JPH11162178A - 強誘電体記憶装置および強誘電体記憶素子のくせ付け矯正方法 - Google Patents

Abstract

(57)【要約】 【課題】 くせ付けの生じにくい強誘電体記憶装置を提
供する。また、効果の高い強誘電体記憶素子のくせ付け
矯正方法を提供する。 【解決手段】 一対のビットラインＢＬ０，／ＢＬ０間
に設けられたデータ反転用ラッチ回路２４は、コンデン
サＣ１、Ｃ２を備えている。データ読出しに際し、ライ
ンＰＨＩ０、ラインＰＨＩ１を適当に制御することによ
り、一対のビットラインＢＬ０，／ＢＬ０の電位を、電
荷の形でコンデンサＣ１、Ｃ２に記憶させたり、コンデ
ンサＣ１、Ｃ２の蓄積電荷にしたがって、ビットライン
ＢＬ０，／ＢＬ０の電位の高低関係を逆転させたり元に
戻したりすることができる。このようにして、ビットラ
インＢＬ０，／ＢＬ０に接続されたメモリ素子Ｍ０のデ
ータを反転、正転させることで、データ読出し時に、メ
モリ素子Ｍ０のくせ付けを自動的に緩和することができ
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、強誘電体記憶装
置等に関し、特に、強誘電体記憶素子のくせ付けの緩和
に関する。

【０００２】

【従来の技術】不揮発性の半導体メモリとして、強誘電
体コンデンサを用いた強誘電体メモリが知られている。
強誘電体メモリを含め半導体メモリは、一般に、１つの
記憶単位（１ビット）を構成するメモリ素子を複数個行
列配置した構成を有している。

【０００３】図９に、従来の強誘電体メモリを構成する
メモリ素子２近傍の回路構成の一例を示す。このメモリ
素子２は、いわゆる「２トランジスタ２キャパシタ型」
のメモリ素子である。メモリ素子２は、一対のセル４、
セル６を備えている。セル４は、強誘電体コンデンサ８
を備えている。セル６も、セル４と同様の構成であり、
強誘電体コンデンサ１０を備えている。

【０００４】図８に、強誘電体コンデンサに関する電圧
と分極状態（電荷）との関係を表わす一般的な履歴曲線
を示す。図８を用いて、図９の例における強誘電体コン
デンサ８または強誘電体コンデンサ１０に関する電圧
（図９に示すプレートラインＰＬを基準電位とした場合
のビットラインＢＬまたはビットライン／ＢＬの電位）
と分極状態（図においては、”分極状態”と等価な”電
荷”で表わしている）との関係を表わすことができる。

【０００５】図８において、残留分極Ｚ１を生じている
状態を第１の分極状態Ｐ１とし、残留分極Ｚ２を生じて
いる状態を第２の分極状態Ｐ２とする。上述の強誘電体
コンデンサ８および強誘電体コンデンサ１０は、両端の
電位差が０の場合には、相互に異なる分極状態Ｐ１また
は分極状態Ｐ２をとるよう構成されている。

【０００６】たとえば、強誘電体コンデンサ８が分極状
態Ｐ１であれば、強誘電体コンデンサ１０は分極状態Ｐ
２となる（この状態が、記憶データ”Ｈ”に対応するも
のとする）。一方、強誘電体コンデンサ８が分極状態Ｐ
２であれば、強誘電体コンデンサ１０は分極状態Ｐ１と
なる（この状態が、記憶データ”Ｌ”に対応するものと
する）。

【０００７】強誘電体コンデンサ８および強誘電体コン
デンサ１０の分極状態を知ることにより、メモリ素子２
の記憶データを知る（読み出す）ことができる。

【０００８】強誘電体コンデンサ８および強誘電体コン
デンサ１０の分極状態を知るには、図９に示す負荷用コ
ンデンサ（ビットラインＢＬ、／ＢＬそれぞれの寄生容
量）１２を放電させた後、ビットラインＢＬ、／ＢＬを
フローティング状態とし、その後、プレートラインＰＬ
に読出用電圧Ｖpを与え、このとき強誘電体コンデンサ
８、強誘電体コンデンサ１０の両端に生ずる電圧Ｖf1、
電圧Ｖf2を測定すればよい。

【０００９】図８に示す図式解法によれば、負荷用コン
デンサ１２の静電容量を直線Ｌ１の傾きで表わした場
合、強誘電体コンデンサ８が第１の分極状態Ｐ１であれ
ば、強誘電体コンデンサ８の両端に生ずる電圧Ｖf1はＶ
１となる。一方、強誘電体コンデンサ１０が第２の分極
状態Ｐ２であれば、電圧Ｖf2はＶ２となる。センスアン
プ１４は、読出時におけるこれらの電圧Ｖf1、電圧Ｖf2
のいずれが大きいかを測定することにより、強誘電体コ
ンデンサ８、強誘電体コンデンサ１０がいずれの分極状
態にあるかを知る。

【００１０】このようにして強誘電体コンデンサ８、強
誘電体コンデンサ１０の分極状態を調べることにより、
分極状態に対応する記憶データ（”Ｈ”または”Ｌ”）
を読み出すことができる。

【００１１】

【発明が解決しようとする課題】しかしながら、上記の
ような従来の強誘電体メモリには、次のような問題点が
あった。強誘電体には、同一の分極状態が長時間保持さ
れると履歴曲線（電圧・電荷特性）に歪を生ずるという
性質（「くせ付け」、または「インプリント効果」とい
う）がある。

【００１２】このため、同一の記憶データを記憶させた
まま長時間経過すると、メモリ素子２を構成する強誘電
体コンデンサ８、強誘電体コンデンサ１０に、くせ付け
が生ずる。くせ付けが生ずると、上述の強誘電体コンデ
ンサ８、強誘電体コンデンサ１０の両端に生ずる電圧Ｖ
f1、電圧Ｖf2の値が変る。とくに、くせ付けが生じたと
きの記憶データと反対の記憶データを書込んだ場合に、
該反対の記憶データを正確に読み出すことが困難とな
る。すなわち、時間の経過とともに、記憶装置としての
機能が低下し、使用できなくなるおそれがある。

【００１３】この発明はこのような問題を解決し、くせ
付けの生じにくい強誘電体記憶装置を提供することを目
的とする。また、効果の高い強誘電体記憶素子のくせ付
け矯正方法を提供することを目的とする。

【００１４】

【課題を解決するための手段】請求項１の強誘電体記憶
装置は、記憶すべき情報に対応した分極状態を保持する
ことで当該情報を記憶する強誘電体記憶素子、を備えた
強誘電体記憶装置において、当該情報の書き込みまたは
読み出しを行なう際に、強誘電体記憶素子の分極状態
を、保持すべき分極状態と異なる分極状態にしたあと再
びもとの分極状態に戻すくせ付け緩和動作を所定回数行
なうよう構成したこと、を特徴とする。

【００１５】請求項２の強誘電体記憶装置は、請求項１
の強誘電体記憶装置において、前記強誘電体記憶素子の
保持すべき分極状態に対応した補助情報を記憶する補助
記憶素子を備え、補助記憶素子に記憶された補助情報の
内容にしたがって、前記くせ付け緩和動作を行なうこ
と、を特徴とする。

【００１６】請求項３の強誘電体記憶装置は、請求項２
の強誘電体記憶装置において、前記強電体記憶素子は、
互いに異なる分極状態を保持する第１の強誘電体記憶要
素と第２の強誘電体記憶要素とを備え、前記補助記憶素
子は、第１の強誘電体記憶要素の保持すべき分極状態に
対応した補助情報を記憶する第１の補助記憶要素と、第
２の強誘電体記憶要素の保持すべき分極状態に対応した
補助情報を記憶する第２の補助記憶要素とを備え、第２
の補助記憶要素に記憶された補助情報にしたがって第１
の強誘電体記憶要素の分極状態を変更するとともに、第
１の補助記憶要素に記憶された補助情報にしたがって第
２の強誘電体記憶要素の分極状態を変更し、その後、第
１の補助記憶要素に記憶された補助情報にしたがって第
１の強誘電体記憶要素の分極状態を元に戻すとともに、
第２の補助記憶要素に記憶された補助情報にしたがって
第２の強誘電体記憶要素の分極状態を元に戻すよう構成
したこと、を特徴とする。

【００１７】請求項４の強誘電体記憶装置は、請求項３
の強誘電体記憶装置において、前記第１の強誘電体記憶
要素および第２の強誘電体記憶要素は、ともに強誘電体
コンデンサを備え、前記第１の補助記憶要素および第２
の補助記憶要素は、ともにコンデンサを備え、第２の補
助記憶要素と第１の強誘電体記憶要素とを電気通信路を
介して接続することにより第２の補助記憶要素に記憶さ
れた補助情報にしたがって第１の強誘電体記憶要素の分
極状態を変更するとともに、第１の補助記憶要素と第２
の強誘電体記憶要素とを電気通信路を介して接続するこ
とにより第１の補助記憶要素に記憶された補助情報にし
たがって第２の強誘電体記憶要素の分極状態を変更し、
その後、第１の補助記憶要素と第１の強誘電体記憶要素
とを電気通信路を介して接続することにより第１の補助
記憶要素に記憶された補助情報にしたがって第１の強誘
電体記憶要素の分極状態を元に戻すとともに、第２の補
助記憶要素と第２の強誘電体記憶要素とを電気通信路を
介して接続することにより第２の補助記憶要素に記憶さ
れた補助情報にしたがって第２の強誘電体記憶要素の分
極状態を元に戻すよう構成したこと、を特徴とする。

【００１８】請求項５の強誘電体記憶装置は、請求項１
ないし請求項４のいずれかの強誘電体記憶装置におい
て、前記強誘電体記憶素子を複数個行列配置するととも
に、行列配置された強誘電体記憶素子のうち所望の強誘
電体記憶素子を選択し得るよう構成し、選択された強誘
電体記憶素子に対する書込データを入力しまたは読出デ
ータを出力するデータ通信線を設けるとともに、前記く
せ付け緩和動作を行なうための手段を、当該データ通信
線に対応させて設け、情報の書き込みまたは読み出しを
行なう際に、行列配置された強誘電体記憶素子のうち選
択された強誘電体記憶素子に対する前記くせ付け緩和動
作を、所定回数行なうよう構成したこと、を特徴とす
る。

【００１９】請求項６の強誘電体記憶装置は、請求項１
ないし請求項４のいずれかの強誘電体記憶装置におい
て、前記強誘電体記憶素子を複数個行列配置するととも
に、行列配置された強誘電体記憶素子のうち所望の強誘
電体記憶素子を選択するよう構成し、前記くせ付け緩和
動作を行なうための手段を、前記行列配置の各列に対応
させて設け、情報の書き込みまたは読み出しを行なう際
に、行列配置された強誘電体記憶素子のうち選択された
強誘電体記憶素子の属する行に含まれる強誘電体記憶素
子に対する前記くせ付け緩和動作を、所定回数行なうよ
う構成したこと、を特徴とする。

【００２０】請求項７の強誘電体記憶素子のくせ付け矯
正方法は、記憶すべき情報に対応した分極状態を保持す
ることで当該情報を記憶する強誘電体記憶素子の、くせ
付けを矯正する方法であって、当該情報の書き込みまた
は読み出しを行なう際に、強誘電体記憶素子の分極状態
を、保持すべき分極状態と異なる分極状態にしたあと再
びもとの分極状態に戻す動作を所定回数行なうこと、を
特徴とする。

【００２１】

【発明の作用および効果】請求項１の強誘電体記憶装置
および請求項７の強誘電体記憶素子のくせ付け矯正方法
は、情報の書き込みまたは読み出しを行なう際に、強誘
電体記憶素子の分極状態を、保持すべき分極状態と異な
る分極状態にしたあと再びもとの分極状態に戻す動作を
所定回数行なうことを特徴とする。

【００２２】したがって、情報の書き込みまたは読み出
しを行なう際に、くせ付け緩和動作を所定回数自動的に
行なうことができる。このため、情報の書き込みまたは
読み出しを行なうことにより自動的に強誘電体記憶素子
のくせ付けを緩和することができる。

【００２３】請求項２の強誘電体記憶装置は、強誘電体
記憶素子の保持すべき分極状態に対応した補助情報を記
憶する補助記憶素子を備え、補助記憶素子に記憶された
補助情報の内容にしたがってくせ付け緩和動作を行なう
ことを特徴とする。

【００２４】したがって、補助情報の内容にしたがって
確実にくせ付け緩和動作を行なうことができるととも
に、補助情報の内容にしたがって強誘電体記憶素子の記
憶すべき情報を確実にもとの情報に戻すことができる。

【００２５】請求項３の強誘電体記憶装置においては、
第２の補助記憶要素に記憶された補助情報にしたがって
第１の強誘電体記憶要素の分極状態を変更するととも
に、第１の補助記憶要素に記憶された補助情報にしたが
って第２の強誘電体記憶要素の分極状態を変更し、その
後、第１の補助記憶要素に記憶された補助情報にしたが
って第１の強誘電体記憶要素の分極状態を元に戻すとと
もに、第２の補助記憶要素に記憶された補助情報にした
がって第２の強誘電体記憶要素の分極状態を元に戻すよ
う構成したことを特徴とする。

【００２６】したがって、強誘電体記憶素子とこれに対
応する補助記憶素子との間で双方の素子を構成する記憶
要素の対応関係を一時的に変更することにより、強誘電
体記憶素子のくせ付けを緩和することができる。このた
め、容易にくせ付け緩和動作を行なうことができる。

【００２７】請求項４の強誘電体記憶装置においては、
第１の強誘電体記憶要素および第２の強誘電体記憶要素
はともに強誘電体コンデンサを備え、第１の補助記憶要
素および第２の補助記憶要素はともにコンデンサを備
え、強誘電体記憶素子とこれに対応する補助記憶素子と
の間で双方の素子を構成するコンデンサの接続関係を電
気通信路を介して一時的に変更することにより、強誘電
体記憶素子のくせ付けを緩和することができる。このた
め、さらに容易にくせ付け緩和動作を行なうことができ
る。

【００２８】請求項５の強誘電体記憶装置は、くせ付け
緩和動作を行なうための手段をデータ通信線に対応させ
て設け、情報の書き込みまたは読み出しを行なう際に、
行列配置された強誘電体記憶素子のうち選択された強誘
電体記憶素子に対するくせ付け緩和動作を、所定回数行
なうよう構成したことを特徴とする。

【００２９】したがって、情報の書き込みまたは読み出
しを行なう際に、選択された強誘電体記憶素子に対する
くせ付け緩和動作を自動的に行なうことができる。

【００３０】請求項６の強誘電体記憶装置は、くせ付け
緩和動作を行なうための手段を行列配置の各列に対応さ
せて設け、情報の書き込みまたは読み出しを行なう際
に、行列配置された強誘電体記憶素子のうち選択された
強誘電体記憶素子の属する行に含まれる強誘電体記憶素
子に対するくせ付け緩和動作を、所定回数行なうよう構
成したことを特徴とする。

【００３１】したがって、情報の書き込みまたは読み出
しを行なう際に、選択された強誘電体記憶素子のみなら
ず、選択された強誘電体記憶素子の属する行に含まれる
強誘電体記憶素子すべてに対するくせ付け緩和動作を自
動的に行なうことが可能となる。このため、一度の書き
込みまたは読み出し動作時にさらに多くの強誘電体記憶
素子に対するくせ付け緩和動作を行なうことができる。

【００３２】

【発明の実施の形態】［第１の実施形態］図１に、この
発明の一実施形態による強誘電体記憶装置である強誘電
体メモリ２０の構成の一部を示す。強誘電体メモリ２０
は、強誘電体記憶素子であるメモリ素子Ｍ０，Ｍ１，・
・・を、複数個、行列配置した構成を有している。各メ
モリ素子Ｍ０，Ｍ１，・・・は、いわゆる「２トランジ
スタ２キャパシタ型」のメモリ素子である。

【００３３】各メモリ素子は、一本のワードラインと一
対のビットラインとの交点に配置されている。たとえ
ば、メモリ素子Ｍ０は、ワードラインＷＬ０と、一対の
ビットラインＢＬ０および／ＢＬ０との交点に配置され
ている。

【００３４】また、この実施形態においては、一度にｍ
個のメモリ素子にアクセスできるよう構成されている。
すなわち、一度にアクセス可能なｍ個のメモリ素子は、
一本のワードラインと一本の列選択ラインとにより選択
される。たとえば、ワードラインＷＬ０と、列選択ライ
ンＣＯＬ０とを選択することにより、メモリ素子Ｍ０，
Ｍ１，・・・，Ｍｍ−１（図示せず）を選択することが
でき、これらｍ個のメモリ素子について、同時に、デー
タの書込みまたは読出しを行なうことができる。

【００３５】ｍ個のメモリ素子（たとえば、Ｍ０，Ｍ
１，・・・，Ｍｍ−１）と外部とのデータの受渡しは、
ｍ対のデータ通信線である入出力ラインＩＯ０，／ＩＯ
０，ＩＯ１，／ＩＯ１，・・・，ＩＯｍ−１，／ＩＯｍ
−１（図示せず）と、選択されたｍ対のビットライン
（たとえば、ＢＬ０，／ＢＬＯ，ＢＬ１，／ＢＬ１，・
・・，ＢＬｍ−１，／ＢＬｍ−１（図示せず））を介し
て行なわれる。

【００３６】図２に、一対のビットラインＢＬ０，／Ｂ
Ｌ０近傍の詳細な回路図を示す。メモリ素子Ｍ０は、一
対のセルＭＣ１，ＭＣ２を備えている。セルＭＣ１は、
第１の強誘電体記憶要素である強誘電体コンデンサＦＣ
１とトランジスタＱ１とを備えている。セルＭＣ２も、
同様に、第２の強誘電体記憶要素である強誘電体コンデ
ンサＦＣ２とトランジスタＱ２とを備えている。プレー
トラインＰＬ０により、強誘電体コンデンサＦＣ１，Ｆ
Ｃ２に読出し用電圧Ｖp（図８参照）を与える。

【００３７】一対の強誘電体コンデンサＦＣ１，ＦＣ２
は、逆の分極状態となるよう設定されている。すなわ
ち、これらのコンデンサ両端の電位差が、それぞれ
「０」の場合には、一対の強誘電体コンデンサＦＣ１，
ＦＣ２は、相互に異なる分極状態Ｐ１または分極状態Ｐ
２（図８参照）をとるよう構成されている。

【００３８】たとえば、強誘電体コンデンサＦＣ１が分
極状態Ｐ１であれば、強誘電体コンデンサＦＣ２は分極
状態Ｐ２となる（この状態が、記憶データ”Ｈ”に対応
するものとする）。一方、強誘電体コンデンサＦＣ１が
分極状態Ｐ２であれば、強誘電体コンデンサＦＣ２は分
極状態Ｐ１となる（この状態が、記憶データ”Ｌ”に対
応するものとする）。

【００３９】一対のビットラインＢＬ０，／ＢＬ０間
に、センスアンプＳＡが配置されている。センスアンプ
ＳＡは、一対のビットラインＢＬ０，／ＢＬ０のうちい
ずれの電位が高いかを判断し、電位の高い方のビットラ
インの電位を”Ｈ（論理１）”にするとともに、電位の
低い方のビットラインの電位を”Ｌ（論理０）”にす
る。センスアンプＳＡのＯＮ／ＯＦＦは、ラインＳＡＥ
Ｎ，／ＳＡＥＮにより制御する。なお、ライン／ＳＡＥ
ＮはラインＳＡＥＮの反転信号線である。

【００４０】一対のビットラインＢＬ０，／ＢＬ０に
は、ビットラインプリチャージ回路２２が接続されてい
る。ラインＰＣに信号を与えることにより、一対のビッ
トラインＢＬ０，／ＢＬ０を、ともにグランド電位にプ
リチャージする。

【００４１】また、一対のビットラインＢＬ０，／ＢＬ
０には、くせ付け緩和動作を行なうための手段（補助記
憶素子）であるデータ反転用ラッチ回路２４が配置され
ている。データ反転用ラッチ回路２４は、４つの辺にそ
れぞれトランジスタを配置したブリッジ回路を構成して
いる。

【００４２】ブリッジの対向する一対の頂点には、第１
の補助記憶要素であるコンデンサＣ１、第２の補助記憶
要素であるコンデンサＣ２の一端が、それぞれ接続され
ている。コンデンサＣ１、コンデンサＣ２の他端は、接
地されている。また、ブリッジの対向する他の一対の頂
点は、それぞれ、ビットラインＢＬ０，／ＢＬ０に接続
されている。

【００４３】ブリッジ回路の対向する一対のトランジス
タのゲートは、ラインＰＨＩ０に接続され、対向する他
の一対のトランジスタのゲートは、ラインＰＨＩ１に接
続されている。

【００４４】したがって、ラインＰＨＩ０を”Ｈ”にす
ることによりコンデンサＣ１とビットラインＢＬ０とが
接続され、コンデンサＣ２とビットライン／ＢＬ０とが
接続される。一方、ラインＰＨＩ１を”Ｈ”にすること
によりコンデンサＣ１とビットライン／ＢＬ０とが接続
され、コンデンサＣ２とビットラインＢＬ０とが接続さ
れる。

【００４５】ラインＰＨＩ０、ラインＰＨＩ１を適当に
制御することにより、一対のビットラインＢＬ０，／Ｂ
Ｌ０の電位を、電荷の形でコンデンサＣ１、コンデンサ
Ｃ２に記憶させたり、コンデンサＣ１、コンデンサＣ２
の蓄積電荷にしたがって、ビットラインＢＬ０，／ＢＬ
０の電位の高低関係を逆転させたり元に戻したりするこ
とができる。

【００４６】他のビットラインＢＬ１，／ＢＬ１，・・
・近傍の回路も、図２に示す回路と同様である。すなわ
ち、この実施形態においては、一対のビットラインごと
に、複数のメモリ素子、センスアンプＳＡ、ビットライ
ンプリチャージ回路２２、データ反転用ラッチ回路２４
が、それぞれ設けられている。

【００４７】つぎに、データ読出し時のくせ付け緩和動
作を説明する。たとえば、図１に示すワードラインＷＬ
０と、列選択ラインＣＯＬ０とを選択することにより、
メモリ素子Ｍ０，Ｍ１，・・・，Ｍｍ−１に対して読出
し動作を行なうことができる。

【００４８】上述のように、この実施形態においては、
一対のビットラインごとにデータ反転用ラッチ回路が、
それぞれ設けられている。このため、メモリ素子Ｍ０，
Ｍ１，・・・，Ｍｍ−１を選択して読出しを行なう場
合、メモリ素子Ｍ０，Ｍ１，・・・，Ｍｍ−１はもとよ
り、これらのメモリ素子Ｍ０，Ｍ１，・・・，Ｍｍ−１
の属する行に含まれるすべての他のメモリ素子Ｍｘ，Ｍ
ｘ＋１，・・・についても、くせ付け緩和動作が行なわ
れることになる。

【００４９】以下、図３に示すフローチャートおよび図
２に基づいて、メモリ素子Ｍ０を例に、読出し時のくせ
付け緩和動作を説明する。なお、メモリ素子Ｍ０には記
憶データ（記憶すべき情報）”Ｈ”が書込まれているも
のとする。つまり、メモリ素子Ｍ０を構成する強誘電体
コンデンサＦＣ１は、電圧が印加されていない状態で図
８に示す分極状態Ｐ１を呈しており、強誘電体コンデン
サＦＣ２は、分極状態Ｐ２を呈しているとする。

【００５０】まず、ラインＰＣを”Ｈ”にすることによ
り（図３（ａ）参照）、ビットラインＢＬ０，／ＢＬ０
を”Ｌ”とし、これにより、負荷用コンデンサ（ビット
ラインＢＬ０，／ＢＬ０それぞれの寄生容量として与え
られる。図示せず）を放電させる。その後、ラインＰＣ
を”Ｌ”にすることにより、ビットラインＢＬ０，／Ｂ
Ｌ０を、ともにフローティング状態にする。

【００５１】同時に、ラインＰＨＩ０およびラインＰＨ
Ｉ１を”Ｈ”にすることにより（図３（ｂ）参照）、コ
ンデンサＣ１およびコンデンサＣ２を放電させる。その
後、ラインＰＨＩ０およびラインＰＨＩ１を”Ｌ”にす
ることにより、コンデンサＣ１およびコンデンサＣ２
を、ともにビットラインＢＬ０，／ＢＬ０から切り離し
た状態にする。

【００５２】つぎに、ワードラインＷＬ０を”Ｈ”とす
ることにより（図３（ｃ）参照）、トランジスタＱ１，
Ｑ２をＯＮ状態する。これと同時にまたは直後に、プレ
ートラインＰＬ０を”Ｈ”にした（図３（ｄ）参照）
後、プレートラインＰＬ０を、”Ｌ”に戻す（図３
（ｅ）参照）。これにより、ビットラインＢＬ０，／Ｂ
Ｌ０には、メモリ素子Ｍ０に書込まれている記憶デー
タ”Ｈ”に対応した電圧が表われる（図３（ｆ）参
照）。

【００５３】ここで、ラインＳＡＥＮを”Ｈ”にする
（ライン／ＳＡＥＮを”Ｌ”にする）ことにより（図３
（ｇ）参照）、センスアンプＳＡを動作させる。

【００５４】センスアンプＳＡは、ビットラインＢＬ
０，／ＢＬ０の電位のうちいずれの電位が高いかを判断
し、電位の高い方のビットラインの電位を”Ｈ”にする
とともに、電位の低い方のビットラインの電位を”Ｌ”
にする。ここでは、ビットラインＢＬ０の電位がビット
ライン／ＢＬ０の電位よりも高いと判断して、ビットラ
インＢＬ０の電位を”Ｈ”にするとともに、ビットライ
ン／ＢＬ０の電位を”Ｌ”にする（図３（ｈ）参照）。
ビットラインＢＬ０の電位”Ｈ”およびビットライン／
ＢＬ０の電位”Ｌ”は、入出力ラインＩＯ０および／Ｉ
Ｏ０を介して外部に出力される。

【００５５】図３に示すのステップが、データ読出し
ステップである。

【００５６】つぎに、再び、プレートラインＰＬ０を”
Ｈ”にした後、プレートラインＰＬ０を、”Ｌ”に戻す
（図３（ｉ）参照）。これにより、一対の強誘電体コン
デンサＦＣ１，ＦＣ２の分極状態が、読出し動作前の分
極状態に復元される。

【００５７】この後、ラインＳＡＥＮを”Ｌ”にすると
ともにライン／ＳＡＥＮを”Ｈ”にすることにより（図
３（ｊ）参照）、センスアンプＳＡの動作を終了させ
る。

【００５８】図３に示すのステップが、データ再書込
みステップである。

【００５９】この実施形態においては、上述ののステ
ップにおいて、プレートラインＰＬ０を”Ｌ”に戻した
後、ラインＰＨＩ０をいったん”Ｈ”にし、その後、セ
ンスアンプＳＡの動作を終了させる際にラインＰＨＩ０
を”Ｌ”に戻している（図３（ｋ）参照）。これによ
り、ビットラインＢＬ０の電位によりコンデンサＣ１を
充電した後フローティング状態にするとともに、ビット
ライン／ＢＬ０の電位によりコンデンサＣ２を充電した
後フローティング状態にすることができる。

【００６０】この例の場合、ビットラインＢＬ０の電位
は”Ｈ”であり、ビットライン／ＢＬ０の電位は”Ｌ”
であるから、コンデンサＣ１は充電状態となり、コンデ
ンサＣ２放電状態となる。すなわち、コンデンサＣ１は
強誘電体コンデンサＦＣ１の分極状態Ｐ１に対応した状
態（充電状態）となり、コンデンサＣ２は強誘電体コン
デンサＦＣ２の分極状態Ｐ２に対応した状態（放電状
態）となる。コンデンサＣ１およびコンデンサＣ２の
「充電状態」または「放電状態」が、補助情報に対応す
る。

【００６１】なお、この実施形態においては、ラインＰ
ＨＩ０を”Ｈ”にするタイミングが、プレートラインＰ
Ｌ０を”Ｌ”に戻した後になるよう設定したが、ライン
ＰＨＩ０を”Ｈ”にするタイミングはこれに限定される
ものではない。たとえば、センスアンプＳＡの動作が確
定した直後に、ラインＰＨＩ０を”Ｈ”にするよう構成
することもできる（図３（ｌ）参照。図中、破線で示
す。）。

【００６２】つぎに、ラインＰＣをいったん”Ｈ”にし
た後、”Ｌ”に戻す（図３（ｍ）参照）。これにより、
負荷用コンデンサ（ビットラインＢＬ０，／ＢＬ０それ
ぞれの寄生容量として与えられる。上述）を放電させた
後、ビットラインＢＬ０，／ＢＬ０を、ともにフローテ
ィング状態にする。

【００６３】この後、ラインＰＨＩ１を”Ｈ”にする
（図３（ｎ）参照）。これにより、ビットラインＢＬ０
はコンデンサＣ２に接続され、ビットライン／ＢＬ０は
コンデンサＣ１に接続されることになる。このため、上
述ののステップにおいて放電状態となっていたコンデ
ンサＣ２に接続されたビットラインＢＬ０の電位はグラ
ンド電位となるが、上述ののステップにおいて充電状
態となっていたコンデンサＣ１に接続されたビットライ
ン／ＢＬ０の電位はグランド電位よりも高い電位となる
（図３（ｏ）参照）。

【００６４】ここで、ラインＳＡＥＮを”Ｈ”にすると
ともにライン／ＳＡＥＮを”Ｌ”にすることにより（図
３（ｐ）参照）、センスアンプＳＡを動作させる。

【００６５】センスアンプＳＡは、ビットライン／ＢＬ
０の電位がビットラインＢＬ０の電位よりも高いと判断
して、ビットライン／ＢＬ０の電位を”Ｈ”にするとと
もに、ビットラインＢＬ０の電位を”Ｌ”にする（図３
（ｑ）参照）。つまり、一対のビットラインＢＬ０，／
ＢＬ０の電位が、のステップ（データ読出しステッ
プ）におけるそれと、逆転する。

【００６６】図３に示すのステップが、データ反転ス
テップである。

【００６７】その後、プレートラインＰＬ０をいった
ん”Ｈ”にした後、プレートラインＰＬ０を、”Ｌ”に
戻す（図３（ｒ）参照）。これにより、一対の強誘電体
コンデンサＦＣ１，ＦＣ２の分極状態が、それぞれ、読
出し動作前の分極状態と逆の状態になる。すなわち、メ
モリ素子Ｍ０の記憶内容が”Ｈ”から”Ｌ”に書換えら
れたことになる。

【００６８】なお、このとき、コンデンサＣ１はビット
ライン／ＢＬ０の電位に応じて充電され、コンデンサＣ
２はビットラインＢＬ０の電位に応じて充電される。ビ
ットライン／ＢＬ０の電位は”Ｈ”になっており、ビッ
トラインＢＬ０の電位は”Ｌ”になっているので、の
データ再書込みステップの場合と同様に、コンデンサＣ
１は充電状態となり、コンデンサＣ２は放電状態とな
る。

【００６９】この後、ラインＳＡＥＮを”Ｌ”にすると
ともにライン／ＳＡＥＮを”Ｈ”にすることによりセン
スアンプＳＡの動作を終了させるとともに、ラインＰＨ
Ｉ１を”Ｌ”に戻すことによりコンデンサＣ１およびコ
ンデンサＣ２をフローティング状態にする（図３（ｓ）
参照）。

【００７０】図３に示すのステップが、反転データ書
込みステップである。

【００７１】つぎに、ラインＰＣをいったん”Ｈ”にし
た後、”Ｌ”に戻す（図３（ｔ）参照）。これにより、
ビットラインＢＬ０，／ＢＬ０それぞれの寄生容量とし
て与えられる負荷用コンデンサを放電させた後、ビット
ラインＢＬ０，／ＢＬ０を、ともにフローティング状態
にする。

【００７２】この後、ラインＰＨＩ０を”Ｈ”にする
（図３（ｕ）参照）。これにより、ビットラインＢＬ０
は、再びコンデンサＣ１に接続され、ビットライン／Ｂ
Ｌ０はコンデンサＣ２に接続される。このため、上述の
のステップにおいて放電状態となっていたコンデンサ
Ｃ２に接続されたビットライン／ＢＬ０の電位はグラン
ド電位となるが、上述ののステップにおいて充電状態
となっていたコンデンサＣ１に接続されたビットライン
ＢＬ０の電位はグランド電位よりも高い電位となる（図
３（ｖ）参照）。

【００７３】ここで、ラインＳＡＥＮを”Ｈ”にすると
ともにライン／ＳＡＥＮを”Ｌ”にすることにより（図
３（ｗ）参照）、センスアンプＳＡを動作させる。

【００７４】センスアンプＳＡは、ビットラインＢＬ０
の電位がビットライン／ＢＬ０の電位よりも高いと判断
して、ビットラインＢＬ０の電位を”Ｈ”にするととも
に、ビットライン／ＢＬ０の電位を”Ｌ”にする（図３
（ｘ）参照）。つまり、一対のビットラインＢＬ０，／
ＢＬ０の電位が、のステップ（データ反転ステップ）
におけるそれと逆転し、のステップ（データ読出しス
テップ）におけるそれと同じになっている。

【００７５】図３に示すのステップが、データ正転ス
テップである。

【００７６】その後、プレートラインＰＬ０をいった
ん”Ｈ”にした後、プレートラインＰＬ０を、”Ｌ”に
戻す（図３（ｙ）参照）。これにより、一対の強誘電体
コンデンサＦＣ１，ＦＣ２の分極状態が、それぞれ、読
出し動作前の分極状態と同じ状態に戻る。すなわち、メ
モリ素子Ｍ０の記憶内容が”Ｌ”から”Ｈ”に書き戻さ
れたことになる。

【００７７】図３に示すのステップが、正転データ書
込みステップである。

【００７８】この後、ワードラインＷＬ０およびライン
ＳＡＥＮを”Ｌ”に戻すとともにライン／ＳＡＥＮを”
Ｈ”に戻し、さらにラインＰＨＩ１およびラインＰＣ
を”Ｈ”に戻すことにより（図３（ｚ）参照）、読出し
時のくせ付け緩和動作を終了する。

【００７９】図３に示すのステップが、終了ステップ
である。

【００８０】このように、メモリ素子Ｍ０に書込まれた
データを読出す際に、メモリ素子Ｍ０の記憶データを本
来の”Ｈ”から、いったん”Ｌ”に書換え、その後”
Ｈ”に戻している。したがって、データを読出すごと
に、強誘電体コンデンサＦＣ１，ＦＣ２のくせ付けが緩
和されることになる。

【００８１】なお、上述の実施形態においては、１回の
読出し動作において、くせ付け緩和動作（ステップ〜
ステップ）を１回だけ実行するよう構成したが、１回
の読出し動作において、上述のくせ付け緩和動作を２回
以上繰り返すよう構成することもできる。

【００８２】また、上述の実施形態では、メモリ素子Ｍ
０に記憶データ”Ｈ”が書込まれている場合を例に説明
したが、メモリ素子Ｍ０に記憶データ”Ｌ”が書込まれ
ている場合も、同様である。

【００８３】また、メモリ素子Ｍ０を例に説明したが、
選択された他のメモリ素子Ｍ１〜Ｍｍ−１も、メモリ素
子Ｍ０の場合と同様に、読出し時のくせ付け緩和動作が
行なわれる。

【００８４】さらに、上述のように、この実施形態にお
いては、一対のビットラインごとにデータ反転用ラッチ
回路が、それぞれ設けられているので、メモリ素子Ｍ
０，Ｍ１，・・・，Ｍｍ−１を選択して読出しを行なう
場合、メモリ素子Ｍ０，Ｍ１，・・・，Ｍｍ−１はもと
より、これらのメモリ素子Ｍ０，Ｍ１，・・・，Ｍｍ−
１の属する行に含まれるすべての他のメモリ素子Ｍｘ，
Ｍｘ＋１，・・・についても、同様にして、くせ付け緩
和動作が行なわれる。したがって、１回の読出し動作に
際し、より多くのメモリ素子に対してくせ付け緩和動作
を行なうことができる。

【００８５】また、上述の実施形態においては、データ
の読出し時に自動的にくせ付け緩和動作を行なうように
したが、データの書込時に自動的にくせ付け緩和動作を
行なうようにすることもできる。また、データの読出し
時およびデータの書込時ともに自動的にくせ付け緩和動
作を行なうようにすることもできる。

【００８６】［第２の実施形態］つぎに、図４に、この
発明の他の実施形態による強誘電体記憶装置である強誘
電体メモリ３０の構成の一部を示す。強誘電体メモリ３
０は、強誘電体記憶素子であるメモリ素子Ｍ０，Ｍ１，
・・・を、複数個、行列配置した構成を有しており、各
メモリ素子Ｍ０，Ｍ１，・・・は、いわゆる「２トラン
ジスタ２キャパシタ型」のメモリ素子である点で、上述
の強誘電体メモリ２０（図１参照）と共通する。

【００８７】また、各メモリ素子は、一本のワードライ
ンと一対のビットラインとの交点に配置されており、一
度にｍ個のメモリ素子にアクセスできるよう構成されて
いる点も、上述の強誘電体メモリ２０と共通する。すな
わち、一度にアクセス可能なｍ個のメモリ素子は、一本
のワードラインと一本の列選択ラインとにより選択され
る。

【００８８】また、ｍ個のメモリ素子（たとえば、Ｍ
０，Ｍ１，・・・，Ｍｍ−１（図示せず））と外部との
データの受渡しは、ｍ対のデータ通信線である入出力ラ
インＩＯ０，／ＩＯ０，ＩＯ１，／ＩＯ１，・・・，Ｉ
Ｏｍ−１，／ＩＯｍ−１（図示せず）と、選択されたｍ
対のビットライン（たとえば、ＢＬ０，／ＢＬＯ，ＢＬ
１，／ＢＬ１，・・・，ＢＬｍ−１，／ＢＬｍ−１（図
示せず））を介して行なわれるのも、上述の強誘電体メ
モリ２０と共通する。

【００８９】また、一対のビットラインごとに、複数の
メモリ素子、センスアンプＳＡ、ビットラインプリチャ
ージ回路２２が、それぞれ設けられている点も、上述の
強誘電体メモリ２０と共通する。

【００９０】ただし、図４に示す強誘電体メモリ３０に
おいては、データ反転用ラッチ回路２４が一対の入出力
ライン（たとえば、入出力ラインＩＯ０，／ＩＯ０）ご
とに設けられている点で、データ反転用ラッチ回路２４
が一対のビットライン（たとえば、ビットラインＢＬ
０，／ＢＬ０）ごとに設けられている強誘電体メモリ２
０（図１参照）と異なる。

【００９１】図５に、強誘電体メモリ３０の一対のビッ
トラインＢＬ０，／ＢＬ０近傍の詳細な回路図を示す。
上述のように、ビットラインＢＬ０，／ＢＬ０には、複
数のメモリ素子Ｍ０，・・・、センスアンプＳＡ、ビッ
トラインプリチャージ回路２２が配置されているが、デ
ータ反転用ラッチ回路２４は配置されていない。

【００９２】メモリ素子Ｍ０，・・・、センスアンプＳ
Ａ、ビットラインプリチャージ回路２２の構造は、上述
の強誘電体メモリ２０の場合と同様である。

【００９３】図６に、強誘電体メモリ３０の一対の入出
力ラインＩＯ０，／ＩＯ０近傍の詳細な回路図を示す。
上述のように、一対の入出力ラインＩＯ０，／ＩＯ０に
は、データ反転用ラッチ回路２４が配置されている。デ
ータ反転用ラッチ回路２４の構造は、上述の強誘電体メ
モリ２０の場合と同様である。なお、データ反転用ラッ
チ回路２４のブリッジの対向する他の一対の頂点は、そ
れぞれ、入出力ラインＩＯ０，／ＩＯ０に接続されてい
る。

【００９４】また、一対の入出力ラインＩＯ０，／ＩＯ
０には、入出力ラインプリチャージ回路３２、メインア
ンプＭＡおよびレジスタ３４が、さらに接続されてい
る。

【００９５】入出力ラインプリチャージ回路３２の構造
は、ビットラインプリチャージ回路２２（図５参照）の
構造と類似している。ただし、この実施形態において
は、入出力ラインプリチャージ回路３２は、ライン／Ｉ
ＯＰＣに信号を与えることにより、一対の入出力ライン
ＩＯ０，／ＩＯ０を、ともに電源電位にプリチャージす
るよう構成されている。

【００９６】メインアンプＭＡの構造は、センスアンプ
ＳＡ（図５参照）と同様である。

【００９７】レジスタ３４は、外部からラインＤＡＴＡ
ｉｎを介して入力された１ビット分の書込みデータをい
ったん保持し、所定のタイミングで入出力ラインＩＯ
０，／ＩＯ０に出力する。また、入出力ライン／ＩＯ０
（またはＩＯ０）に読み出された１ビット分のデータを
所定のタイミングで取込んで保持し、ラインＤＡＴＡｏ
ｕｔを介して外部に出力する。なお、図６においては、
レジスタ３４の入出力許可信号線およびタイミング制御
信号線等の記載を省略している。

【００９８】他の入出力ラインＩＯ１，／ＩＯ１，・・
・，ＩＯｍ−１，／ＩＯｍ−１近傍の回路も、図６に示
す回路と同様である。すなわち、この実施形態において
は、一対の入出力ラインごとに、データ反転用ラッチ回
路２４、入出力ラインプリチャージ回路３２、メインア
ンプＭＡおよびレジスタ３４が、それぞれ設けられてい
る。

【００９９】つぎに、強誘電体メモリ３０におけるデー
タ読出し時のくせ付け緩和動作を説明する。図４に示す
ワードラインＷＬ０と、列選択ラインＣＯＬ０とを選択
して、メモリ素子Ｍ０，Ｍ１，・・・，Ｍｍ−１に対し
て読出し動作を行なう場合を例に説明する。

【０１００】上述のように、この実施形態においては、
一対の入出力ラインごとにデータ反転用ラッチ回路２４
が、それぞれ設けられている。このため、メモリ素子Ｍ
０，Ｍ１，・・・，Ｍｍ−１を選択して読出しを行なう
場合、選択されたメモリ素子Ｍ０，Ｍ１，・・・，Ｍｍ
−１のみについて、くせ付け緩和動作が行なわれること
になる。したがって、メモリ素子Ｍ０，Ｍ１，・・・，
Ｍｍ−１と同一の行に含まれるメモリ素子であっても、
選択されていないメモリ素子Ｍｘ，Ｍｘ＋１，・・・に
ついては、くせ付け緩和動作が行なわれない点で、前述
の強誘電体メモリ２０（図１参照）の場合と異なる。

【０１０１】以下、図７に示すフローチャート、図５お
よび図６に基づいて、メモリ素子Ｍ０を例に、読出し時
のくせ付け緩和動作を説明する。なお、前述の実施形態
同様、メモリ素子Ｍ０には記憶データ（記憶すべき情
報）”Ｈ”が書込まれているものとする。

【０１０２】まず、ラインＰＣを”Ｈ”にすることによ
り（図７（ａ）参照）、ビットラインＢＬ０，／ＢＬ０
を”Ｌ”とし、これにより、負荷用コンデンサ（ビット
ラインＢＬ０，／ＢＬ０それぞれの寄生容量として与え
られる。図示せず）を放電させる。その後、ラインＰＣ
を”Ｌ”にすることにより、ビットラインＢＬ０，／Ｂ
Ｌ０を、ともにフローティング状態にする。

【０１０３】一方、ライン／ＩＯＰＣを”Ｌ”にするこ
とにより（図７（ａ２）参照）、入出力ラインＩＯ０，
／ＩＯ０を”Ｈ”とするとともに、ラインＰＨＩ０およ
びラインＰＨＩ１を”Ｈ”にすることにより（図７
（ｂ）参照）、コンデンサＣ１およびコンデンサＣ２を
電源電位にプリチャージする。なお、このとき列選択ラ
インＣＯＬ０は、まだ”Ｌ”であるため、ビットライン
ＢＬ０，／ＢＬ０と、入出力ラインＩＯ０，／ＩＯ０と
は、接続されていない。

【０１０４】つぎに、ワードラインＷＬ０を”Ｈ”とす
ることにより（図７（ｃ）参照）、トランジスタＱ１，
Ｑ２をＯＮ状態する。これと同時にまたは直後に、プレ
ートラインＰＬ０を”Ｈ”にした（図７（ｄ）参照）
後、プレートラインＰＬ０を、”Ｌ”に戻す（図７
（ｅ）参照）。これにより、ビットラインＢＬ０，／Ｂ
Ｌ０には、メモリ素子Ｍ０に書込まれている記憶デー
タ”Ｈ”に対応した電圧が表われる（図７（ｆ）参
照）。

【０１０５】ここで、ラインＳＡＥＮを”Ｈ”にするこ
とにより（図７（ｇ）参照）、センスアンプＳＡを動作
させる。なお、前述の実施形態の場合と同様に、ライン
／ＳＡＥＮはラインＳＡＥＮの反転信号線である。

【０１０６】センスアンプＳＡは、ビットラインＢＬ
０，／ＢＬ０の電位のうちいずれの電位が高いかを判断
し、電位の高い方のビットラインの電位を”Ｈ”にする
とともに、電位の低い方のビットラインの電位を”Ｌ”
にする。ここでは、ビットラインＢＬ０の電位がビット
ライン／ＢＬ０の電位よりも高いと判断して、ビットラ
インＢＬ０の電位を”Ｈ”にするとともに、ビットライ
ン／ＢＬ０の電位を”Ｌ”にする（図７（ｈ）参照）。

【０１０７】一方、プレートラインＰＬ０を、”Ｌ”に
戻す（図７（ｅ）参照）のとほぼ同時に、ライン／ＩＯ
ＰＣを”Ｈ”にするとともに、ラインＰＨＩ０およびラ
インＰＨＩ１を”Ｌ”にする（図７（ｅ２）参照）。

【０１０８】ライン／ＩＯＰＣを”Ｈ”にすることによ
り、入出力ラインＩＯ０，／ＩＯ０を、ともにフローテ
ィング状態にする。また、ラインＰＨＩ０およびライン
ＰＨＩ１を”Ｌ”にすることにより、電源電位にプリチ
ャージされたコンデンサＣ１およびコンデンサＣ２を、
ともにフローティング状態にする。

【０１０９】また、ラインＳＡＥＮを”Ｈ”にした（図
７（ｇ）参照）あとで、列選択ラインＣＯＬ０を”Ｈ”
とすることにより（図７（ｇ２）参照）、ビットライン
ＢＬ０，／ＢＬ０と、入出力ラインＩＯ０，／ＩＯ０と
を接続するとともに、ラインＭＡＥＮを”Ｈ”とするこ
とにより（図７（ｇ３）参照）、メインアンプＭＡを動
作させる。なお、ライン／ＭＡＥＮはラインＭＡＥＮの
反転信号線である。

【０１１０】これにより、”Ｈ”電位となっているビッ
トラインＢＬ０と接続された入出力ラインＩＯ０の電位
は”Ｈ”となり、”Ｌ”電位となっているビットライン
／ＢＬ０と接続された入出力ライン／ＩＯ０の電位は”
Ｌ”となる（図７（ｈ２）参照）。

【０１１１】入出力ラインＩＯ０の電位”Ｈ”および入
出力ライン／ＩＯ０の電位”Ｌ”は、レジスタ３４およ
びラインＤＡＴＡｏｕｔを介して外部に出力される。

【０１１２】図７に示すのステップが、データ読出し
ステップである。

【０１１３】つぎに、再び、プレートラインＰＬ０を”
Ｈ”にした後、プレートラインＰＬ０を、”Ｌ”に戻す
（図７（ｉ）参照）。これにより、一対の強誘電体コン
デンサＦＣ１，ＦＣ２の分極状態が、読出し動作前の分
極状態に復元される。

【０１１４】図７に示すのステップが、データ再書込
みステップである。

【０１１５】この実施形態においては、上述ののステ
ップにおいて、プレートラインＰＬ０を”Ｌ”に戻した
後、ラインＰＨＩ０をいったん”Ｈ”にし、その後、”
Ｌ”に戻している（図７（ｋ）参照）。これにより、入
出力ラインＩＯ０の電位に応じてコンデンサＣ１を充電
した後フローティング状態にするとともに、入出力ライ
ン／ＩＯ０の電位に応じてコンデンサＣ２を充電した後
フローティング状態にすることができる。

【０１１６】この例の場合、入出力ラインＩＯ０の電位
は”Ｈ”であり、入出力ライン／ＩＯ０の電位は”Ｌ”
であるから、コンデンサＣ１は充電状態となり、コンデ
ンサＣ２放電状態となる。すなわち、コンデンサＣ１は
強誘電体コンデンサＦＣ１の分極状態Ｐ１に対応した状
態（充電状態）となり、コンデンサＣ２は強誘電体コン
デンサＦＣ２の分極状態Ｐ２に対応した状態（放電状
態）となる。コンデンサＣ１およびコンデンサＣ２の
「充電状態」または「放電状態」が、補助情報に対応す
る。

【０１１７】ラインＰＨＩ０を”Ｌ”に戻す際、同時
に、ラインＭＡＥＮを”Ｌ”とすることにより（図７
（ｊ）参照）メインアンプＭＡの動作を終了させるとと
もに、列選択ラインＣＯＬ０を”Ｌ”とすることにより
（図７（ｊ２）参照）ビットラインＢＬ０，／ＢＬ０
と、入出力ラインＩＯ０，／ＩＯ０とを切り離す。これ
により、入出力ラインＩＯ０，／ＩＯ０は、フローティ
ング状態となる。

【０１１８】なお、この実施形態においては、ラインＰ
ＨＩ０を”Ｈ”にするタイミングが、プレートラインＰ
Ｌ０を”Ｌ”に戻した後になるよう設定したが、ライン
ＰＨＩ０を”Ｈ”にするタイミングはこれに限定される
ものではない。たとえば、メインアンプＭＡの動作が確
定した直後に、ラインＰＨＩ０を”Ｈ”にするよう構成
することもできる（図７（ｌ）参照。図中、破線で示
す。）。

【０１１９】つぎに、ライン／ＩＯＰＣをいったん”
Ｌ”にした後、”Ｈ”に戻す（図７（ｍ）参照）。これ
により、入出力ラインＩＯ０，／ＩＯ０を、ともに”
Ｈ”としたのち、フローティング状態にすることができ
る。

【０１２０】この後、ラインＰＨＩ１を”Ｈ”にする
（図７（ｎ）参照）。これにより、入出力ラインＩＯ０
はコンデンサＣ２に接続され、入出力ライン／ＩＯ０は
コンデンサＣ１に接続されることになる。このため、上
述ののステップにおいて放電状態となっていたコンデ
ンサＣ２に接続された入出力ラインＩＯ０の電位は電源
電位よりも低い電位となるが、上述ののステップにお
いて充電状態となっていたコンデンサＣ１に接続された
入出力ライン／ＩＯ０の電位は電源電位となる（図７
（ｏ）参照）。

【０１２１】ここで、ラインＭＡＥＮを”Ｈ”にするこ
とにより（図７（ｐ）参照）、メインアンプＭＡを動作
させる。

【０１２２】メインアンプＭＡは、入出力ライン／ＩＯ
０の電位が入出力ラインＩＯ０の電位よりも高いと判断
して、入出力ライン／ＩＯ０の電位を”Ｈ”にするとと
もに、入出力ラインＩＯ０の電位を”Ｌ”にする（図７
（ｑ）参照）。

【０１２３】この後、ラインＳＡＥＮを”Ｌ”にするこ
とにより（図７（ｑ２）参照）センスアンプＳＡの動作
をいったん終了させた上で、列選択ラインＣＯＬ０を”
Ｈ”とすることにより（図７（ｑ３）参照）ビットライ
ンＢＬ０，／ＢＬ０と、入出力ラインＩＯ０，／ＩＯ０
とを接続する。その後、再び、ラインＳＡＥＮを”Ｈ”
とすることにより（図７（ｑ４）参照）センスアンプＳ
Ａを動作させる。

【０１２４】これにより、”Ｌ”電位となっている入出
力ラインＩＯ０と接続されたビットラインＢＬ０の電位
は”Ｌ”となり、”Ｈ”電位となっている入出力ライン
／ＩＯ０と接続されたビットライン／ＢＬ０の電位は”
Ｈ”となる（図７（ｑ５）参照）。つまり、一対のビッ
トラインＢＬ０，／ＢＬ０の電位が、のステップ（デ
ータ読出しステップ）におけるそれと、逆転する。

【０１２５】図７に示すのステップが、データ反転ス
テップである。

【０１２６】その後、プレートラインＰＬ０をいった
ん”Ｈ”にした後、プレートラインＰＬ０を、”Ｌ”に
戻す（図７（ｒ）参照）。これにより、一対の強誘電体
コンデンサＦＣ１，ＦＣ２の分極状態が、それぞれ、読
出し動作前の分極状態と逆の状態になる。すなわち、メ
モリ素子Ｍ０の記憶内容が”Ｈ”から”Ｌ”に書換えら
れたことになる。

【０１２７】なお、このとき、コンデンサＣ１は入出力
ライン／ＩＯ０の電位に応じて充電され、コンデンサＣ
２は入出力ラインＩＯ０の電位に応じて放電される。入
出力ライン／ＩＯ０の電位は”Ｈ”になっており、入出
力ラインＩＯ０の電位は”Ｌ”になっているので、の
データ再書込みステップの場合と同様に、コンデンサＣ
１は充電状態となり、コンデンサＣ２は放電状態とな
る。

【０１２８】この後、ラインＭＡＥＮを”Ｌ”にするこ
とによりメインアンプＭＡの動作を終了させるととも
に、ラインＰＨＩ１を”Ｌ”に戻すことによりコンデン
サＣ１およびコンデンサＣ２をフローティング状態にす
る（図７（ｓ）参照）。これと同時に、列選択ラインＣ
ＯＬ０を”Ｌ”とすることにより（図７（ｓ２）参照）
ビットラインＢＬ０，／ＢＬ０と、入出力ラインＩＯ
０，／ＩＯ０とを切り離す。これにより、入出力ライン
ＩＯ０，／ＩＯ０は、フローティング状態となる。

【０１２９】図７に示すのステップが、反転データ書
込みステップである。

【０１３０】つぎに、ライン／ＩＯＰＣをいったん”
Ｌ”にした後、”Ｈ”に戻す（図７（ｔ）参照）。これ
により、入出力ラインＩＯ０，／ＩＯ０を、ともに”
Ｈ”としたのち、フローティング状態にする。

【０１３１】この後、ラインＰＨＩ０を”Ｈ”にする
（図７（ｕ）参照）。これにより、入出力ラインＩＯ０
は、再びコンデンサＣ１に接続され、入出力ライン／Ｉ
Ｏ０はコンデンサＣ２に接続される。このため、上述の
のステップにおいて放電状態となっていたコンデンサ
Ｃ２に接続された入出力ライン／ＩＯ０の電位は電源電
位よりも低い電位となるが、上述ののステップにおい
て充電状態となっていたコンデンサＣ１に接続された入
出力ラインＩＯ０の電位は電源電位となる（図７（ｖ）
参照）。

【０１３２】ここで、ラインＭＡＥＮを”Ｈ”にするこ
とにより（図７（ｗ）参照）、メインアンプＭＡを動作
させる。

【０１３３】メインアンプＭＡは、入出力ラインＩＯ０
の電位が入出力ライン／ＩＯ０の電位よりも高いと判断
して、入出力ラインＩＯ０の電位を”Ｈ”にするととも
に、入出力ライン／ＩＯ０の電位を”Ｌ”にする（図７
（ｘ）参照）。

【０１３４】この後、ラインＳＡＥＮを”Ｌ”にするこ
とにより（図７（ｘ２）参照）センスアンプＳＡの動作
をいったん終了させた上で、列選択ラインＣＯＬ０を”
Ｈ”とすることにより（図７（ｘ３）参照）ビットライ
ンＢＬ０，／ＢＬ０と、入出力ラインＩＯ０，／ＩＯ０
とを接続する。その後、再び、ラインＳＡＥＮを”Ｈ”
とすることにより（図７（ｘ４）参照）センスアンプＳ
Ａを動作させる。

【０１３５】これにより、”Ｈ”電位となっている入出
力ラインＩＯ０と接続されたビットラインＢＬ０の電位
は”Ｈ”となり、”Ｌ”電位となっている入出力ライン
／ＩＯ０と接続されたビットライン／ＢＬ０の電位は”
Ｌ”となる（図７（ｘ５）参照）。つまり、一対のビッ
トラインＢＬ０，／ＢＬ０の電位が、のステップ（デ
ータ反転ステップ）におけるそれと逆転し、のステッ
プ（データ読出しステップ）におけるそれと同じになっ
ている。

【０１３６】図７に示すのステップが、データ正転ス
テップである。

【０１３７】その後、プレートラインＰＬ０をいった
ん”Ｈ”にした後、プレートラインＰＬ０を、”Ｌ”に
戻す（図７（ｙ）参照）。これにより、一対の強誘電体
コンデンサＦＣ１，ＦＣ２の分極状態が、それぞれ、読
出し動作前の分極状態と同じ状態に戻る。すなわち、メ
モリ素子Ｍ０の記憶内容が”Ｌ”から”Ｈ”に書き戻さ
れたことになる。

【０１３８】なお、このとき、コンデンサＣ１は入出力
ラインＩＯ０の電位に応じて充電され、コンデンサＣ２
は入出力ライン／ＩＯ０の電位に応じて充電される。入
出力ラインＩＯ０の電位は”Ｈ”になっており、入出力
ライン／ＩＯ０の電位は”Ｌ”になっているので、の
反転データ書込みステップの場合と同様に、コンデンサ
Ｃ１は充電状態となり、コンデンサＣ２は放電状態とな
る。

【０１３９】図７に示すのステップが、正転データ書
込みステップである。

【０１４０】この後、ワードラインＷＬ０、列選択ライ
ンＣＯＬ０、ライン／ＩＯＰＣ、ラインＭＡＥＮおよび
ラインＳＡＥＮを”Ｌ”に戻すとともに、ラインＰＨＩ
１およびラインＰＣを”Ｈ”に戻すことにより（図７
（ｚ）参照）、読出し時のくせ付け緩和動作を終了す
る。

【０１４１】図７に示すのステップが、終了ステップ
である。

【０１４２】なお、前述の実施形態（図１、図３参照）
の場合と同様に、１回の読出し動作において、くせ付け
緩和動作（ステップ〜ステップ）を２回以上繰り返
すよう構成することもできる。

【０１４３】また、前述の実施形態（図１、図３参照）
の場合と同様に、データの書込時に自動的にくせ付け緩
和動作を行なうようにすることもできる。また、データ
の読出し時およびデータの書込時ともに自動的にくせ付
け緩和動作を行なうようにすることもできる。

【０１４４】［その他の実施形態］なお、上述の各実施
形態においては、データの読出しや書込みに際し、一度
に複数の強誘電体記憶素子にアクセスできるような構成
を有する強誘電体記憶装置を例に説明したが、データの
読出しや書込みに際し、一度に一つの強誘電体記憶素子
にのみにアクセスするような構成を有する強誘電体記憶
装置にも適用することができる。

【０１４５】また、補助記憶素子を、行列配置された強
誘電体素子の各列に対応させて設ける場合やデータ通信
線に対応させて設ける場合について説明したが、補助記
憶素子の配置は、これらに限定されるものではない。

【０１４６】また、上述の各実施形態においては、強誘
電体素子を複数個行列配置した強誘電体記憶装置を例に
説明したが、この発明はこれに限定されるものではな
い。たとえば、強誘電体素子を１個または数個ないし数
百個配置した強誘電体記憶装置にも、適用することがで
きる。

【０１４７】また、上述の各実施形態においては、補助
記憶素子として、ブリッジ回路を用いたデータ反転用ラ
ッチ回路２４を例示したが、補助記憶素子は、これに限
定されるものではない。

【０１４８】また、上述の各実施形態においては、補助
記憶素子を構成する第１の補助記憶要素および第２の補
助記憶要素としてコンデンサを用いたが、第１の補助記
憶要素または第２の補助記憶要素としてコンデンサ以外
の要素を用いてもよい。また、補助記憶素子は、必ずし
も第１の補助記憶要素および第２の補助記憶要素を備え
るものでなくともよい。

【０１４９】また、上述の各実施形態においては、くせ
付け緩和動作を行なうための手段として、補助記憶素子
を用いた場合を例に説明したが、くせ付け緩和動作を行
なうための手段は、補助記憶素子に限定されるものでは
ない。

【０１５０】また、上述の実施形態においては、いわゆ
る「２トランジスタ・２キャパシタ型」の強誘電体記憶
素子を備えた強誘電体記憶装置を例に説明したが、この
発明は、これに限定されるものではない。たとえば、
「１トランジスタ・１キャパシタ型」の強誘電体記憶素
子を備えた強誘電体記憶装置や、ＭＦＭＩＳ−ＦＥＴ
（Metal-Ferroelectric-Metal-Isolater-Silicon-FET）
などの「１トランジスタ型」の強誘電体記憶素子を備え
た強誘電体記憶装置などにも適用することができる。

【０１５１】また、上述の実施形態においては、”
Ｈ”、”Ｌ”２種類の情報に対応した２種類の分極状態
を保持し得る強誘電体記憶素子を備えた強誘電体記憶装
置を例に説明したが、この発明は、これに限定されるも
のではない。たとえば、”Ｈ”、”Ｍ”、”Ｌ”３種類
の情報に対応した３種類の分極状態を保持し得る強誘電
体記憶素子を備えた強誘電体記憶装置に適用することも
できる。この場合には、強誘電体記憶素子に書込まれた
情報が、仮に”Ｈ”であるとすると、情報の読出しに際
し、この情報を、たとえば、”Ｍ”、”Ｌ”、”Ｈ”と
書換えるよう構成すればよい。

【図面の簡単な説明】

【図１】この発明の一実施形態による強誘電体記憶装置
である強誘電体メモリ２０の構成の一部を示す図面であ
る。

【図２】図１に示す強誘電体メモリ２０を構成する一対
のビットラインＢＬ０，／ＢＬ０近傍の詳細な回路図で
ある。

【図３】強誘電体メモリ２０についての読出し時のくせ
付け緩和動作を説明するためのタイミングチャートであ
る。

【図４】この発明の他の実施形態による強誘電体記憶装
置である強誘電体メモリ３０の構成の一部を示す図面で
ある。

【図５】図４に示す強誘電体メモリ３０を構成する一対
のビットラインＢＬ０，／ＢＬ０近傍の詳細な回路図で
ある。

【図６】図４に示す強誘電体メモリ３０を構成する一対
の入出力ラインＩＯ０，／ＩＯ０近傍の詳細な回路図で
ある。

【図７】強誘電体メモリ３０についての読出し時のくせ
付け緩和動作を説明するためのタイミングチャートであ
る。

【図８】強誘電体コンデンサに関する電圧と分極状態
（電荷）との関係を表わす一般的な履歴曲線を示す図面
である。

【図９】従来の強誘電体メモリを構成するメモリ素子２
近傍の回路構成の一例を示す図面である。

【符号の説明】

２４・・・・・・・・データ反転用ラッチ回路 ＢＬ０・・・・・・・ビットライン ／ＢＬ０・・・・・・ビットライン Ｃ１・・・・・・・・コンデンサ Ｃ２・・・・・・・・コンデンサ Ｍ０・・・・・・・・メモリ素子 ＰＨＩ０・・・・・・ライン ＰＨＩ１・・・・・・ライン

Claims (7)

【特許請求の範囲】
1. 【請求項１】記憶すべき情報に対応した分極状態を保持
   することで当該情報を記憶する強誘電体記憶素子、 を備えた強誘電体記憶装置において、 当該情報の書き込みまたは読み出しを行なう際に、強誘
   電体記憶素子の分極状態を、保持すべき分極状態と異な
   る分極状態にしたあと再びもとの分極状態に戻すくせ付
   け緩和動作を所定回数行なうよう構成したこと、 を特徴とする強誘電体記憶装置。
2. 【請求項２】請求項１の強誘電体記憶装置において、 前記強誘電体記憶素子の保持すべき分極状態に対応した
   補助情報を記憶する補助記憶素子を備え、補助記憶素子
   に記憶された補助情報の内容にしたがって、前記くせ付
   け緩和動作を行なうこと、 を特徴とするもの。
3. 【請求項３】請求項２の強誘電体記憶装置において、 前記強電体記憶素子は、互いに異なる分極状態を保持す
   る第１の強誘電体記憶要素と第２の強誘電体記憶要素と
   を備え、 前記補助記憶素子は、第１の強誘電体記憶要素の保持す
   べき分極状態に対応した補助情報を記憶する第１の補助
   記憶要素と、第２の強誘電体記憶要素の保持すべき分極
   状態に対応した補助情報を記憶する第２の補助記憶要素
   とを備え、 第２の補助記憶要素に記憶された補助情報にしたがって
   第１の強誘電体記憶要素の分極状態を変更するととも
   に、第１の補助記憶要素に記憶された補助情報にしたが
   って第２の強誘電体記憶要素の分極状態を変更し、その
   後、第１の補助記憶要素に記憶された補助情報にしたが
   って第１の強誘電体記憶要素の分極状態を元に戻すとと
   もに、第２の補助記憶要素に記憶された補助情報にした
   がって第２の強誘電体記憶要素の分極状態を元に戻すよ
   う構成したこと、を特徴とするもの。
4. 【請求項４】請求項３の強誘電体記憶装置において、 前記第１の強誘電体記憶要素および第２の強誘電体記憶
   要素は、ともに強誘電体コンデンサを備え、 前記第１の補助記憶要素および第２の補助記憶要素は、
   ともにコンデンサを備え、 第２の補助記憶要素と第１の強誘電体記憶要素とを電気
   通信路を介して接続することにより第２の補助記憶要素
   に記憶された補助情報にしたがって第１の強誘電体記憶
   要素の分極状態を変更するとともに、第１の補助記憶要
   素と第２の強誘電体記憶要素とを電気通信路を介して接
   続することにより第１の補助記憶要素に記憶された補助
   情報にしたがって第２の強誘電体記憶要素の分極状態を
   変更し、その後、第１の補助記憶要素と第１の強誘電体
   記憶要素とを電気通信路を介して接続することにより第
   １の補助記憶要素に記憶された補助情報にしたがって第
   １の強誘電体記憶要素の分極状態を元に戻すとともに、
   第２の補助記憶要素と第２の強誘電体記憶要素とを電気
   通信路を介して接続することにより第２の補助記憶要素
   に記憶された補助情報にしたがって第２の強誘電体記憶
   要素の分極状態を元に戻すよう構成したこと、 を特徴とするもの。
5. 【請求項５】請求項１ないし請求項４のいずれかの強誘
   電体記憶装置において、 前記強誘電体記憶素子を複数個行列配置するとともに、
   行列配置された強誘電体記憶素子のうち所望の強誘電体
   記憶素子を選択し得るよう構成し、 選択された強誘電体記憶素子に対する書込データを入力
   しまたは読出データを出力するデータ通信線を設けると
   ともに、前記くせ付け緩和動作を行なうための手段を、
   当該データ通信線に対応させて設け、 情報の書き込みまたは読み出しを行なう際に、行列配置
   された強誘電体記憶素子のうち選択された強誘電体記憶
   素子に対する前記くせ付け緩和動作を、所定回数行なう
   よう構成したこと、を特徴とするもの。
6. 【請求項６】請求項１ないし請求項４のいずれかの強誘
   電体記憶装置において、 前記強誘電体記憶素子を複数個行列配置するとともに、
   行列配置された強誘電体記憶素子のうち所望の強誘電体
   記憶素子を選択するよう構成し、 前記くせ付け緩和動作を行なうための手段を、前記行列
   配置の各列に対応させて設け、 情報の書き込みまたは読み出しを行なう際に、行列配置
   された強誘電体記憶素子のうち選択された強誘電体記憶
   素子の属する行に含まれる強誘電体記憶素子に対する前
   記くせ付け緩和動作を、所定回数行なうよう構成したこ
   と、 を特徴とするもの。
7. 【請求項７】記憶すべき情報に対応した分極状態を保持
   することで当該情報を記憶する強誘電体記憶素子の、く
   せ付けを矯正する方法であって、 当該情報の書き込みまたは読み出しを行なう際に、強誘
   電体記憶素子の分極状態を、保持すべき分極状態と異な
   る分極状態にしたあと再びもとの分極状態に戻す動作を
   所定回数行なうこと、 を特徴とする強誘電体記憶素子のくせ付け矯正方法。