JP2000243091A - 強誘電体メモリ装置 - Google Patents
強誘電体メモリ装置Info
- Publication number
- JP2000243091A JP2000243091A JP11041389A JP4138999A JP2000243091A JP 2000243091 A JP2000243091 A JP 2000243091A JP 11041389 A JP11041389 A JP 11041389A JP 4138999 A JP4138999 A JP 4138999A JP 2000243091 A JP2000243091 A JP 2000243091A
- Authority
- JP
- Japan
- Prior art keywords
- bit line
- memory cell
- line
- plate
- plate line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 確実で高速な動作を、低消費電力と比較的容
易な制御でもって、達成できる強誘電体メモリ装置を提
供することにある。 【解決手段】 この強誘電体メモリ装置は、ＮＭＯＳト
ランジスタ５４(スイッチ手段)で、プレート線３５とビ
ット線バー２８とを接続することによって、センスアン
プ３０によって増幅されたビット線バー２８の電圧をプ
レート線３５に転送することができる。したがって、ビ
ット線バー２８の電圧がプレート線３５の電圧と異なる
場合にのみプレート線３５を駆動するための電流が流れ
るので、アクセス毎にセルプレート線３５を駆動する従
来の方法に比べて、駆動電流を少なくすることができ
る。また、プレート線３５をセンスアンプ３０によって
駆動できるので、プレート線駆動回路が不要である。
易な制御でもって、達成できる強誘電体メモリ装置を提
供することにある。 【解決手段】 この強誘電体メモリ装置は、ＮＭＯＳト
ランジスタ５４(スイッチ手段)で、プレート線３５とビ
ット線バー２８とを接続することによって、センスアン
プ３０によって増幅されたビット線バー２８の電圧をプ
レート線３５に転送することができる。したがって、ビ
ット線バー２８の電圧がプレート線３５の電圧と異なる
場合にのみプレート線３５を駆動するための電流が流れ
るので、アクセス毎にセルプレート線３５を駆動する従
来の方法に比べて、駆動電流を少なくすることができ
る。また、プレート線３５をセンスアンプ３０によって
駆動できるので、プレート線駆動回路が不要である。
Description
【０００１】
【発明の属する技術分野】この発明は、キャパシタの電
極間に介在させた強誘電体の分極状態によって情報を記
憶させる強誘電体メモリ装置に関する。
極間に介在させた強誘電体の分極状態によって情報を記
憶させる強誘電体メモリ装置に関する。
【０００２】
【従来の技術】強誘電体を用いた半導体記憶装置は、強
誘電体の分極方向で情報の記憶,保持を行う不揮発半導
体記憶装置である。以下、強誘電体材料を用いた不揮発
半導体記憶装置での従来例について説明する(例えば、
特開平６-２２３５８３号公報，米国特許第４,８７３,
６６４号明細書(特開昭６３−２０１９９８号公報参
照)。
誘電体の分極方向で情報の記憶,保持を行う不揮発半導
体記憶装置である。以下、強誘電体材料を用いた不揮発
半導体記憶装置での従来例について説明する(例えば、
特開平６-２２３５８３号公報，米国特許第４,８７３,
６６４号明細書(特開昭６３−２０１９９８号公報参
照)。
【０００３】〔第１従来例〕図４は、上記の米国特許第
４,８７３,６６４号に示された従来の半導体メモリ装置
の回路構成図、図５は図４の半導体メモリ装置の動作タ
イミングを示す図、図６は従来の半導体メモリ装置内の
本体メモリセルキャパシタで使用する強誘電体のヒステ
リシス特性を示す図、図７は従来の半導体メモリ装置内
のダミーメモリセルキャパシタで使用する強誘電体のヒ
ステリシス特性を示す図である。
４,８７３,６６４号に示された従来の半導体メモリ装置
の回路構成図、図５は図４の半導体メモリ装置の動作タ
イミングを示す図、図６は従来の半導体メモリ装置内の
本体メモリセルキャパシタで使用する強誘電体のヒステ
リシス特性を示す図、図７は従来の半導体メモリ装置内
のダミーメモリセルキャパシタで使用する強誘電体のヒ
ステリシス特性を示す図である。
【０００４】図４の従来の半導体メモリ装置の回路構成
において、センスアンプ３０にビット線２６,ビット線
バー２８が接続されている。ビット線２６およびビット
線バー２８のそれぞれに、本体メモリセル２０ａ,２０
ｂ,２０ｃおよび２０ｄ,２０ｅと、ダミーメモリセル３
６および４６が接続されている。本体メモリセル２０ａ
はＭＯＳトランジスタ２４と本体メモリセルキャパシタ
２２で構成されている。本体メモリセルキャパシタ２２
は、強誘電体膜を２つの電極で挟んで形成されている。
ＭＯＳトランジスタ２４のゲートはワード線３２に接続
され、ドレインはビット線２６に接続され、ソースは本
体メモリセルキャパシタ２２の第１の電極に接続されて
いる。本体メモリセルキャパシタ２２の第２の電極はセ
ルプレート線３４に接続されている。同様に、ダミーメ
モリセル３６は、ＭＯＳトランジスタ３８とダミーメモ
リセルキャパシタ４０で構成されている。ダミーメモリ
セルキャパシタ４０は、強誘電体膜を２つの電極で挟ん
で形成されている。ＭＯＳトランジスタ３８のゲート
は、ダミーワード線４２に接続され、ドレインはビット
線２８に接続され、ソースはダミーメモリセルキャパシ
タ４０の第１の電極に接続されている。ダミーメモリセ
ルキャパシタ４０の第２の電極はダミーセルプレート線
４４に接続されている。センスアンプ３０はセンス信号
ＳＥによって活性化される。
において、センスアンプ３０にビット線２６,ビット線
バー２８が接続されている。ビット線２６およびビット
線バー２８のそれぞれに、本体メモリセル２０ａ,２０
ｂ,２０ｃおよび２０ｄ,２０ｅと、ダミーメモリセル３
６および４６が接続されている。本体メモリセル２０ａ
はＭＯＳトランジスタ２４と本体メモリセルキャパシタ
２２で構成されている。本体メモリセルキャパシタ２２
は、強誘電体膜を２つの電極で挟んで形成されている。
ＭＯＳトランジスタ２４のゲートはワード線３２に接続
され、ドレインはビット線２６に接続され、ソースは本
体メモリセルキャパシタ２２の第１の電極に接続されて
いる。本体メモリセルキャパシタ２２の第２の電極はセ
ルプレート線３４に接続されている。同様に、ダミーメ
モリセル３６は、ＭＯＳトランジスタ３８とダミーメモ
リセルキャパシタ４０で構成されている。ダミーメモリ
セルキャパシタ４０は、強誘電体膜を２つの電極で挟ん
で形成されている。ＭＯＳトランジスタ３８のゲート
は、ダミーワード線４２に接続され、ドレインはビット
線２８に接続され、ソースはダミーメモリセルキャパシ
タ４０の第１の電極に接続されている。ダミーメモリセ
ルキャパシタ４０の第２の電極はダミーセルプレート線
４４に接続されている。センスアンプ３０はセンス信号
ＳＥによって活性化される。
【０００５】この従来の不揮発半導体記憶装置での回路
の動作について、図５に示す動作タイミングと、図６に
示す本体メモリセルキャパシタの強誘電体膜のヒステリ
シス特性と、図７に示すダミーメモリセルキャパシタの
強誘電体膜のヒステリシス特性とを参照しながら説明す
る。
の動作について、図５に示す動作タイミングと、図６に
示す本体メモリセルキャパシタの強誘電体膜のヒステリ
シス特性と、図７に示すダミーメモリセルキャパシタの
強誘電体膜のヒステリシス特性とを参照しながら説明す
る。
【０００６】図６,図７は強誘電体膜のヒステリシス特
性図であり、横軸がメモリセルキャパシタに印加される
電界を示し、縦軸がそのときの電荷を示している。図
６,図７に示すように、強誘電体のキャパシタでは電界
が０のときでも点Ｂ,点Ｅ、点Ｈ,点Ｋのように残留分極
が残る。これを利用して不揮発性のデータとし、不揮発
性半導体メモリ装置を実現している。本体メモリセルキ
ャパシタは、メモリセルのデータが“１”である場合に
は、図６の点Ｂの状態で、メモリセルのデータが“０”
である場合には、図６の点Ｅの状態である。
性図であり、横軸がメモリセルキャパシタに印加される
電界を示し、縦軸がそのときの電荷を示している。図
６,図７に示すように、強誘電体のキャパシタでは電界
が０のときでも点Ｂ,点Ｅ、点Ｈ,点Ｋのように残留分極
が残る。これを利用して不揮発性のデータとし、不揮発
性半導体メモリ装置を実現している。本体メモリセルキ
ャパシタは、メモリセルのデータが“１”である場合に
は、図６の点Ｂの状態で、メモリセルのデータが“０”
である場合には、図６の点Ｅの状態である。
【０００７】また、ダミーメモリセルキャパシタの初期
状態を、図７の点Ｋの状態とする。ここで、本体メモリ
セル２０ａのデータを読み出すために、初期状態とし
て、ビット線２６およびビット線バー２８,ワード線３
２,ダミーワード線４２,セルプレート線３４とダミーセ
ルプレート線４４の各々の論理電圧を“Ｌ”(接地電圧:
ＧＮＤ)とする。その後、ビット線２６およびビット線
バー２８をフローティング状態とする。また、センス信
号ＳＥは論理電圧を“Ｌ”(接地電圧:ＧＮＤ)とする。
状態を、図７の点Ｋの状態とする。ここで、本体メモリ
セル２０ａのデータを読み出すために、初期状態とし
て、ビット線２６およびビット線バー２８,ワード線３
２,ダミーワード線４２,セルプレート線３４とダミーセ
ルプレート線４４の各々の論理電圧を“Ｌ”(接地電圧:
ＧＮＤ)とする。その後、ビット線２６およびビット線
バー２８をフローティング状態とする。また、センス信
号ＳＥは論理電圧を“Ｌ”(接地電圧:ＧＮＤ)とする。
【０００８】次に、図５に示すように、ワード線３２,
ダミーワード線４２,セルプレート電極３４とダミーセ
ルプレート電極４４をすべて論理電圧“Ｈ”とする。こ
こで、ワード線３２およびダミーワード線４２の論理電
圧“Ｈ”は、電源電圧を昇圧した電圧(Ｖｐｐ)であり、
セルプレート線３４とダミーセルプレート線４４の論理
電圧“Ｈ”は、電源電圧(Ｖｃｃ)である。これによっ
て、本体メモリセル２０ａのＭＯＳトランジスタ２４、
およびダミーメモリセル３６のＭＯＳトランジスタ３８
がオンし、本体メモリセルキャパシタ２２およびダミー
メモリセルキャパシタ４０には電界がかかる。このと
き、本体メモリセル２０ａのデータが“１”であれば、
図６に示す点Ｂの状態から点Ｄの状態になり、点Ｂの状
態と点Ｄの状態における電荷量の差Ｑ１が、ビット線２
６の電圧として読み出される。また、ダミーメモリセル
３６は、図７に示す点Ｋの状態から点Ｊの状態になり、
点Ｋの状態と点Ｊの状態の電荷の差Ｑｄがビット線バー
２８の電圧として読み出される。そして、センス信号Ｓ
Ｅを論理電圧“Ｈ”(電源電圧:Ｖｃｃ)とすることによ
り、ビット線２６に読み出された本体メモリセル２０ａ
からの電圧とビット線バー２８に読み出されたダミーメ
モリセル３６からの電圧との差をセンスアンプ３０によ
り増幅し、ビット線２６を電源電圧Ｖｃｃレベルに引き
上げ、ビット線バー２８を接地電圧ＧＮＤレベルに下げ
て、本体メモリセル２０ａのデータ“１”を読み出す。
ダミーワード線４２,セルプレート電極３４とダミーセ
ルプレート電極４４をすべて論理電圧“Ｈ”とする。こ
こで、ワード線３２およびダミーワード線４２の論理電
圧“Ｈ”は、電源電圧を昇圧した電圧(Ｖｐｐ)であり、
セルプレート線３４とダミーセルプレート線４４の論理
電圧“Ｈ”は、電源電圧(Ｖｃｃ)である。これによっ
て、本体メモリセル２０ａのＭＯＳトランジスタ２４、
およびダミーメモリセル３６のＭＯＳトランジスタ３８
がオンし、本体メモリセルキャパシタ２２およびダミー
メモリセルキャパシタ４０には電界がかかる。このと
き、本体メモリセル２０ａのデータが“１”であれば、
図６に示す点Ｂの状態から点Ｄの状態になり、点Ｂの状
態と点Ｄの状態における電荷量の差Ｑ１が、ビット線２
６の電圧として読み出される。また、ダミーメモリセル
３６は、図７に示す点Ｋの状態から点Ｊの状態になり、
点Ｋの状態と点Ｊの状態の電荷の差Ｑｄがビット線バー
２８の電圧として読み出される。そして、センス信号Ｓ
Ｅを論理電圧“Ｈ”(電源電圧:Ｖｃｃ)とすることによ
り、ビット線２６に読み出された本体メモリセル２０ａ
からの電圧とビット線バー２８に読み出されたダミーメ
モリセル３６からの電圧との差をセンスアンプ３０によ
り増幅し、ビット線２６を電源電圧Ｖｃｃレベルに引き
上げ、ビット線バー２８を接地電圧ＧＮＤレベルに下げ
て、本体メモリセル２０ａのデータ“１”を読み出す。
【０００９】一方、本体メモリセル２０ａのデータが
“０”であれば、図６に示す点Ｅの状態から点Ｄの状態
になり、点Ｅの状態と点Ｄの状態における電荷量の差Ｑ
０がビット線２６の電圧として読み出される。同時に、
ダミーメモリセル３６は、図７に示す点Ｋの状態から点
Ｊの状態になり、点Ｋの状態と点Ｊの状態の電荷の差Ｑ
ｄが、ビット線バー２８の電圧として読み出される。そ
して、ビット線２６に読み出された本体メモリセル２０
ａからの電圧と、ビット線バー２８に読み出されたダミ
ーメモリセル３６からの電圧との差が、センスアンプ３
０によって検知され、このセンスアンプ３０はビット線
２６を接地電圧ＧＮＤレベルに引き下げ、ビット線バー
２８を電源電圧Ｖｃｃレベルに引き上げて、本体メモリ
セル２０ａのデータ“０”を読み出す。このようなセン
スアンプ３０の増幅動作でもって、本体メモリセル２０
ａのデータが“１”のとき、ビット線２６は電源電圧Ｖ
ｃｃとなり、セルプレート線３４も電源電圧Ｖｃｃとな
る。これにより、本体メモリセルキャパシタ２２には電
界がかからなくなり、図６において点Ｅの状態になる。
その後、本体メモリセルキャパシタ２２のデータの状態
を、図６で点Ｂの状態に戻すために、セルプレート線３
４の電圧を接地電圧として、図６の点Ｅの状態から点Ａ
の状態に移した後、ワード線３２の論理電圧を“Ｌ”と
する。ワード線３２を論理電圧“Ｌ”とすると、本体メ
モリセルキャパシタ２２には電界がかからなくなり、図
６の点Ｂの状態にもどる。これにより、本体メモリセル
２０ａヘのデータ“１”の再書き込みが完了する。な
お、図６の点Ａの状態において、本体メモリセルキャパ
シタ２２に、ビット線２６の“Ｈ”電圧が充分に印加さ
れるように、ワード線３２には通常昇圧されたレベル
(Ｖｐｐ)が供給される。
“０”であれば、図６に示す点Ｅの状態から点Ｄの状態
になり、点Ｅの状態と点Ｄの状態における電荷量の差Ｑ
０がビット線２６の電圧として読み出される。同時に、
ダミーメモリセル３６は、図７に示す点Ｋの状態から点
Ｊの状態になり、点Ｋの状態と点Ｊの状態の電荷の差Ｑ
ｄが、ビット線バー２８の電圧として読み出される。そ
して、ビット線２６に読み出された本体メモリセル２０
ａからの電圧と、ビット線バー２８に読み出されたダミ
ーメモリセル３６からの電圧との差が、センスアンプ３
０によって検知され、このセンスアンプ３０はビット線
２６を接地電圧ＧＮＤレベルに引き下げ、ビット線バー
２８を電源電圧Ｖｃｃレベルに引き上げて、本体メモリ
セル２０ａのデータ“０”を読み出す。このようなセン
スアンプ３０の増幅動作でもって、本体メモリセル２０
ａのデータが“１”のとき、ビット線２６は電源電圧Ｖ
ｃｃとなり、セルプレート線３４も電源電圧Ｖｃｃとな
る。これにより、本体メモリセルキャパシタ２２には電
界がかからなくなり、図６において点Ｅの状態になる。
その後、本体メモリセルキャパシタ２２のデータの状態
を、図６で点Ｂの状態に戻すために、セルプレート線３
４の電圧を接地電圧として、図６の点Ｅの状態から点Ａ
の状態に移した後、ワード線３２の論理電圧を“Ｌ”と
する。ワード線３２を論理電圧“Ｌ”とすると、本体メ
モリセルキャパシタ２２には電界がかからなくなり、図
６の点Ｂの状態にもどる。これにより、本体メモリセル
２０ａヘのデータ“１”の再書き込みが完了する。な
お、図６の点Ａの状態において、本体メモリセルキャパ
シタ２２に、ビット線２６の“Ｈ”電圧が充分に印加さ
れるように、ワード線３２には通常昇圧されたレベル
(Ｖｐｐ)が供給される。
【００１０】同様に、本体メモリセル２０ａのデータが
“０”のときは、ビット線２６は接地電圧となり、セル
プレート線３４が電源電圧Ｖｃｃとなっている。このた
め、本体メモリセルキャパシタ２２は、図６において点
Ｄの状態である。その後、セルプレート線３４の論理電
圧を“Ｌ"とすると、本体メモリセルキャパシタ２２に
は電界がかからなくなり、図６の点Ｄの状態から点Ｅの
状態に移る。その後、ワード線３２の論理電圧を“Ｌ”
とするが、本体メモリセルキャパシタ２２には電界が印
加されない状態であることには変わりなく、本体メモリ
セルキャパシタ２２は、図６の点Ｅの状態のままとな
る。これにより、本体メモリセル２０ａヘのデータ
“０”の再書き込みが完了する。
“０”のときは、ビット線２６は接地電圧となり、セル
プレート線３４が電源電圧Ｖｃｃとなっている。このた
め、本体メモリセルキャパシタ２２は、図６において点
Ｄの状態である。その後、セルプレート線３４の論理電
圧を“Ｌ"とすると、本体メモリセルキャパシタ２２に
は電界がかからなくなり、図６の点Ｄの状態から点Ｅの
状態に移る。その後、ワード線３２の論理電圧を“Ｌ”
とするが、本体メモリセルキャパシタ２２には電界が印
加されない状態であることには変わりなく、本体メモリ
セルキャパシタ２２は、図６の点Ｅの状態のままとな
る。これにより、本体メモリセル２０ａヘのデータ
“０”の再書き込みが完了する。
【００１１】本体メモリセル２０ａのデータが“１”の
ときは、ビット線バー２８が接地電圧となり、ダミーセ
ルプレート線４４が電源電圧Ｖｃｃである。このため、
ダミーメモリセル３６のダミーメモリセルキャパシタ４
０は、図７における点Ｊの状態になる。その後、ダミー
ワード線４２を接地電圧とすると同時にダミーセルプレ
ート線４４も接地電圧とすることで、ダミーメモリセル
キャパシタ４０には電界がかからなくなり、図７の点Ｊ
の状態から点Ｋの状態に戻る。
ときは、ビット線バー２８が接地電圧となり、ダミーセ
ルプレート線４４が電源電圧Ｖｃｃである。このため、
ダミーメモリセル３６のダミーメモリセルキャパシタ４
０は、図７における点Ｊの状態になる。その後、ダミー
ワード線４２を接地電圧とすると同時にダミーセルプレ
ート線４４も接地電圧とすることで、ダミーメモリセル
キャパシタ４０には電界がかからなくなり、図７の点Ｊ
の状態から点Ｋの状態に戻る。
【００１２】一方、本体メモリセル２０ａのデータが
“０”のときは、ビット線バー２８が電源電圧Ｖｃｃと
なり、セルプレート線４４も電源電圧Ｖｃｃである。こ
のため、ダミーメモリセルキャパシタ４０は、図７で点
Ｋの状態になる。その後、ダミーワード線４２を接地電
圧とすると同時にダミーセルプレート線４４を接地電圧
としても、ダミーメモリセルキャパシタ４０に電界が印
加されない状態は変わらず、図７の点Ｋの状態が維持さ
れる。以上で、ダミーメモリセル３６ヘの再書き込みが
完了する。
“０”のときは、ビット線バー２８が電源電圧Ｖｃｃと
なり、セルプレート線４４も電源電圧Ｖｃｃである。こ
のため、ダミーメモリセルキャパシタ４０は、図７で点
Ｋの状態になる。その後、ダミーワード線４２を接地電
圧とすると同時にダミーセルプレート線４４を接地電圧
としても、ダミーメモリセルキャパシタ４０に電界が印
加されない状態は変わらず、図７の点Ｋの状態が維持さ
れる。以上で、ダミーメモリセル３６ヘの再書き込みが
完了する。
【００１３】〔第２従来例〕次に、プレート線の電位を
固定するようにした第２の従来例の回路図を図８に示す
(例えば、特開平２-１１０８９５号および特開平８-５
５４８４号公報参照)。
固定するようにした第２の従来例の回路図を図８に示す
(例えば、特開平２-１１０８９５号および特開平８-５
５４８４号公報参照)。
【００１４】図８に示す半導体メモリ装置の回路構成に
おいて、センスアンプ７６にビット線Ｂおよびビット線
バー/Ｂが接続され、ビット線Ｂおよびビット線バー/Ｂ
のそれぞれに、メモリセルＭＣ１およびＭＣ２が接続さ
れている。メモリセルＭＣ１およびＭＣ２は、それぞれ
ＭＯＳトランジスタＴとキャパシタＣで構成されてい
る。メモリセルＭＣ１のキャパシタＣは、強誘電体膜を
２つの電極で挟んで形成されている。メモリセルＭＣ１
のＭＯＳトランジスタＴのゲートはワード線Ｗ１に接続
され、ドレインはビット線Ｂに接続され、ソースはキャ
パシタＣの第１の電極に接続されている。キャパシタＣ
の第２の電極はセルプレート線Ｐに接続されている。同
様に、メモリセルＭＣ２のＭＯＳトランジスタＴのゲー
トはワード線Ｗ２に接続され、ドレインはビット線バー
/Ｂに接続され、ソースはキャパシタＣの第１の電極に
接続されている。このメモリセルＭＣ２のキャパシタＣ
の第２の電極もセルプレート線Ｐに接続されている。セ
ンスアンプ７６は、センス信号ＳＥによって活性化され
る。
おいて、センスアンプ７６にビット線Ｂおよびビット線
バー/Ｂが接続され、ビット線Ｂおよびビット線バー/Ｂ
のそれぞれに、メモリセルＭＣ１およびＭＣ２が接続さ
れている。メモリセルＭＣ１およびＭＣ２は、それぞれ
ＭＯＳトランジスタＴとキャパシタＣで構成されてい
る。メモリセルＭＣ１のキャパシタＣは、強誘電体膜を
２つの電極で挟んで形成されている。メモリセルＭＣ１
のＭＯＳトランジスタＴのゲートはワード線Ｗ１に接続
され、ドレインはビット線Ｂに接続され、ソースはキャ
パシタＣの第１の電極に接続されている。キャパシタＣ
の第２の電極はセルプレート線Ｐに接続されている。同
様に、メモリセルＭＣ２のＭＯＳトランジスタＴのゲー
トはワード線Ｗ２に接続され、ドレインはビット線バー
/Ｂに接続され、ソースはキャパシタＣの第１の電極に
接続されている。このメモリセルＭＣ２のキャパシタＣ
の第２の電極もセルプレート線Ｐに接続されている。セ
ンスアンプ７６は、センス信号ＳＥによって活性化され
る。
【００１５】また、この第２従来例は、プリチャージ回
路７０と、中間電位発生回路７２と、基準レベル発生回
路７４とを有する構成となっている。プリチャージ回路
７０は、ビット線プリチャージ信号ＢＬＰに従ってビッ
ト線Ｂおよびビット線バー/Ｂを中間電位レベルにプリ
チャージする。中間電位発生回路７２は、 ビット線の
“Ｈ”レベルと“Ｌ”レベルの中間の中間電位を発生
し、プレート線Ｐおよびプリチャージ回路７０へ供給す
る。また、基準レベル発生回路７４は、ワード線(例え
ばＷ１)が選択レベルとなる直前にビット線電位設定信
号ＢＬＳＴに従って、ビット線Ｂおよびビット線バー/
Ｂを接地電位レベルに設定する。また、この基準レベル
発生回路７４は、ワード線(Ｗ１)が選択レベルになると
これと同期して選択レベルとなるダミーワード線(ＤＷ
１)により選択状態のメモリセルＭＣの記憶情報が読出
されるビット線Ｂおよびビット線バー/Ｂに基準レベル
を供給する。次に、この第２従来例の不揮発性強誘電体
メモリの読出し動作について、図９に示された波形図を
併せて参照しながら説明する。
路７０と、中間電位発生回路７２と、基準レベル発生回
路７４とを有する構成となっている。プリチャージ回路
７０は、ビット線プリチャージ信号ＢＬＰに従ってビッ
ト線Ｂおよびビット線バー/Ｂを中間電位レベルにプリ
チャージする。中間電位発生回路７２は、 ビット線の
“Ｈ”レベルと“Ｌ”レベルの中間の中間電位を発生
し、プレート線Ｐおよびプリチャージ回路７０へ供給す
る。また、基準レベル発生回路７４は、ワード線(例え
ばＷ１)が選択レベルとなる直前にビット線電位設定信
号ＢＬＳＴに従って、ビット線Ｂおよびビット線バー/
Ｂを接地電位レベルに設定する。また、この基準レベル
発生回路７４は、ワード線(Ｗ１)が選択レベルになると
これと同期して選択レベルとなるダミーワード線(ＤＷ
１)により選択状態のメモリセルＭＣの記憶情報が読出
されるビット線Ｂおよびビット線バー/Ｂに基準レベル
を供給する。次に、この第２従来例の不揮発性強誘電体
メモリの読出し動作について、図９に示された波形図を
併せて参照しながら説明する。
【００１６】メモリセルＭＣ１のアクセスが開始される
までのスタンバイ状態においては、ビット線Ｂおよびビ
ット線バー/Ｂはプレート線Ｐとほぼ同一の中間電位に
プリチャージされている。次に、アクセスが開始され
て、ワード線Ｗ１が選択レベルとなる直前には、ビット
線電位設定信号ＢＬＳＴがアクティブとなり、ビット線
Ｂおよびビット線バー/Ｂは接地電位レベル(電源電位レ
ベルでもよい)に設定される。この後、ワード線Ｗ１お
よびダミーワード線ＤＷ１が選択レベルとなり、ビット
線Ｂには選択状態のメモリセルＭＣの記憶情報が読出さ
れ、ビット線バー/Ｂには基準レベル発生回路７４から
基準レベルが供給される。この後は、ビット線Ｂおよび
ビット線バー/Ｂ間の差電位がセンスアンプ７６により
増幅され外部へ出力される。ここで、上記スタンバイ状
態において、メモリセルＭＣのトランジスタＴがオフ状
態となっていてキャパシタＣの第１の電極(蓄積ノード)
がフローティング状態になっていると、この蓄積ノード
と基板等との間には、たとえわずかとは言えリークが存
在する。このため、通常、接地レベルにある基板とのリ
ークは、最終的には蓄積ノードを接地電位レベル付近に
まで引き下げ、メモリセルＭＣの自発分極を反転させる
結果となる。そこで、この第２従来例では、ワード線
(Ｗ１等)を選択レベルと非選択レベルとの間の所定のレ
ベルにしてトランジスタＴをわずかにオンさせることに
よって、ビット線からキャパシタＣの蓄積ノードに、基
板等にリークした分の電荷を補なって、蓄積ノードをプ
レート線Ｐと同程度の中間電位とし、自発分極の反転を
防止している。
までのスタンバイ状態においては、ビット線Ｂおよびビ
ット線バー/Ｂはプレート線Ｐとほぼ同一の中間電位に
プリチャージされている。次に、アクセスが開始され
て、ワード線Ｗ１が選択レベルとなる直前には、ビット
線電位設定信号ＢＬＳＴがアクティブとなり、ビット線
Ｂおよびビット線バー/Ｂは接地電位レベル(電源電位レ
ベルでもよい)に設定される。この後、ワード線Ｗ１お
よびダミーワード線ＤＷ１が選択レベルとなり、ビット
線Ｂには選択状態のメモリセルＭＣの記憶情報が読出さ
れ、ビット線バー/Ｂには基準レベル発生回路７４から
基準レベルが供給される。この後は、ビット線Ｂおよび
ビット線バー/Ｂ間の差電位がセンスアンプ７６により
増幅され外部へ出力される。ここで、上記スタンバイ状
態において、メモリセルＭＣのトランジスタＴがオフ状
態となっていてキャパシタＣの第１の電極(蓄積ノード)
がフローティング状態になっていると、この蓄積ノード
と基板等との間には、たとえわずかとは言えリークが存
在する。このため、通常、接地レベルにある基板とのリ
ークは、最終的には蓄積ノードを接地電位レベル付近に
まで引き下げ、メモリセルＭＣの自発分極を反転させる
結果となる。そこで、この第２従来例では、ワード線
(Ｗ１等)を選択レベルと非選択レベルとの間の所定のレ
ベルにしてトランジスタＴをわずかにオンさせることに
よって、ビット線からキャパシタＣの蓄積ノードに、基
板等にリークした分の電荷を補なって、蓄積ノードをプ
レート線Ｐと同程度の中間電位とし、自発分極の反転を
防止している。
【００１７】
【発明が解決しようとする課題】ところが、上述した第
１の従来例の不揮発性強誘電体メモリでは、アクセス毎
に、プレート線を所定の電位に駆動する構成となってい
るので、プレート線駆動のための時間が長く、高速動作
が困難な上、プレート線の充放電により消費電力が増大
するという問題点がある。
１の従来例の不揮発性強誘電体メモリでは、アクセス毎
に、プレート線を所定の電位に駆動する構成となってい
るので、プレート線駆動のための時間が長く、高速動作
が困難な上、プレート線の充放電により消費電力が増大
するという問題点がある。
【００１８】また、第２の従来例では、プレート線に常
時所定の電位が供給されているから、第１の従来例のよ
うな問題点はない。
時所定の電位が供給されているから、第１の従来例のよ
うな問題点はない。
【００１９】ところが、第２従来例では、スタンバイ状
態の間、ワード線を選択レベルと非選択レベルとの間の
所定のレベルとしてメモリセルのトランジスタをわずか
にオンさせ、蓄積ノードからリークした電荷をビット線
から補って、蓄積ノードをプレート線と同程度の電位に
保持する構成となっている。第２従来例では、この構成
でもって、蓄積ノードから基板等へ電荷がリークして
も、メモリセルの容量素子の強誘電体膜の自発分極が反
転してしまうのを防止している。
態の間、ワード線を選択レベルと非選択レベルとの間の
所定のレベルとしてメモリセルのトランジスタをわずか
にオンさせ、蓄積ノードからリークした電荷をビット線
から補って、蓄積ノードをプレート線と同程度の電位に
保持する構成となっている。第２従来例では、この構成
でもって、蓄積ノードから基板等へ電荷がリークして
も、メモリセルの容量素子の強誘電体膜の自発分極が反
転してしまうのを防止している。
【００２０】したがって、上記第２従来例では、ワード
線の電位制御が複雑になる他、製造ばらつき等によって
メモリセルのトランジスタがオンしないこともある。こ
の場合、蓄積ノードのリークを補うことができず、自発
分極を反転してしまう。
線の電位制御が複雑になる他、製造ばらつき等によって
メモリセルのトランジスタがオンしないこともある。こ
の場合、蓄積ノードのリークを補うことができず、自発
分極を反転してしまう。
【００２１】そこで、この発明の目的は、確実で高速な
動作を、低消費電力と比較的容易な制御でもって、達成
できる強誘電体メモリ装置を提供することにある。
動作を、低消費電力と比較的容易な制御でもって、達成
できる強誘電体メモリ装置を提供することにある。
【００２２】
【課題を解決するための手段】上記目的を達成するた
め、請求項１の発明の強誘電体メモリ装置は、強誘電体
膜を相対向する２つの電極で挟んで形成され、上記強誘
電体膜の分極状態によって、２値情報を記憶,保持する
容量素子と、上記容量素子の第１の電極にソース,ドレ
インの内の一方が接続されるトランジスタとを備える複
数のメモリセルが行方向および列方向に複数配置される
強誘電体メモリ装置において、上記トランジスタのゲー
トに接続されるワード線と、上記トランジスタのソー
ス,ドレインの内の他方に接続されると共に、センスア
ンプの一方の入力に結合するビット線と、基準電圧を発
生する手段が接続されると共に、上記センスアンプの他
方の入力に結合するビット線バーと、上記容量素子の第
２の電極に接続されるプレート線と、上記プレート線と
上記ビット線バーとを接続するスイッチ手段とを備え、
上記ワード線をアクティブにして上記メモリセルを選択
した状態において、上記スイッチ手段を導通させ、上記
プレート線に上記ビット線バーの電圧を転送することに
より、上記メモリセルに書き込み,または再書き込みを
行うことを特徴としている。
め、請求項１の発明の強誘電体メモリ装置は、強誘電体
膜を相対向する２つの電極で挟んで形成され、上記強誘
電体膜の分極状態によって、２値情報を記憶,保持する
容量素子と、上記容量素子の第１の電極にソース,ドレ
インの内の一方が接続されるトランジスタとを備える複
数のメモリセルが行方向および列方向に複数配置される
強誘電体メモリ装置において、上記トランジスタのゲー
トに接続されるワード線と、上記トランジスタのソー
ス,ドレインの内の他方に接続されると共に、センスア
ンプの一方の入力に結合するビット線と、基準電圧を発
生する手段が接続されると共に、上記センスアンプの他
方の入力に結合するビット線バーと、上記容量素子の第
２の電極に接続されるプレート線と、上記プレート線と
上記ビット線バーとを接続するスイッチ手段とを備え、
上記ワード線をアクティブにして上記メモリセルを選択
した状態において、上記スイッチ手段を導通させ、上記
プレート線に上記ビット線バーの電圧を転送することに
より、上記メモリセルに書き込み,または再書き込みを
行うことを特徴としている。
【００２３】この請求項１の発明によれば、スイッチ手
段で、プレート線とビット線バーとを接続することによ
って、センスアンプによって増幅されたビット線バーの
電圧をプレート線に転送することができる。したがっ
て、ビット線バーの電圧がプレート線の電圧と異なる場
合にのみプレート線を駆動するための電流が流れるの
で、アクセス毎にセルプレート線を駆動する第１従来例
のような方法に比べて、駆動電流を少なくすることがで
きる。また、プレート線をセンスアンプによって駆動で
きるので、従来のようなプレート線駆動回路が不要であ
る。したがって、請求項１の発明によれば、確実で高速
な動作を、低消費電力と比較的容易な制御でもって達成
できる。
段で、プレート線とビット線バーとを接続することによ
って、センスアンプによって増幅されたビット線バーの
電圧をプレート線に転送することができる。したがっ
て、ビット線バーの電圧がプレート線の電圧と異なる場
合にのみプレート線を駆動するための電流が流れるの
で、アクセス毎にセルプレート線を駆動する第１従来例
のような方法に比べて、駆動電流を少なくすることがで
きる。また、プレート線をセンスアンプによって駆動で
きるので、従来のようなプレート線駆動回路が不要であ
る。したがって、請求項１の発明によれば、確実で高速
な動作を、低消費電力と比較的容易な制御でもって達成
できる。
【００２４】また、請求項２の発明は、請求項１に記載
の強誘電体メモリ装置において、スタンバイ状態,およ
びメモリセルからのデータ読み出し状態において、上記
プレート線を所定の電位に固定することを特徴としてい
る。
の強誘電体メモリ装置において、スタンバイ状態,およ
びメモリセルからのデータ読み出し状態において、上記
プレート線を所定の電位に固定することを特徴としてい
る。
【００２５】この請求項２の発明によれば、プレート線
を所定電位に固定するので、従来の第１例のように読み
出し毎にセルプレート線を駆動する方法に比べて、読み
出し動作を高速化できる。
を所定電位に固定するので、従来の第１例のように読み
出し毎にセルプレート線を駆動する方法に比べて、読み
出し動作を高速化できる。
【００２６】また、請求項３の発明は、請求項１に記載
の強誘電体メモリ装置において、メモリセルの非選択状
態において、上記ビット線を一定電圧に保つことを特徴
としている。
の強誘電体メモリ装置において、メモリセルの非選択状
態において、上記ビット線を一定電圧に保つことを特徴
としている。
【００２７】この請求項３の発明によれば、第２従来例
のように、読み出し動作開始の前にビット線の電圧レベ
ルを変化させる必要がなくなるので、分極情報をビット
線に高速に読み出すことができる。
のように、読み出し動作開始の前にビット線の電圧レベ
ルを変化させる必要がなくなるので、分極情報をビット
線に高速に読み出すことができる。
【００２８】また、請求項４の発明は、請求項１に記載
の強誘電体メモリ装置において、スタンバイ時におい
て、上記プレート線を接地電位に固定することを特徴と
している。
の強誘電体メモリ装置において、スタンバイ時におい
て、上記プレート線を接地電位に固定することを特徴と
している。
【００２９】この請求項４の発明によれば、スタンバイ
時において、上記プレート線を接地電位に固定するの
で、第２の従来例のようにメモリセルの蓄積ノードから
の基板等へのリークによって、メモリセルのキャパシタ
の強誘電体膜の自発分極が反転してしまう問題を解消で
きる。
時において、上記プレート線を接地電位に固定するの
で、第２の従来例のようにメモリセルの蓄積ノードから
の基板等へのリークによって、メモリセルのキャパシタ
の強誘電体膜の自発分極が反転してしまう問題を解消で
きる。
【００３０】また、請求項５の発明は、請求項１に記載
の強誘電体メモリ装置において、書き込みまたは再書き
込みの後、ワード線をアクティブ状態にしたまま上記ビ
ット線および上記プレート線を接地電位にプリチャージ
することを特徴としている。
の強誘電体メモリ装置において、書き込みまたは再書き
込みの後、ワード線をアクティブ状態にしたまま上記ビ
ット線および上記プレート線を接地電位にプリチャージ
することを特徴としている。
【００３１】この請求項５の発明によれば、メモリセル
キャパシタの両端に印加される電圧をゼロにして書き込
みまたは再書き込みを終了するので、次のサイクルでビ
ット線に読み出される電圧が精度良く発生され、確実な
動作が可能となる。
キャパシタの両端に印加される電圧をゼロにして書き込
みまたは再書き込みを終了するので、次のサイクルでビ
ット線に読み出される電圧が精度良く発生され、確実な
動作が可能となる。
【００３２】また、請求項６の発明は、強誘電体膜を相
対向する２つの電極で挟んで形成され、上記強誘電体膜
の分極状態によって、２値情報を記憶,保持する容量素
子と、上記容量素子の第１の電極にソース,ドレインの
内の一方が接続されるトランジスタとを備える複数の本
体メモリセルおよびダミーメモリセルが行方向および列
方向に複数配置される強誘電体メモリ装置において、上
記トランジスタのゲートに接続されるワード線と、上記
トランジスタのソース,ドレインの内の他方に接続され
るとともにセンスアンプの一方の入力に結合されるビッ
ト線と、上記トランジスタのソース,ドレインの内の他
方に接続されるとともにセンスアンプの他方の入力に結
合されるビット線バーと、ビット線に接続される本体メ
モリセルおよびダミーメモリセルが結合される第１のプ
レート線と、ビット線バーに接続される本体メモリセル
およびダミーメモリセルが結合される第２のプレート線
と、上記第１のプレート線と上記ビット線バーとを接続
する第１のスイッチ手段と、上記第２のプレート線と上
記ビット線とを接続する第２のスイッチ手段とを備え、
上記ビット線に接続される本体メモリセルが選択された
状態では、上記第１のスイッチ手段を導通させ、上記第
１のプレート線に上記ビット線バーの電圧を転送し、上
記ビット線バーに接続される本体メモリセルが選択され
た状態では、上記第２のスイッチ手段を導通させ、上記
第２のプレート線に上記ビット線の電圧を転送すること
によって、上記本体メモリセルに書き込み,または再書
き込みを行うことを特徴としている。
対向する２つの電極で挟んで形成され、上記強誘電体膜
の分極状態によって、２値情報を記憶,保持する容量素
子と、上記容量素子の第１の電極にソース,ドレインの
内の一方が接続されるトランジスタとを備える複数の本
体メモリセルおよびダミーメモリセルが行方向および列
方向に複数配置される強誘電体メモリ装置において、上
記トランジスタのゲートに接続されるワード線と、上記
トランジスタのソース,ドレインの内の他方に接続され
るとともにセンスアンプの一方の入力に結合されるビッ
ト線と、上記トランジスタのソース,ドレインの内の他
方に接続されるとともにセンスアンプの他方の入力に結
合されるビット線バーと、ビット線に接続される本体メ
モリセルおよびダミーメモリセルが結合される第１のプ
レート線と、ビット線バーに接続される本体メモリセル
およびダミーメモリセルが結合される第２のプレート線
と、上記第１のプレート線と上記ビット線バーとを接続
する第１のスイッチ手段と、上記第２のプレート線と上
記ビット線とを接続する第２のスイッチ手段とを備え、
上記ビット線に接続される本体メモリセルが選択された
状態では、上記第１のスイッチ手段を導通させ、上記第
１のプレート線に上記ビット線バーの電圧を転送し、上
記ビット線バーに接続される本体メモリセルが選択され
た状態では、上記第２のスイッチ手段を導通させ、上記
第２のプレート線に上記ビット線の電圧を転送すること
によって、上記本体メモリセルに書き込み,または再書
き込みを行うことを特徴としている。
【００３３】また、請求項７の発明は、強誘電体膜を相
対向する２つの電極で挾んで形成され、上記強誘電体膜
の分極状態によって、２値情報を記憶,保持する容量素
子と、上記容量素子の第１の電極にソース,ドレインの
内の一方が接続されるトランジスタとを備える複数の本
体メモリセルおよびダミーメモリセルが行方向および列
方向に複数配置される強誘電体メモリ装置において、上
記トランジスタのゲートに接続されるワード線と、上記
トランジスタのソース,ドレインの内の他方に接続され
ると共にセンスアンプの一方の入力に結合されるビット
線と、上記トランジスタのソース,ドレインの内の他方
に接続されるとともに上記センスアンプの他方の入力に
結合されるビット線バーと、上記ビット線に接続される
上記本体メモリセルが結合される第１のプレート線と、
上記ビット線バーに接続される上記本体メモリセルが結
合される第２のプレート線と、上記ダミーメモリセルが
結合される第３のプレート線と、上記第１のプレート線
と上記ビット線バーとを接続する第１のスイッチ手段
と、上記第２のプレート線と上記ビット線とを接続する
第２のスイッチ手段とを備え、上記第３のプレート線を
常に接地電位に固定し、上記ビット線に接続される本体
メモリセルが選択された状態では、上記第１のスイッチ
手段を導通させ、上記第１のプレート線に上記ビット線
バーの電圧を転送し、上記ビット線バーに接続される本
体メモリセルが選択された状態では、上記第２のスイッ
チ手段を導通させ、上記第２のプレート線に上記ビット
線の電圧を転送することにより、上記本体メモリセルに
書き込み,または再書き込みを行うことを特徴としてい
る。
対向する２つの電極で挾んで形成され、上記強誘電体膜
の分極状態によって、２値情報を記憶,保持する容量素
子と、上記容量素子の第１の電極にソース,ドレインの
内の一方が接続されるトランジスタとを備える複数の本
体メモリセルおよびダミーメモリセルが行方向および列
方向に複数配置される強誘電体メモリ装置において、上
記トランジスタのゲートに接続されるワード線と、上記
トランジスタのソース,ドレインの内の他方に接続され
ると共にセンスアンプの一方の入力に結合されるビット
線と、上記トランジスタのソース,ドレインの内の他方
に接続されるとともに上記センスアンプの他方の入力に
結合されるビット線バーと、上記ビット線に接続される
上記本体メモリセルが結合される第１のプレート線と、
上記ビット線バーに接続される上記本体メモリセルが結
合される第２のプレート線と、上記ダミーメモリセルが
結合される第３のプレート線と、上記第１のプレート線
と上記ビット線バーとを接続する第１のスイッチ手段
と、上記第２のプレート線と上記ビット線とを接続する
第２のスイッチ手段とを備え、上記第３のプレート線を
常に接地電位に固定し、上記ビット線に接続される本体
メモリセルが選択された状態では、上記第１のスイッチ
手段を導通させ、上記第１のプレート線に上記ビット線
バーの電圧を転送し、上記ビット線バーに接続される本
体メモリセルが選択された状態では、上記第２のスイッ
チ手段を導通させ、上記第２のプレート線に上記ビット
線の電圧を転送することにより、上記本体メモリセルに
書き込み,または再書き込みを行うことを特徴としてい
る。
【００３４】上記請求項６および請求項７の発明によれ
ば、ビット線に接続される本体メモリセルが選択された
状態では、センスアンプによって増幅されたビット線バ
ーの電圧を第１のプレート線に転送することにより、ビ
ット線バーの電圧が第１のプレート線の電圧と異なる場
合にのみ第１のプレート線を駆動するための電流が流れ
る。ビット線バーに接続される本体メモリセルが選択さ
れた状態では、センスアンプによって増幅されたビット
線の電圧を第２のプレート線に転送することにより、ビ
ット線の電圧が第２のプレート線の電圧と異なる場合に
のみ第２のプレート線を駆動するための電流が流れる。
したがって、第１従来例のようにアクセス毎にセルプレ
ート線を駆動する方法に比べて、駆動電流が少なくな
る。また、セルプレート線をセンスアンプによって駆動
するので、従来のようなプレート線駆動回路が不必要に
なる。
ば、ビット線に接続される本体メモリセルが選択された
状態では、センスアンプによって増幅されたビット線バ
ーの電圧を第１のプレート線に転送することにより、ビ
ット線バーの電圧が第１のプレート線の電圧と異なる場
合にのみ第１のプレート線を駆動するための電流が流れ
る。ビット線バーに接続される本体メモリセルが選択さ
れた状態では、センスアンプによって増幅されたビット
線の電圧を第２のプレート線に転送することにより、ビ
ット線の電圧が第２のプレート線の電圧と異なる場合に
のみ第２のプレート線を駆動するための電流が流れる。
したがって、第１従来例のようにアクセス毎にセルプレ
ート線を駆動する方法に比べて、駆動電流が少なくな
る。また、セルプレート線をセンスアンプによって駆動
するので、従来のようなプレート線駆動回路が不必要に
なる。
【００３５】また、請求項８の発明は、強誘電体膜を相
対向する２つの電極で挟んで形成され、上記強誘電体膜
の分極状態により２値情報を記憶,保持する容量素子
と、上記容量素子の第１の電極にソース,ドレインのう
ちの一方が接続されるトランジスタとを備える複数の本
体メモリセルおよびダミーメモリセルが行方向および列
方向に複数配置される強誘電体メモリ装置において、上
記トランジスタのゲートに接続されるワード線と、上記
トランジスタのソース,ドレインのうち他方に接続され
るとともにセンスアンプの一方の入力に結合されるビッ
ト線と、上記トランジスタのソース,ドレインのうち他
方に接続されるとともにセンスアンプの他方の入力に結
合されるビット線バーと、ビット線に接続される本体メ
モリセルおよびダミーメモリセルが結合される第１のプ
レート線と、ビット線バーに接続される本体メモリセル
およびダミーメモリセルが結合される第２のプレート線
と、上記第１のプレート線と上記ビット線バーとを接続
する第１のスイッチ手段と、上記第２のプレート線と上
記ビット線とを接続する第２のスイッチ手段とを備え、
上記第１および第２のスイッチ手段を導通させることに
よって、上記第１のプレート線に上記ビット線バーの電
圧を転送し、上記第２のプレート線に上記ビット線の電
圧を転送することにより書き込み,および再書き込みを
行うことを特徴としている。
対向する２つの電極で挟んで形成され、上記強誘電体膜
の分極状態により２値情報を記憶,保持する容量素子
と、上記容量素子の第１の電極にソース,ドレインのう
ちの一方が接続されるトランジスタとを備える複数の本
体メモリセルおよびダミーメモリセルが行方向および列
方向に複数配置される強誘電体メモリ装置において、上
記トランジスタのゲートに接続されるワード線と、上記
トランジスタのソース,ドレインのうち他方に接続され
るとともにセンスアンプの一方の入力に結合されるビッ
ト線と、上記トランジスタのソース,ドレインのうち他
方に接続されるとともにセンスアンプの他方の入力に結
合されるビット線バーと、ビット線に接続される本体メ
モリセルおよびダミーメモリセルが結合される第１のプ
レート線と、ビット線バーに接続される本体メモリセル
およびダミーメモリセルが結合される第２のプレート線
と、上記第１のプレート線と上記ビット線バーとを接続
する第１のスイッチ手段と、上記第２のプレート線と上
記ビット線とを接続する第２のスイッチ手段とを備え、
上記第１および第２のスイッチ手段を導通させることに
よって、上記第１のプレート線に上記ビット線バーの電
圧を転送し、上記第２のプレート線に上記ビット線の電
圧を転送することにより書き込み,および再書き込みを
行うことを特徴としている。
【００３６】また、請求項９の発明は、強誘電体膜を相
対向する２つの電極で挟んで形成され、上記強誘電体膜
の分極状態によって、２値情報を記憶,保持する容量素
子と、上記容量素子の第１の電極にソース,ドレインの
内の一方が接続されるトランジスタとを備える複数の本
体メモリセルおよびダミーメモリセルが行方向および列
方向に複数配置される強誘電体メモリ装置において、上
記トランジスタのゲートに接続されるワード線と、上記
トランジスタのソース,ドレインの内の他方に接続され
ると共に、センスアンプの一方の入力に結合されるビッ
ト線と、上記トランジスタのソース,ドレインの内の他
方に接続されると共に、上記センスアンプの他方の入力
に結合されるビット線バーと、上記ビット線に接続され
る上記本体メモリセルが結合される第１のプレート線
と、上記ビット線バーに接続される上記本体メモリセル
が結合される第２のプレート線と、上記ダミーメモリセ
ルが結合される第３のプレート線と、上記第１のプレー
ト線と上記ビット線バーとを接続する第１のスイッチ手
段と、上記第２のプレート線と上記ビット線とを接続す
る第２のスイッチ手段とを備え、上記第３のプレート線
を常に接地電位に固定し、上記第１および第２のスイッ
チ手段を導通させることによって、上記第１のプレート
線に上記ビット線バーの電圧を転送し、上記第２のプレ
ート線に上記ビット線の電圧を転送することによって、
書き込み,および再書き込みを行うことを特徴としてい
る。
対向する２つの電極で挟んで形成され、上記強誘電体膜
の分極状態によって、２値情報を記憶,保持する容量素
子と、上記容量素子の第１の電極にソース,ドレインの
内の一方が接続されるトランジスタとを備える複数の本
体メモリセルおよびダミーメモリセルが行方向および列
方向に複数配置される強誘電体メモリ装置において、上
記トランジスタのゲートに接続されるワード線と、上記
トランジスタのソース,ドレインの内の他方に接続され
ると共に、センスアンプの一方の入力に結合されるビッ
ト線と、上記トランジスタのソース,ドレインの内の他
方に接続されると共に、上記センスアンプの他方の入力
に結合されるビット線バーと、上記ビット線に接続され
る上記本体メモリセルが結合される第１のプレート線
と、上記ビット線バーに接続される上記本体メモリセル
が結合される第２のプレート線と、上記ダミーメモリセ
ルが結合される第３のプレート線と、上記第１のプレー
ト線と上記ビット線バーとを接続する第１のスイッチ手
段と、上記第２のプレート線と上記ビット線とを接続す
る第２のスイッチ手段とを備え、上記第３のプレート線
を常に接地電位に固定し、上記第１および第２のスイッ
チ手段を導通させることによって、上記第１のプレート
線に上記ビット線バーの電圧を転送し、上記第２のプレ
ート線に上記ビット線の電圧を転送することによって、
書き込み,および再書き込みを行うことを特徴としてい
る。
【００３７】上記請求項８および９の発明によれば、選
択される本体メモリセルがビット線に接続されるかビッ
ト線バーに接続されるかにかかわらず、ビット線バーの
電圧を第１のプレート線に転送し、ビット線の電圧を第
２のプレート線に転送するので、請求項６および請求項
７の発明に比べて制御を簡略化できる。
択される本体メモリセルがビット線に接続されるかビッ
ト線バーに接続されるかにかかわらず、ビット線バーの
電圧を第１のプレート線に転送し、ビット線の電圧を第
２のプレート線に転送するので、請求項６および請求項
７の発明に比べて制御を簡略化できる。
【００３８】また、請求項１０の発明は、請求項６乃至
９のいずれか１つに記載の強誘電体メモリ装置におい
て、第１のプレート線に接続されるメモリセルの数と第
２のプレート線に接続されるメモリセルの数とが等しい
ことを特徴としている。
９のいずれか１つに記載の強誘電体メモリ装置におい
て、第１のプレート線に接続されるメモリセルの数と第
２のプレート線に接続されるメモリセルの数とが等しい
ことを特徴としている。
【００３９】この請求項１０の発明によれば、第１のプ
レート線に結合されるメモリセルの数を第２のプレート
線に結合されるメモリセルの数に等しくすることによ
り、プレート線駆動に要する平均電流を最小化できる。
レート線に結合されるメモリセルの数を第２のプレート
線に結合されるメモリセルの数に等しくすることによ
り、プレート線駆動に要する平均電流を最小化できる。
【００４０】また、請求項１１の発明は、請求項６乃至
９のいずれか１つに記載の強誘電体メモリ装置におい
て、スタンバイ状態,および読み出し状態において、上
記第１および第２のプレート線を所定の電位に固定する
ことを特徴としている。
９のいずれか１つに記載の強誘電体メモリ装置におい
て、スタンバイ状態,および読み出し状態において、上
記第１および第２のプレート線を所定の電位に固定する
ことを特徴としている。
【００４１】この請求項１１の発明によれば、プレート
線を所定電位に固定するから、第１従来例のような読み
出し毎にセルプレート線を駆動する方法に比べて、読み
出し動作を高速化できる。
線を所定電位に固定するから、第１従来例のような読み
出し毎にセルプレート線を駆動する方法に比べて、読み
出し動作を高速化できる。
【００４２】また、請求項１２の発明は、請求項６乃至
９のいずれか１つに記載の強誘電体メモリ装置におい
て、メモリセルの非選択状態において、上記ビット線お
よび上記ビット線バーを一定電圧に保つことを特徴とし
ている。
９のいずれか１つに記載の強誘電体メモリ装置におい
て、メモリセルの非選択状態において、上記ビット線お
よび上記ビット線バーを一定電圧に保つことを特徴とし
ている。
【００４３】この請求項１２の発明によれば、第２従来
例と異なり、読み出し動作開始の前にビット線の電圧レ
ベルを変化させる必要がなくなるから、分極情報をビッ
ト線に高速に読み出すことができる。
例と異なり、読み出し動作開始の前にビット線の電圧レ
ベルを変化させる必要がなくなるから、分極情報をビッ
ト線に高速に読み出すことができる。
【００４４】また、請求項１３の発明は、請求項６乃至
９のいずれか１つに記載の強誘電体メモリ装置におい
て、スタンバイ時において、上記第１および第２のプレ
ート線を接地電位に固定することを特徴としている。
９のいずれか１つに記載の強誘電体メモリ装置におい
て、スタンバイ時において、上記第１および第２のプレ
ート線を接地電位に固定することを特徴としている。
【００４５】この請求項１３の発明によれば、スタンバ
イ時において、上記プレート線を接地電位に固定するの
で、第２従来例のようにメモリセルの蓄積ノードから基
板等へのリークによってメモリセルのキャパシタの強誘
電体膜の自発分極が反転してしまう問題を解消できる。
イ時において、上記プレート線を接地電位に固定するの
で、第２従来例のようにメモリセルの蓄積ノードから基
板等へのリークによってメモリセルのキャパシタの強誘
電体膜の自発分極が反転してしまう問題を解消できる。
【００４６】また、請求項１４の発明は、請求項６乃至
９のいずれか１つに記載の強誘電体メモリ装置におい
て、書き込みまたは再書き込みの後、ワード線およびダ
ミーワード線をアクティブ状態にしたまま上記ビット
線,上記ビット線バー,上記第１および第２のプレート線
を接地電位にプリチャージすることを特徴としている。
９のいずれか１つに記載の強誘電体メモリ装置におい
て、書き込みまたは再書き込みの後、ワード線およびダ
ミーワード線をアクティブ状態にしたまま上記ビット
線,上記ビット線バー,上記第１および第２のプレート線
を接地電位にプリチャージすることを特徴としている。
【００４７】この請求項１４の発明によれば、メモリセ
ルキャパシタ両端に印加される電圧をゼロにして書き込
みまたは再書き込みを終了するので、次のサイクルでビ
ット線に読み出される電圧を精度良く発生でき、確実な
動作が可能となる。
ルキャパシタ両端に印加される電圧をゼロにして書き込
みまたは再書き込みを終了するので、次のサイクルでビ
ット線に読み出される電圧を精度良く発生でき、確実な
動作が可能となる。
【００４８】
【発明の実施の形態】以下、この発明を図示の実施の形
態に基づいて詳細に説明する。
態に基づいて詳細に説明する。
【００４９】〔第１の実施の形態〕図１は、この発明の
強誘電体メモリ装置の第１の実施の形態の回路構成図で
ある。図１において、従来の半導体メモリ装置の回路構
成図を示す図４と同一部分は同一の番号を付けている。
図２は図１の半導体メモリ装置の動作タイミング図であ
る。この発明の強誘電体メモリ装置内の本体メモリセル
キャパシタおよびダミーメモリセルキャパシタで使用す
る強誘電体のヒステリシス特性は、それぞれ図６および
図７に示された従来の半導体メモリ装置内のメモリセル
キャパシタで使用する強誘電体のヒステリシス特性と同
様である。
強誘電体メモリ装置の第１の実施の形態の回路構成図で
ある。図１において、従来の半導体メモリ装置の回路構
成図を示す図４と同一部分は同一の番号を付けている。
図２は図１の半導体メモリ装置の動作タイミング図であ
る。この発明の強誘電体メモリ装置内の本体メモリセル
キャパシタおよびダミーメモリセルキャパシタで使用す
る強誘電体のヒステリシス特性は、それぞれ図６および
図７に示された従来の半導体メモリ装置内のメモリセル
キャパシタで使用する強誘電体のヒステリシス特性と同
様である。
【００５０】なお、以下の説明では１トランジスタ１キ
ャパシタ型メモリセルを用いたオープンビット線方式に
より、ビット線バー２８にダミーセルが接続される場合
を実施形態として説明したが、本発明はこれに限定され
るものではない。より一般的には、選択される本体メモ
リセルに接続されるビット線以外に、このビット線電位
との電位差をセンスアンプによって増幅するためのリフ
ァレンスレベルを発生する手段が接続されるもう一つの
ビット線がセンスアンプに結合している構成であれば適
用できる。また、本体メモリセルキャパシタおよびダミ
ーメモリセルキャパシタの強誘電体のヒステリシス特性
として、従来と同様の図６および図７を用いるが、本発
明はこれに限定されるものではない。
ャパシタ型メモリセルを用いたオープンビット線方式に
より、ビット線バー２８にダミーセルが接続される場合
を実施形態として説明したが、本発明はこれに限定され
るものではない。より一般的には、選択される本体メモ
リセルに接続されるビット線以外に、このビット線電位
との電位差をセンスアンプによって増幅するためのリフ
ァレンスレベルを発生する手段が接続されるもう一つの
ビット線がセンスアンプに結合している構成であれば適
用できる。また、本体メモリセルキャパシタおよびダミ
ーメモリセルキャパシタの強誘電体のヒステリシス特性
として、従来と同様の図６および図７を用いるが、本発
明はこれに限定されるものではない。
【００５１】図１に示す本発明の第１実施形態の半導体
メモリ装置の回路構成において、センスアンプ３０にビ
ット線２６,ビット線バー２８が接続されている。ビッ
ト線２６には本体メモリセル２０ａ,２０ｂ,２０ｃおよ
びダミーメモリセル４６が接続され、ビット線バー２８
には、本体メモリセル２０ｄ,２０ｅおよびダミーメモ
リセル３６が接続されている。本体メモリセル２０ａは
ＭＯＳトランジスタ２４と本体メモリセルキャパシタ２
２で構成されている。本体メモリセルキャパシタ２２
は、強誘電体膜を２つの電極で挟んで形成されている。
ＭＯＳトランジスタ２４のゲートはワード線３２に接続
され、ドレインはビット線２６に接続され、ソースは本
体メモリセルキャパシタ２２の第１の電極に接続されて
いる。本体メモリセルキャパシタ２２の第２の電極はセ
ルプレート線３５(電位ＰＬ１)に接続されている。同様
に、ダミーメモリセル３６はＭＯＳトランジスタ３８と
ダミーメモリセルキャパシタ４０で構成されている。ダ
ミーメモリセルキャパシタ４０は、同様に、強誘電体膜
を２つの電極で挟んで形成されている。ＭＯＳトランジ
スタ３８のゲートはダミーワード線４２に接続され、ド
レインはビット線バー２８に接続され、ソースはダミー
メモリセルキャパシタ４０の第１の電極に接続されてい
る。ダミーメモリセルキャパシタ４０の第２の電極はセ
ルプレート線４５(電位ＰＬ２)に接続されている。セン
スアンプ３０はセンス信号ＳＥによって活性化される。
メモリ装置の回路構成において、センスアンプ３０にビ
ット線２６,ビット線バー２８が接続されている。ビッ
ト線２６には本体メモリセル２０ａ,２０ｂ,２０ｃおよ
びダミーメモリセル４６が接続され、ビット線バー２８
には、本体メモリセル２０ｄ,２０ｅおよびダミーメモ
リセル３６が接続されている。本体メモリセル２０ａは
ＭＯＳトランジスタ２４と本体メモリセルキャパシタ２
２で構成されている。本体メモリセルキャパシタ２２
は、強誘電体膜を２つの電極で挟んで形成されている。
ＭＯＳトランジスタ２４のゲートはワード線３２に接続
され、ドレインはビット線２６に接続され、ソースは本
体メモリセルキャパシタ２２の第１の電極に接続されて
いる。本体メモリセルキャパシタ２２の第２の電極はセ
ルプレート線３５(電位ＰＬ１)に接続されている。同様
に、ダミーメモリセル３６はＭＯＳトランジスタ３８と
ダミーメモリセルキャパシタ４０で構成されている。ダ
ミーメモリセルキャパシタ４０は、同様に、強誘電体膜
を２つの電極で挟んで形成されている。ＭＯＳトランジ
スタ３８のゲートはダミーワード線４２に接続され、ド
レインはビット線バー２８に接続され、ソースはダミー
メモリセルキャパシタ４０の第１の電極に接続されてい
る。ダミーメモリセルキャパシタ４０の第２の電極はセ
ルプレート線４５(電位ＰＬ２)に接続されている。セン
スアンプ３０はセンス信号ＳＥによって活性化される。
【００５２】ビット線２６とセルプレート線４５とは、
ＰチャネルＭＯＳトランジスタ５２によって接続制御さ
れ、それぞれＭＯＳトランジスタ５２のドレインとソー
スに接続されている。ＭＯＳトランジスタ５２のゲート
には制御信号Ｓ１が入力される。また、ビット線バー２
８とセルプレート線３５とは、ＰチャネルＭＯＳトラン
ジスタ５４によって接続制御され、それぞれＭＯＳトラ
ンジスタ５４のドレインとソースに接続されている。Ｍ
ＯＳトランジスタ５４のゲートには制御信号Ｓ２が入力
される。
ＰチャネルＭＯＳトランジスタ５２によって接続制御さ
れ、それぞれＭＯＳトランジスタ５２のドレインとソー
スに接続されている。ＭＯＳトランジスタ５２のゲート
には制御信号Ｓ１が入力される。また、ビット線バー２
８とセルプレート線３５とは、ＰチャネルＭＯＳトラン
ジスタ５４によって接続制御され、それぞれＭＯＳトラ
ンジスタ５４のドレインとソースに接続されている。Ｍ
ＯＳトランジスタ５４のゲートには制御信号Ｓ２が入力
される。
【００５３】ビット線２６には、ＰチャネルＭＯＳトラ
ンジスタ５６およびＮチャネルＭＯＳトランジスタ５８
のドレインが接続され、ビット線バー２８にはＰチャネ
ルＭＯＳトランジスタ６４およびＮチャネルＭＯＳトラ
ンジスタ６６のドレインが接続される。ＭＯＳトランジ
スタ５６および６４のソースは共に電源(電位Ｖｃｃ)に
接続され、それぞれのゲートにはビット線プリチャージ
信号バー/ＢＬＰが入力される。一方、ＭＯＳトランジ
スタ５８および６６のソースは共に接地(電位ＧＮＤ)に
接続され、それぞれのゲートにはビット線イニシャライ
ズ信号ＢＬＥが入力される。
ンジスタ５６およびＮチャネルＭＯＳトランジスタ５８
のドレインが接続され、ビット線バー２８にはＰチャネ
ルＭＯＳトランジスタ６４およびＮチャネルＭＯＳトラ
ンジスタ６６のドレインが接続される。ＭＯＳトランジ
スタ５６および６４のソースは共に電源(電位Ｖｃｃ)に
接続され、それぞれのゲートにはビット線プリチャージ
信号バー/ＢＬＰが入力される。一方、ＭＯＳトランジ
スタ５８および６６のソースは共に接地(電位ＧＮＤ)に
接続され、それぞれのゲートにはビット線イニシャライ
ズ信号ＢＬＥが入力される。
【００５４】ビット線２６とビット線バー２８との間に
はＰチャネルＭＯＳトランジスタ６９が挿入されてい
る。ＰチャネルＭＯＳトランジスタ６９のドレインとソ
ースの一方にはビット線２６が接続され、他方にはビッ
ト線バー２８が接続されている。このＰチャネルＭＯＳ
トランジスタ６９のゲートにはビット線プリチャージ信
号バー/ＢＬＰが入力される。
はＰチャネルＭＯＳトランジスタ６９が挿入されてい
る。ＰチャネルＭＯＳトランジスタ６９のドレインとソ
ースの一方にはビット線２６が接続され、他方にはビッ
ト線バー２８が接続されている。このＰチャネルＭＯＳ
トランジスタ６９のゲートにはビット線プリチャージ信
号バー/ＢＬＰが入力される。
【００５５】そして、セルプレート線３５と４５には、
それぞれＮチャネルＭＯＳトランジスタ６２と６８のド
レインが接続されている。このＭＯＳトランジスタ６２
および６８のソースは共に接地電位(ＧＮＤ)に接続さ
れ、それぞれのゲートにはプレート線プリチャージ信号
ＰＬＥ１およびＰＬＥ２が入力される。
それぞれＮチャネルＭＯＳトランジスタ６２と６８のド
レインが接続されている。このＭＯＳトランジスタ６２
および６８のソースは共に接地電位(ＧＮＤ)に接続さ
れ、それぞれのゲートにはプレート線プリチャージ信号
ＰＬＥ１およびＰＬＥ２が入力される。
【００５６】次に、この発明の強誘電体メモリ装置の第
１実施形態をなす不揮発半導体記憶装置での回路の動作
について、図２の動作タイミング図を参照しながら説明
する。前述したように、本体メモリセルキャパシタ２２
は、メモリセル２０ａのデータが“１”である場合には
図６の点Ｂの状態で、メモリセルのデータが“０”であ
る場合には、図６の点Ｅの状態である。また、ダミーメ
モリセルキャパシタ３６の初期状態を、図７の点Ｈの状
態とする。ここで本体メモリセル２０ａのデータを読み
出すために、初期状態として、ビット線２６およびビッ
ト線バー２８を“Ｈ”レベル(電源電圧:Ｖｃｃ)にプリ
チャージし、イコライズしておく。そのために、ビット
線プリチャージ信号バー/ＢＬＰおよびビット線イニシ
ャライズ信号ＢＬＥを共に“Ｌ”レベルにしておく。ワ
ード線３２,ダミーワード線４２,セルプレート線３５お
よびセルプレート線４５の各々の論理電圧を“Ｌ”(接
地電圧:ＧＮＤ)とする。そのために、プレート線プリチ
ャージ信号ＰＬＥ１およびＰＬＥ２は共に“Ｈ”レベル
にしておく。その後、ビット線プリチャージ信号バー/
ＢＬＰを“Ｈ”レベルにして、ビット線２６およびビッ
ト線バー２８をフローティング状態とする。
１実施形態をなす不揮発半導体記憶装置での回路の動作
について、図２の動作タイミング図を参照しながら説明
する。前述したように、本体メモリセルキャパシタ２２
は、メモリセル２０ａのデータが“１”である場合には
図６の点Ｂの状態で、メモリセルのデータが“０”であ
る場合には、図６の点Ｅの状態である。また、ダミーメ
モリセルキャパシタ３６の初期状態を、図７の点Ｈの状
態とする。ここで本体メモリセル２０ａのデータを読み
出すために、初期状態として、ビット線２６およびビッ
ト線バー２８を“Ｈ”レベル(電源電圧:Ｖｃｃ)にプリ
チャージし、イコライズしておく。そのために、ビット
線プリチャージ信号バー/ＢＬＰおよびビット線イニシ
ャライズ信号ＢＬＥを共に“Ｌ”レベルにしておく。ワ
ード線３２,ダミーワード線４２,セルプレート線３５お
よびセルプレート線４５の各々の論理電圧を“Ｌ”(接
地電圧:ＧＮＤ)とする。そのために、プレート線プリチ
ャージ信号ＰＬＥ１およびＰＬＥ２は共に“Ｈ”レベル
にしておく。その後、ビット線プリチャージ信号バー/
ＢＬＰを“Ｈ”レベルにして、ビット線２６およびビッ
ト線バー２８をフローティング状態とする。
【００５７】次に、図２に示すように、ワード線３２の
電位ＷＬおよびダミーワード線４２の電位ＤＷＬをすべ
て論理電圧“Ｈ”とする。ここでワード線３２およびダ
ミーワード線４２の論理電圧“Ｈ”は、電源電圧Ｖｃｃ
を昇圧した電圧Ｖｐｐである。これによって、本体メモ
リセル２０ａのＭＯＳトランジスタ２４およびダミーメ
モリセル３６のＭＯＳトランジスタ３８がオンし、本体
メモリセルキャパシタ２２がビット線２６に接続され、
ダミーメモリセルキャパシタ４０がビット線バー２８に
接続される。ここで、ビット線２６およびビット線バー
２８の配線容量が大きいので、ビット線の電圧はほとん
ど変化せず、本体メモリセルキャパシタ２２およびダミ
ーメモリセルキャパシタ４０にはほぼ電源電圧Ｖｃｃが
かかる。このとき、本体メモリセル２０ａのデータが
“１”であれば、図６の点Ｂの状態から点Ａの状態にな
り、点Ｂの状態と点Ａの状態における電荷量の差Ｑ０が
ビット線２６の電圧変化として読み出される。一方、本
体メモリセル２０ａのデータが“０”であれば、図６の
点Ｅの状態から点Ａの状態に移行し、点Ｅの状態と点Ａ
の状態における電荷量の差Ｑ１がビット線２６の電圧変
化として読み出される。このとき、ダミーメモリセル３
６は、図７の点Ｈの状態から点Ｇの状態になり、点Ｈの
状態と点Ｇの状態の電荷の差Ｑｄがビット線バー２８の
電圧変化として読み出される。ここで、Ｑ１＞Ｑｄ＞Ｑ
０であるので、ビット線２６に読み出される電圧はこの
順に小さくなる。
電位ＷＬおよびダミーワード線４２の電位ＤＷＬをすべ
て論理電圧“Ｈ”とする。ここでワード線３２およびダ
ミーワード線４２の論理電圧“Ｈ”は、電源電圧Ｖｃｃ
を昇圧した電圧Ｖｐｐである。これによって、本体メモ
リセル２０ａのＭＯＳトランジスタ２４およびダミーメ
モリセル３６のＭＯＳトランジスタ３８がオンし、本体
メモリセルキャパシタ２２がビット線２６に接続され、
ダミーメモリセルキャパシタ４０がビット線バー２８に
接続される。ここで、ビット線２６およびビット線バー
２８の配線容量が大きいので、ビット線の電圧はほとん
ど変化せず、本体メモリセルキャパシタ２２およびダミ
ーメモリセルキャパシタ４０にはほぼ電源電圧Ｖｃｃが
かかる。このとき、本体メモリセル２０ａのデータが
“１”であれば、図６の点Ｂの状態から点Ａの状態にな
り、点Ｂの状態と点Ａの状態における電荷量の差Ｑ０が
ビット線２６の電圧変化として読み出される。一方、本
体メモリセル２０ａのデータが“０”であれば、図６の
点Ｅの状態から点Ａの状態に移行し、点Ｅの状態と点Ａ
の状態における電荷量の差Ｑ１がビット線２６の電圧変
化として読み出される。このとき、ダミーメモリセル３
６は、図７の点Ｈの状態から点Ｇの状態になり、点Ｈの
状態と点Ｇの状態の電荷の差Ｑｄがビット線バー２８の
電圧変化として読み出される。ここで、Ｑ１＞Ｑｄ＞Ｑ
０であるので、ビット線２６に読み出される電圧はこの
順に小さくなる。
【００５８】次に、センスアンプ３０のセンス信号ＳＥ
を論理電圧“Ｈ”にする。すると、ビット線２６に読み
出された本体メモリセル２０ａからの電圧とビット線２
８に読み出されたダミーメモリセル３６からの電圧との
差が、センスアンプ３０で増幅される。
を論理電圧“Ｈ”にする。すると、ビット線２６に読み
出された本体メモリセル２０ａからの電圧とビット線２
８に読み出されたダミーメモリセル３６からの電圧との
差が、センスアンプ３０で増幅される。
【００５９】ここで、本体メモリセル２０ａのデータが
“１”であれば、ビット線２６に読み出される電圧がビ
ット線バー２８に読み出される電圧より大きいので、ビ
ット線２６は電源電圧(Ｖｃｃ)方向に上昇し、本体メモ
リセル２０ａはさらに点Ａの状態に近づいていく。そし
て、ビット線バー２８は接地電圧(ＧＮＤ)方向に下降
し、ダミーメモリセル３６は点Ｇの状態から点Ｈの方向
に再び戻っていく。
“１”であれば、ビット線２６に読み出される電圧がビ
ット線バー２８に読み出される電圧より大きいので、ビ
ット線２６は電源電圧(Ｖｃｃ)方向に上昇し、本体メモ
リセル２０ａはさらに点Ａの状態に近づいていく。そし
て、ビット線バー２８は接地電圧(ＧＮＤ)方向に下降
し、ダミーメモリセル３６は点Ｇの状態から点Ｈの方向
に再び戻っていく。
【００６０】一方、本体メモリセル２０ａのデータが
“０”であれば、ビット線２６に読み出される電圧がビ
ット線バー２８に読み出される電圧より小さいので、ビ
ット線２６の電位は下降し、本体メモリセル２０ａは点
Ａの状態から点Ｂの状態に移行する。また、ビット線バ
ー２８の電位は上昇し、ダミーメモリセル３６はさらに
点Ｇの状態に近づいていく。ここで、従来通り、カラム
選択スイッチ(不図示)を導通させ、ビット線とデータ線
を接続することによって、データをデータ線に転送する
ことができる。なお、この時点において第１の従来例の
ようにセルプレート線３５をパルス駆動していないの
で、セルプレート線駆動によってビット線への高速読み
出しが妨げられるという問題を解消できる。
“０”であれば、ビット線２６に読み出される電圧がビ
ット線バー２８に読み出される電圧より小さいので、ビ
ット線２６の電位は下降し、本体メモリセル２０ａは点
Ａの状態から点Ｂの状態に移行する。また、ビット線バ
ー２８の電位は上昇し、ダミーメモリセル３６はさらに
点Ｇの状態に近づいていく。ここで、従来通り、カラム
選択スイッチ(不図示)を導通させ、ビット線とデータ線
を接続することによって、データをデータ線に転送する
ことができる。なお、この時点において第１の従来例の
ようにセルプレート線３５をパルス駆動していないの
で、セルプレート線駆動によってビット線への高速読み
出しが妨げられるという問題を解消できる。
【００６１】次に、図２に示すように、セルプレート制
御信号ＰＬＥ１を“Ｌ”レベルにして、セルプレート線
３５をフローティング状態にする。その後、制御信号Ｓ
２を“Ｌ”レベルにして、ビット線バー２８とセルプレ
ート線３５とを電気的に接続する。これによって、本体
メモリセル２０ａのデータが“１”の場合には、セルプ
レート線３５の電位ＰＬ１は接地電圧(ＧＮＤ)のままと
なり、本体メモリセル２０ａは点Ａの状態を維持する。
また、本体メモリセル２０ａのデータが“０”の場合に
は、セルプレート線３５の電位ＰＬ１は、電源電圧(Ｖ
ｃｃ)に上昇し、本体メモリセル２０ａは点Ｂの状態か
ら点Ｄの状態に移行する。このとき、制御信号Ｓ１は
“Ｈ”レベルで、セルプレート制御信号ＰＬＥ２は
“Ｈ”レベルであるので、セルプレート線４５の電位Ｐ
Ｌ２は接地電圧(ＧＮＤ)のままとなり、ダミーメモリセ
ル３６の状態は保持される。
御信号ＰＬＥ１を“Ｌ”レベルにして、セルプレート線
３５をフローティング状態にする。その後、制御信号Ｓ
２を“Ｌ”レベルにして、ビット線バー２８とセルプレ
ート線３５とを電気的に接続する。これによって、本体
メモリセル２０ａのデータが“１”の場合には、セルプ
レート線３５の電位ＰＬ１は接地電圧(ＧＮＤ)のままと
なり、本体メモリセル２０ａは点Ａの状態を維持する。
また、本体メモリセル２０ａのデータが“０”の場合に
は、セルプレート線３５の電位ＰＬ１は、電源電圧(Ｖ
ｃｃ)に上昇し、本体メモリセル２０ａは点Ｂの状態か
ら点Ｄの状態に移行する。このとき、制御信号Ｓ１は
“Ｈ”レベルで、セルプレート制御信号ＰＬＥ２は
“Ｈ”レベルであるので、セルプレート線４５の電位Ｐ
Ｌ２は接地電圧(ＧＮＤ)のままとなり、ダミーメモリセ
ル３６の状態は保持される。
【００６２】次に、制御信号Ｓ２を“Ｈ”レベルにし
て、ビット線バー２８とセルプレート線３５との電気的
接続を切った後、センスアンプ３０のセンス信号ＳＥを
論理電圧“Ｌ”にし、ビット線イニシャライズ信号ＢＬ
Ｅを“Ｈ”レベルにし、プレート制御信号ＰＬＥ１を
“Ｈ”レベルにして、ビット線２６,ビット線バー２８
およびセルプレート線３５をすべて接地電圧(ＧＮＤ)に
する。これにより、本体メモリセル２０ａのキャパシタ
２２およびダミーメモリセル３６のキャパシタ４０の電
極両端に印加される電圧をゼロにする。これによって、
本体メモリセル２０ａのデータが“１”の場合には、本
体メモリセル２０ａは点Ｂの状態に戻り、データ“１”
が再書き込みされる。本体メモリセル２０ａのデータが
“０”の場合には、本体メモリセル２０ａは点Ｅの状態
に戻り、データ“０”が再書き込みされる。ダミーメモ
リセル３６は点Ｈの状態となり、元の状態に戻る。これ
で、本体メモリセルキャパシタ２２およびダミーメモリ
セルキャパシタ４０共に、初期状態が再書き込みされた
ことになる。また、メモリセルキャパシタ２２,４０の
両端に印加される電圧をゼロにして、書き込みまたは再
書き込みを終了するので、次のサイクルでビット線に読
み出される電圧が精度よく発生され、確実な動作が可能
となる。
て、ビット線バー２８とセルプレート線３５との電気的
接続を切った後、センスアンプ３０のセンス信号ＳＥを
論理電圧“Ｌ”にし、ビット線イニシャライズ信号ＢＬ
Ｅを“Ｈ”レベルにし、プレート制御信号ＰＬＥ１を
“Ｈ”レベルにして、ビット線２６,ビット線バー２８
およびセルプレート線３５をすべて接地電圧(ＧＮＤ)に
する。これにより、本体メモリセル２０ａのキャパシタ
２２およびダミーメモリセル３６のキャパシタ４０の電
極両端に印加される電圧をゼロにする。これによって、
本体メモリセル２０ａのデータが“１”の場合には、本
体メモリセル２０ａは点Ｂの状態に戻り、データ“１”
が再書き込みされる。本体メモリセル２０ａのデータが
“０”の場合には、本体メモリセル２０ａは点Ｅの状態
に戻り、データ“０”が再書き込みされる。ダミーメモ
リセル３６は点Ｈの状態となり、元の状態に戻る。これ
で、本体メモリセルキャパシタ２２およびダミーメモリ
セルキャパシタ４０共に、初期状態が再書き込みされた
ことになる。また、メモリセルキャパシタ２２,４０の
両端に印加される電圧をゼロにして、書き込みまたは再
書き込みを終了するので、次のサイクルでビット線に読
み出される電圧が精度よく発生され、確実な動作が可能
となる。
【００６３】最後に、ワード線３２，ダミーワード線４
２の電圧を共に接地電圧(ＧＮＤ)とすることによって、
本体メモリセルキャパシタ２２およびダミーメモリセル
キャパシタ４０には電界がかからなくなり、キャパシタ
２２,４０の分極が保持される。この後、ビット線プリ
チャージ信号バー/ＢＬＰおよびビット線イニシャライ
ズ信号ＢＬＥを“Ｌ”レベルにして、次のアクセス動作
に備えて、ビット線２６およびビット線バー２８を
“Ｈ”レベルにしておく。
２の電圧を共に接地電圧(ＧＮＤ)とすることによって、
本体メモリセルキャパシタ２２およびダミーメモリセル
キャパシタ４０には電界がかからなくなり、キャパシタ
２２,４０の分極が保持される。この後、ビット線プリ
チャージ信号バー/ＢＬＰおよびビット線イニシャライ
ズ信号ＢＬＥを“Ｌ”レベルにして、次のアクセス動作
に備えて、ビット線２６およびビット線バー２８を
“Ｈ”レベルにしておく。
【００６４】なお、ここで、セルプレート線３５および
４５は、制御信号Ｓ１またはＳ２によって接続される対
応するビット線２６またはビット線バー２８がセンスア
ンプ３０によって“Ｈ”レベルに増幅された場合にの
み、“Ｈ”レベルに駆動され、それ以外の場合には
“Ｌ”レベルに保持される。したがって、第１従来例の
ように、アクセス毎にセルプレート線の電位が変化する
場合が少なくなるので、駆動電流が従来に比べて少なく
なる。また、スタンバイ時、セルプレート線３５および
４５は、“Ｌ”レベルに保持されるので、第２従来例の
ようにメモリセルの蓄積ノードからの基板等へのリーク
によりメモリセルのキャパシタの強誘電体膜の自発分極
が反転してしまう問題がなくなる。
４５は、制御信号Ｓ１またはＳ２によって接続される対
応するビット線２６またはビット線バー２８がセンスア
ンプ３０によって“Ｈ”レベルに増幅された場合にの
み、“Ｈ”レベルに駆動され、それ以外の場合には
“Ｌ”レベルに保持される。したがって、第１従来例の
ように、アクセス毎にセルプレート線の電位が変化する
場合が少なくなるので、駆動電流が従来に比べて少なく
なる。また、スタンバイ時、セルプレート線３５および
４５は、“Ｌ”レベルに保持されるので、第２従来例の
ようにメモリセルの蓄積ノードからの基板等へのリーク
によりメモリセルのキャパシタの強誘電体膜の自発分極
が反転してしまう問題がなくなる。
【００６５】尚、ビット線バー２８に接続されるメモリ
セル２０ｄ,２０ｅを書き込みまたは再書き込みする際
は、ＭＯＳトランジスタ５２をオンさせ、ＭＯＳトラン
ジスタ５４をオフさせる。
セル２０ｄ,２０ｅを書き込みまたは再書き込みする際
は、ＭＯＳトランジスタ５２をオンさせ、ＭＯＳトラン
ジスタ５４をオフさせる。
【００６６】また、書き込みまたは再書き込み時に、Ｍ
ＯＳトランジスタ５２とＭＯＳトランジスタ５４を共に
オンさせてもよい。この場合には、制御の簡略化を図れ
る。
ＯＳトランジスタ５２とＭＯＳトランジスタ５４を共に
オンさせてもよい。この場合には、制御の簡略化を図れ
る。
【００６７】〔第２の実施の形態〕次に、図３に、この
発明の強誘電体メモリ装置の第２実施形態を示す。この
第２実施形態は、図３のように、ダミーセルプレート線
４４を常時接地電位に固定しておく構成も可能である。
これによって、セルプレート線３５または４５が“Ｈ”
レベルに駆動された場合に、ダミーセルキャパシタ４０
の自発分極が反転する可能性を下げることができる。す
なわち、ダミーワード線が選択されないダミーセルキャ
パシタのプレート電極が“Ｈ”レベルになった場合、ダ
ミーセルキャパシタの蓄積ノードが“Ｈ”レベルになる
のが遅れて自発分極が反転するなどの問題が生じるのを
防ぐことができる。
発明の強誘電体メモリ装置の第２実施形態を示す。この
第２実施形態は、図３のように、ダミーセルプレート線
４４を常時接地電位に固定しておく構成も可能である。
これによって、セルプレート線３５または４５が“Ｈ”
レベルに駆動された場合に、ダミーセルキャパシタ４０
の自発分極が反転する可能性を下げることができる。す
なわち、ダミーワード線が選択されないダミーセルキャ
パシタのプレート電極が“Ｈ”レベルになった場合、ダ
ミーセルキャパシタの蓄積ノードが“Ｈ”レベルになる
のが遅れて自発分極が反転するなどの問題が生じるのを
防ぐことができる。
【００６８】尚、この第２実施形態においても、書き込
みまたは再書き込み時に、ＭＯＳトランジスタ５２とＭ
ＯＳトランジスタ５４を共にオンさせて、制御の簡略化
を図ってもよい。
みまたは再書き込み時に、ＭＯＳトランジスタ５２とＭ
ＯＳトランジスタ５４を共にオンさせて、制御の簡略化
を図ってもよい。
【００６９】なお、付け加えて言うならば、図１および
図３において、セルプレート線３５に接続されるメモリ
セルの数とセルプレート線４５に接続されるメモリセル
の数とを等しくすることにより、相乗平均の原理より、
セルプレート線３５および４５の駆動に要する平均電流
を最小にできる。すなわち、メモリセルの総数をＮ、セ
ルプレート線３５に接続されるメモリセルの数をＮ１と
すると、セルプレート線３５の駆動に要する電流は(Ｎ
１)2に比例し、セルプレート線４５の駆動に要する電流
は(Ｎ―Ｎ１)2に比例するので、セルプレート線３５お
よび４５の駆動に要する全電流は、{(Ｎ１)2＋(Ｎ−Ｎ
１)2}に比例する。そして、この{(Ｎ１)2＋(Ｎ−Ｎ
１)2}＝{２(Ｎ１−Ｎ/２)2＋Ｎ2/２}は、Ｎ１＝Ｎ/２の
ときに、最小となる。
図３において、セルプレート線３５に接続されるメモリ
セルの数とセルプレート線４５に接続されるメモリセル
の数とを等しくすることにより、相乗平均の原理より、
セルプレート線３５および４５の駆動に要する平均電流
を最小にできる。すなわち、メモリセルの総数をＮ、セ
ルプレート線３５に接続されるメモリセルの数をＮ１と
すると、セルプレート線３５の駆動に要する電流は(Ｎ
１)2に比例し、セルプレート線４５の駆動に要する電流
は(Ｎ―Ｎ１)2に比例するので、セルプレート線３５お
よび４５の駆動に要する全電流は、{(Ｎ１)2＋(Ｎ−Ｎ
１)2}に比例する。そして、この{(Ｎ１)2＋(Ｎ−Ｎ
１)2}＝{２(Ｎ１−Ｎ/２)2＋Ｎ2/２}は、Ｎ１＝Ｎ/２の
ときに、最小となる。
【００７０】
【発明の効果】以上より明らかなように、請求項１の発
明によれば、スイッチ手段で、プレート線とビット線バ
ーとを接続することによって、センスアンプによって増
幅されたビット線バーの電圧をプレート線に転送するこ
とができる。したがって、ビット線バーの電圧がプレー
ト線の電圧と異なる場合にのみプレート線を駆動するた
めの電流が流れるので、アクセス毎にセルプレート線を
駆動する第１従来例のような方法に比べて、駆動電流を
少なくすることができる。また、プレート線をセンスア
ンプによって駆動できるので、従来のようなプレート線
駆動回路が不要である。したがって、請求項１の発明に
よれば、確実で高速な動作を、低消費電力と比較的容易
な制御でもって達成できる。
明によれば、スイッチ手段で、プレート線とビット線バ
ーとを接続することによって、センスアンプによって増
幅されたビット線バーの電圧をプレート線に転送するこ
とができる。したがって、ビット線バーの電圧がプレー
ト線の電圧と異なる場合にのみプレート線を駆動するた
めの電流が流れるので、アクセス毎にセルプレート線を
駆動する第１従来例のような方法に比べて、駆動電流を
少なくすることができる。また、プレート線をセンスア
ンプによって駆動できるので、従来のようなプレート線
駆動回路が不要である。したがって、請求項１の発明に
よれば、確実で高速な動作を、低消費電力と比較的容易
な制御でもって達成できる。
【００７１】また、請求項２の発明によれば、プレート
線を所定電位に固定するので、第１従来例のように読み
出し毎にセルプレート線を駆動する方法に比べて、読み
出し動作を高速化できる。
線を所定電位に固定するので、第１従来例のように読み
出し毎にセルプレート線を駆動する方法に比べて、読み
出し動作を高速化できる。
【００７２】また、請求項３の発明によれば、第２従来
例のように読み出し動作開始の前にビット線の電圧レベ
ルを変化させる必要がなくなるので、分極情報を高速に
ビット線に読み出すことができる。
例のように読み出し動作開始の前にビット線の電圧レベ
ルを変化させる必要がなくなるので、分極情報を高速に
ビット線に読み出すことができる。
【００７３】また、請求項４の発明によれば、スタンバ
イ時において、上記プレート線を接地電位に固定するの
で、第２の従来例のようにメモリセルの蓄積ノードから
の基板等へのリークによって、メモリセルのキャパシタ
の強誘電体膜の自発分極が反転してしまう問題を解消で
きる。
イ時において、上記プレート線を接地電位に固定するの
で、第２の従来例のようにメモリセルの蓄積ノードから
の基板等へのリークによって、メモリセルのキャパシタ
の強誘電体膜の自発分極が反転してしまう問題を解消で
きる。
【００７４】また、請求項５の発明によれば、メモリセ
ルキャパシタの両端に印加される電圧をゼロにして書き
込みまたは再書き込みを終了するので、次のサイクルで
ビット線に読み出される電圧が精度良く発生され、確実
な動作が可能となる。
ルキャパシタの両端に印加される電圧をゼロにして書き
込みまたは再書き込みを終了するので、次のサイクルで
ビット線に読み出される電圧が精度良く発生され、確実
な動作が可能となる。
【００７５】また、請求項６および請求項７の発明によ
れば、ビット線に接続される本体メモリセルが選択され
た状態では、センスアンプによって増幅されたビット線
バーの電圧を第１のプレート線に転送することにより、
ビット線バーの電圧が第１のプレート線の電圧と異なる
場合にのみ第１のプレート線を駆動するための電流が流
れる。ビット線バーに接続される本体メモリセルが選択
された状態では、センスアンプによって増幅されたビッ
ト線の電圧を第２のプレート線に転送することにより、
ビット線の電圧が第２のプレート線の電圧と異なる場合
にのみ第２のプレート線を駆動するための電流が流れ
る。したがって、従来の第１例のように、アクセス毎に
セルプレート線を駆動する方法に比べて、駆動電流が少
なくなる。また、セルプレート線をセンスアンプによっ
て駆動するので、従来例のようにプレート線駆動回路が
必要なくなる。
れば、ビット線に接続される本体メモリセルが選択され
た状態では、センスアンプによって増幅されたビット線
バーの電圧を第１のプレート線に転送することにより、
ビット線バーの電圧が第１のプレート線の電圧と異なる
場合にのみ第１のプレート線を駆動するための電流が流
れる。ビット線バーに接続される本体メモリセルが選択
された状態では、センスアンプによって増幅されたビッ
ト線の電圧を第２のプレート線に転送することにより、
ビット線の電圧が第２のプレート線の電圧と異なる場合
にのみ第２のプレート線を駆動するための電流が流れ
る。したがって、従来の第１例のように、アクセス毎に
セルプレート線を駆動する方法に比べて、駆動電流が少
なくなる。また、セルプレート線をセンスアンプによっ
て駆動するので、従来例のようにプレート線駆動回路が
必要なくなる。
【００７６】また、請求項８および９の発明によれば、
選択される本体メモリセルがビット線に接続されるかビ
ット線バーに接続されるかにかかわらず、ビット線バー
の電圧を第１のプレート線に転送し、ビット線の電圧を
第２のプレート線に転送するので、請求項６および請求
項７の発明に比べて制御を簡略化できる。
選択される本体メモリセルがビット線に接続されるかビ
ット線バーに接続されるかにかかわらず、ビット線バー
の電圧を第１のプレート線に転送し、ビット線の電圧を
第２のプレート線に転送するので、請求項６および請求
項７の発明に比べて制御を簡略化できる。
【００７７】また、請求項１０の発明によれば、第１の
プレート線に結合されるメモリセルの数を第２のプレー
ト線に結合されるメモリセルの数に等しくすることによ
り、プレート線駆動に要する平均電流を最小化できる。
プレート線に結合されるメモリセルの数を第２のプレー
ト線に結合されるメモリセルの数に等しくすることによ
り、プレート線駆動に要する平均電流を最小化できる。
【００７８】また、請求項１１の発明によれば、プレー
ト線を所定電位に固定するから、第１従来例のような読
み出し毎にセルプレート線を駆動する方法に比べて、読
み出し動作を高速化できる。
ト線を所定電位に固定するから、第１従来例のような読
み出し毎にセルプレート線を駆動する方法に比べて、読
み出し動作を高速化できる。
【００７９】また、請求項１２の発明によれば、第２従
来例と異なり、読み出し動作開始の前にビット線の電圧
レベルを変化させる必要がなくなるから、分極情報をビ
ット線に高速に読み出すことができる。
来例と異なり、読み出し動作開始の前にビット線の電圧
レベルを変化させる必要がなくなるから、分極情報をビ
ット線に高速に読み出すことができる。
【００８０】また、請求項１３の発明によれば、スタン
バイ時において、上記プレート線を接地電位に固定する
ので、第２従来例のようにメモリセルの蓄積ノードから
基板等へのリークによってメモリセルのキャパシタの強
誘電体膜の自発分極が反転してしまう問題を解消でき
る。
バイ時において、上記プレート線を接地電位に固定する
ので、第２従来例のようにメモリセルの蓄積ノードから
基板等へのリークによってメモリセルのキャパシタの強
誘電体膜の自発分極が反転してしまう問題を解消でき
る。
【００８１】また、請求項１４の発明によれば、メモリ
セルキャパシタ両端に印加される電圧をゼロにして書き
込みまたは再書き込みを終了するので、次のサイクルで
ビット線に読み出される電圧を精度良く発生でき、確実
な動作が可能となる。
セルキャパシタ両端に印加される電圧をゼロにして書き
込みまたは再書き込みを終了するので、次のサイクルで
ビット線に読み出される電圧を精度良く発生でき、確実
な動作が可能となる。
【図面の簡単な説明】
【図１】 この発明の強誘電体メモリ装置の実施形態の
回路構成を示す図である。
回路構成を示す図である。
【図２】 上記強誘電体メモリ装置の実施形態の動作タ
イミングを示す図である。
イミングを示す図である。
【図３】 この発明の強誘電体メモリ装置の第２実施形
態の回路構成を示す図である。
態の回路構成を示す図である。
【図４】 従来の強誘電体メモリ装置の第１例の回路構
成を示す図である。
成を示す図である。
【図５】 上記第１従来例の強誘電体メモリ装置の動作
タイミングを示す図である。
タイミングを示す図である。
【図６】 従来の強誘電体メモリ装置で使用する本体メ
モリセルキャパシタの強誘電体のヒステリシス特性を示
す図である。
モリセルキャパシタの強誘電体のヒステリシス特性を示
す図である。
【図７】 従来の強誘電体メモリ装置で使用するダミー
メモリセルキャパシタの強誘電体のヒステリシス特性を
示す図である。
メモリセルキャパシタの強誘電体のヒステリシス特性を
示す図である。
【図８】 強誘電体メモリ装置の第２従来例の回路構成
を示す図である。
を示す図である。
【図９】 上記第２従来例の強誘電体メモリ装置の動作
タイミングを示す図である。
タイミングを示す図である。
２０ａ,２０ｂ,２０ｃ…本体メモリセル、２２…本体メ
モリセルキャパシタ、２６…ビット線、２８…ビット線
バー、３０…センスアンプ、３２…ワード線、３５,４
５…セルプレート線、３６…ダミーメモリセル、４０…
ダミーメモリセルキャパシタ、４２…ダミーワード線、
４６…ダミーメモリセル。
モリセルキャパシタ、２６…ビット線、２８…ビット線
バー、３０…センスアンプ、３２…ワード線、３５,４
５…セルプレート線、３６…ダミーメモリセル、４０…
ダミーメモリセルキャパシタ、４２…ダミーワード線、
４６…ダミーメモリセル。
Claims (14)
- 【請求項１】 強誘電体膜を相対向する２つの電極で挟
んで形成され、上記強誘電体膜の分極状態によって、２
値情報を記憶,保持する容量素子と、上記容量素子の第
１の電極にソース,ドレインの内の一方が接続されるト
ランジスタとを備える複数のメモリセルが行方向および
列方向に複数配置される強誘電体メモリ装置において、 上記トランジスタのゲートに接続されるワード線と、 上記トランジスタのソース,ドレインの内の他方に接続
されると共に、センスアンプの一方の入力に結合するビ
ット線と、 基準電圧を発生する手段が接続されると共に、上記セン
スアンプの他方の入力に結合するビット線バーと、 上記容量素子の第２の電極に接続されるプレート線と、 上記プレート線と上記ビット線バーとを接続するスイッ
チ手段とを備え、 上記ワード線をアクティブにして上記メモリセルを選択
した状態において、上記スイッチ手段を導通させ、上記
プレート線に上記ビット線バーの電圧を転送することに
より、上記メモリセルに書き込み,または再書き込みを
行うことを特徴とする強誘電体メモリ装置。 - 【請求項２】 請求項１に記載の強誘電体メモリ装置に
おいて、 スタンバイ状態,およびメモリセルからのデータ読み出
し状態において、 上記プレート線を所定の電位に固定することを特徴とす
る強誘電体メモリ装置。 - 【請求項３】 請求項１に記載の強誘電体メモリ装置に
おいて、 メモリセルの非選択状態において、上記ビット線を一定
電圧に保つことを特徴とする強誘電体メモリ装置。 - 【請求項４】 請求項１に記載の強誘電体メモリ装置に
おいて、 スタンバイ時において、上記プレート線を接地電位に固
定することを特徴とする強誘電体メモリ装置。 - 【請求項５】 請求項１に記載の強誘電体メモリ装置に
おいて、 書き込みまたは再書き込みの後、ワード線をアクティブ
状態にしたまま上記ビット線および上記プレート線を接
地電位にプリチャージすることを特徴とする強誘電体メ
モリ装置。 - 【請求項６】 強誘電体膜を相対向する２つの電極で挟
んで形成され、上記強誘電体膜の分極状態によって、２
値情報を記憶,保持する容量素子と、上記容量素子の第
１の電極にソース,ドレインの内の一方が接続されるト
ランジスタとを備える複数の本体メモリセルおよびダミ
ーメモリセルが行方向および列方向に複数配置される強
誘電体メモリ装置において、 上記トランジスタのゲートに接続されるワード線と、 上記トランジスタのソース,ドレインの内の他方に接続
されるとともにセンスアンプの一方の入力に結合される
ビット線と、 上記トランジスタのソース,ドレインの内の他方に接続
されるとともにセンスアンプの他方の入力に結合される
ビット線バーと、 ビット線に接続される本体メモリセルおよびダミーメモ
リセルが結合される第１のプレート線と、 ビット線バーに接続される本体メモリセルおよびダミー
メモリセルが結合される第２のプレート線と、 上記第１のプレート線と上記ビット線バーとを接続する
第１のスイッチ手段と、 上記第２のプレート線と上記ビット線とを接続する第２
のスイッチ手段とを備え、 上記ビット線に接続される本体メモリセルが選択された
状態では、上記第１のスイッチ手段を導通させ、上記第
１のプレート線に上記ビット線バーの電圧を転送し、 上記ビット線バーに接続される本体メモリセルが選択さ
れた状態では、上記第２のスイッチ手段を導通させ、上
記第２のプレート線に上記ビット線の電圧を転送するこ
とによって、 上記本体メモリセルに書き込み,または再書き込みを行
うことを特徴とする強誘電体メモリ装置。 - 【請求項７】 強誘電体膜を相対向する２つの電極で挾
んで形成され、上記強誘電体膜の分極状態によって、２
値情報を記憶,保持する容量素子と、上記容量素子の第
１の電極にソース,ドレインの内の一方が接続されるト
ランジスタとを備える複数の本体メモリセルおよびダミ
ーメモリセルが行方向および列方向に複数配置される強
誘電体メモリ装置において、 上記トランジスタのゲートに接続されるワード線と、 上記トランジスタのソース,ドレインの内の他方に接続
されるとともにセンスアンプの一方の入力に結合される
ビット線と、 上記トランジスタのソース,ドレインの内の他方に接続
されるとともに上記センスアンプの他方の入力に結合さ
れるビット線バーと、 上記ビット線に接続される上記本体メモリセルが結合さ
れる第１のプレート線と、 上記ビット線バーに接続される上記本体メモリセルが結
合される第２のプレート線と、 上記ダミーメモリセルが結合される第３のプレート線
と、 上記第１のプレート線と上記ビット線バーとを接続する
第１のスイッチ手段と、 上記第２のプレート線と上記ビット線とを接続する第２
のスイッチ手段とを備え、 上記第３のプレート線を常に接地電位に固定し、 上記ビット線に接続される本体メモリセルが選択された
状態では、上記第１のスイッチ手段を導通させ、上記第
１のプレート線に上記ビット線バーの電圧を転送し、 上記ビット線バーに接続される本体メモリセルが選択さ
れた状態では、上記第２のスイッチ手段を導通させ、上
記第２のプレート線に上記ビット線の電圧を転送するこ
とにより、 上記本体メモリセルに書き込み,または再書き込みを行
うことを特徴とする強誘電体メモリ装置。 - 【請求項８】 強誘電体膜を相対向する２つの電極で挟
んで形成され、上記強誘電体膜の分極状態により２値情
報を記憶,保持する容量素子と、上記容量素子の第１の
電極にソース,ドレインのうちの一方が接続されるトラ
ンジスタとを備える複数の本体メモリセルおよびダミー
メモリセルが行方向および列方向に複数配置される強誘
電体メモリ装置において、 上記トランジスタのゲートに接続されるワード線と、 上記トランジスタのソース,ドレインのうち他方に接続
されるとともにセンスアンプの一方の入力に結合される
ビット線と、 上記トランジスタのソース,ドレインのうち他方に接続
されるとともにセンスアンプの他方の入力に結合される
ビット線バーと、 ビット線に接続される本体メモリセルおよびダミーメモ
リセルが結合される第１のプレート線と、 ビット線バーに接続される本体メモリセルおよびダミー
メモリセルが結合される第２のプレート線と、 上記第１のプレート線と上記ビット線バーとを接続する
第１のスイッチ手段と、 上記第２のプレート線と上記ビット線とを接続する第２
のスイッチ手段とを備え、 上記第１および第２のスイッチ手段を導通させることに
よって、上記第１のプレート線に上記ビット線バーの電
圧を転送し、上記第２のプレート線に上記ビット線の電
圧を転送することにより書き込み,および再書き込みを
行うことを特徴とする強誘電体メモリ装置。 - 【請求項９】 強誘電体膜を相対向する２つの電極で挟
んで形成され、上記強誘電体膜の分極状態によって、２
値情報を記憶,保持する容量素子と、上記容量素子の第
１の電極にソース,ドレインの内の一方が接続されるト
ランジスタとを備える複数の本体メモリセルおよびダミ
ーメモリセルが行方向および列方向に複数配置される強
誘電体メモリ装置において、 上記トランジスタのゲートに接続されるワード線と、 上記トランジスタのソース,ドレインの内の他方に接続
されると共に、センスアンプの一方の入力に結合される
ビット線と、 上記トランジスタのソース,ドレインの内の他方に接続
されると共に、上記センスアンプの他方の入力に結合さ
れるビット線バーと、 上記ビット線に接続される上記本体メモリセルが結合さ
れる第１のプレート線と、 上記ビット線バーに接続される上記本体メモリセルが結
合される第２のプレート線と、 上記ダミーメモリセルが結合される第３のプレート線
と、 上記第１のプレート線と上記ビット線バーとを接続する
第１のスイッチ手段と、 上記第２のプレート線と上記ビット線とを接続する第２
のスイッチ手段とを備え、 上記第３のプレート線を常に接地電位に固定し、 上記第１および第２のスイッチ手段を導通させることに
よって、上記第１のプレート線に上記ビット線バーの電
圧を転送し、上記第２のプレート線に上記ビット線の電
圧を転送することによって、書き込み,および再書き込
みを行うことを特徴とする強誘電体メモリ装置。 - 【請求項１０】 請求項６乃至９のいずれか１つに記載
の強誘電体メモリ装置において、 第１のプレート線に接続されるメモリセルの数と第２の
プレート線に接続されるメモリセルの数とが等しいこと
を特徴とする強誘電体メモリ装置。 - 【請求項１１】 請求項６乃至９のいずれか１つに記載
の強誘電体メモリ装置において、 スタンバイ状態,および読み出し状態において、上記第
１および第２のプレート線を所定の電位に固定すること
を特徴とする強誘電体メモリ装置。 - 【請求項１２】 請求項６乃至９のいずれか１つに記載
の強誘電体メモリ装置において、 メモリセルの非選択状態において、上記ビット線および
上記ビット線バーを一定電圧に保つことを特徴とする強
誘電体メモリ装置。 - 【請求項１３】 請求項６乃至９のいずれか１つに記載
の強誘電体メモリ装置において、 スタンバイ時において、上記第１および第２のプレート
線を接地電位に固定することを特徴とする強誘電体メモ
リ装置。 - 【請求項１４】 請求項６乃至９のいずれか１つに記載
の強誘電体メモリ装置において、 書き込みまたは再書き込みの後、ワード線およびダミー
ワード線をアクティブ状態にしたまま上記ビット線,上
記ビット線バー,上記第１および第２のプレート線を接
地電位にプリチャージすることを特徴とする強誘電体メ
モリ装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04138999A JP3604576B2 (ja) | 1999-02-19 | 1999-02-19 | 強誘電体メモリ装置 |
| US09/500,847 US6198653B1 (en) | 1999-02-19 | 2000-02-10 | Ferroelectric memory |
| DE60020624T DE60020624T2 (de) | 1999-02-19 | 2000-02-15 | Ferroelektrischer Speicher |
| EP00301147A EP1030312B1 (en) | 1999-02-19 | 2000-02-15 | Ferroelectric memory |
| KR1020000007840A KR100341621B1 (ko) | 1999-02-19 | 2000-02-18 | 강유전체메모리 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04138999A JP3604576B2 (ja) | 1999-02-19 | 1999-02-19 | 強誘電体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000243091A true JP2000243091A (ja) | 2000-09-08 |
| JP3604576B2 JP3604576B2 (ja) | 2004-12-22 |
Family
ID=12607033
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04138999A Expired - Fee Related JP3604576B2 (ja) | 1999-02-19 | 1999-02-19 | 強誘電体メモリ装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6198653B1 (ja) |
| EP (1) | EP1030312B1 (ja) |
| JP (1) | JP3604576B2 (ja) |
| KR (1) | KR100341621B1 (ja) |
| DE (1) | DE60020624T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002298576A (ja) * | 2001-03-29 | 2002-10-11 | Fujitsu Ltd | 半導体記憶装置 |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3617615B2 (ja) * | 1999-11-08 | 2005-02-09 | シャープ株式会社 | 強誘電体記憶装置 |
| JP2001319472A (ja) * | 2000-05-10 | 2001-11-16 | Toshiba Corp | 半導体記憶装置 |
| JP3606233B2 (ja) * | 2000-06-29 | 2005-01-05 | セイコーエプソン株式会社 | 半導体集積回路、その半導体集積回路を多数備えた半導体装置、及びその半導体装置を用いた電子機器 |
| US6590798B1 (en) * | 2002-05-08 | 2003-07-08 | Texas Instruments Incorporated | Apparatus and methods for imprint reduction for ferroelectric memory cell |
| US6757206B2 (en) * | 2002-09-17 | 2004-06-29 | Texas Instruments Incorporated | Sense amplifier with override write circuitry |
| JP3917604B2 (ja) * | 2004-05-17 | 2007-05-23 | 株式会社東芝 | 半導体記憶装置 |
| US7088605B2 (en) * | 2004-07-02 | 2006-08-08 | Macronix International Co., Ltd. | FeRAM memory design using ROM array architecture |
| CN114695364A (zh) * | 2020-12-28 | 2022-07-01 | 光华临港工程应用技术研发(上海)有限公司 | 一种记忆装置及制造方法 |
| CN118969040A (zh) * | 2024-06-26 | 2024-11-15 | 温州核芯智存科技有限公司 | 存储单元读写控制方法、提升存储器稳定性方法及其装置 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4873664A (en) | 1987-02-12 | 1989-10-10 | Ramtron Corporation | Self restoring ferroelectric memory |
| JPH088339B2 (ja) | 1988-10-19 | 1996-01-29 | 株式会社東芝 | 半導体メモリ |
| JP3189540B2 (ja) | 1992-12-02 | 2001-07-16 | 松下電器産業株式会社 | 半導体メモリ装置 |
| JP2953316B2 (ja) | 1994-08-12 | 1999-09-27 | 日本電気株式会社 | 不揮発性強誘電体メモリ |
| JPH0997496A (ja) * | 1995-09-29 | 1997-04-08 | Nec Corp | 強誘電体メモリ装置及びデータ読出方法 |
| KR0184507B1 (ko) * | 1996-05-16 | 1999-04-15 | 김광호 | 임프린트 보상회로를 가지는 강유전체 커패시터 반도체 메모리 장치 |
| KR100224673B1 (ko) * | 1996-12-13 | 1999-10-15 | 윤종용 | 불휘발성 강유전체 메모리장치 및 그의 구동방법 |
| JPH10270654A (ja) * | 1997-03-27 | 1998-10-09 | Toshiba Corp | 半導体記憶装置 |
| JP3487753B2 (ja) * | 1998-02-24 | 2004-01-19 | シャープ株式会社 | 半導体記憶装置 |
| JP3717097B2 (ja) * | 1998-07-29 | 2005-11-16 | 富士通株式会社 | 強誘電体メモリ |
-
1999
- 1999-02-19 JP JP04138999A patent/JP3604576B2/ja not_active Expired - Fee Related
-
2000
- 2000-02-10 US US09/500,847 patent/US6198653B1/en not_active Expired - Lifetime
- 2000-02-15 DE DE60020624T patent/DE60020624T2/de not_active Expired - Lifetime
- 2000-02-15 EP EP00301147A patent/EP1030312B1/en not_active Expired - Lifetime
- 2000-02-18 KR KR1020000007840A patent/KR100341621B1/ko not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002298576A (ja) * | 2001-03-29 | 2002-10-11 | Fujitsu Ltd | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE60020624T2 (de) | 2006-05-04 |
| KR20000058108A (ko) | 2000-09-25 |
| EP1030312A3 (en) | 2000-09-13 |
| KR100341621B1 (ko) | 2002-06-22 |
| DE60020624D1 (de) | 2005-07-14 |
| JP3604576B2 (ja) | 2004-12-22 |
| EP1030312B1 (en) | 2005-06-08 |
| US6198653B1 (en) | 2001-03-06 |
| EP1030312A2 (en) | 2000-08-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6721200B2 (en) | Dummy cell structure for 1T1C FeRAM cell array | |
| US6493251B2 (en) | Ferroelectric memory device | |
| US6574135B1 (en) | Shared sense amplifier for ferro-electric memory cell | |
| US6873536B2 (en) | Shared data buffer in FeRAM utilizing word line direction segmentation | |
| KR100290436B1 (ko) | 강유전체메모리 | |
| JPH0997496A (ja) | 強誘電体メモリ装置及びデータ読出方法 | |
| JPH08203266A (ja) | 強誘電体メモリ装置 | |
| JP2000076870A (ja) | 強誘電体キャパシタを備えた不揮発性ｄｒａｍ | |
| EP0994486B1 (en) | Semiconductor memory device | |
| US6859380B2 (en) | Ferroelectric memory and method of operating same | |
| KR100275107B1 (ko) | 강유전체메모리장치및그구동방법 | |
| JP2001067880A (ja) | 強誘電体メモリ装置およびその動作方法 | |
| JP3604576B2 (ja) | 強誘電体メモリ装置 | |
| KR100323985B1 (ko) | 반도체 기억 장치 | |
| US7203086B2 (en) | Data reading method, data writing method, and semiconductor memory device | |
| US6438020B1 (en) | Ferroelectric memory device having an internal supply voltage, which is lower than the external supply voltage, supplied to the memory cells | |
| JP3806084B2 (ja) | 強誘電体メモリ及びそのデータ読み出し方法 | |
| US6717875B2 (en) | Semiconductor memory device | |
| KR100373352B1 (ko) | 셀 저장노드의 전압다운 보상을 위한 저항을 갖는 강유전체 메모리 장치의 메모리 셀 | |
| JPH08263989A (ja) | 強誘電体記憶装置 | |
| KR100294645B1 (ko) | 강유전체기억소자 | |
| KR100318423B1 (ko) | 강유전체 메모리 장치 | |
| JP2001118384A (ja) | 強誘電体メモリ | |
| KR20000027611A (ko) | 강유전체 기억소자의 셀 구조 | |
| JPH08273372A (ja) | 強誘電体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040921 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040929 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071008 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081008 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081008 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091008 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091008 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101008 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111008 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121008 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131008 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |