JPH11162991A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH11162991A JPH11162991A JP33065297A JP33065297A JPH11162991A JP H11162991 A JPH11162991 A JP H11162991A JP 33065297 A JP33065297 A JP 33065297A JP 33065297 A JP33065297 A JP 33065297A JP H11162991 A JPH11162991 A JP H11162991A
- Authority
- JP
- Japan
- Prior art keywords
- heat treatment
- epitaxial layer
- thickness
- hydrogen heat
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 76
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 58
- 238000010438 heat treatment Methods 0.000 claims abstract description 70
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims abstract description 68
- 229910052739 hydrogen Inorganic materials 0.000 claims abstract description 68
- 239000001257 hydrogen Substances 0.000 claims abstract description 68
- 239000000758 substrate Substances 0.000 claims abstract description 56
- 238000000034 method Methods 0.000 claims abstract description 42
- 239000012535 impurity Substances 0.000 claims abstract description 23
- 238000009792 diffusion process Methods 0.000 claims description 30
- 230000007547 defect Effects 0.000 claims description 27
- 239000000356 contaminant Substances 0.000 claims description 12
- 239000013078 crystal Substances 0.000 claims description 12
- 239000010410 layer Substances 0.000 abstract description 94
- 238000005247 gettering Methods 0.000 abstract description 49
- 230000014759 maintenance of location Effects 0.000 abstract description 15
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 7
- 230000007423 decrease Effects 0.000 abstract description 6
- 238000005468 ion implantation Methods 0.000 abstract description 6
- 239000011229 interlayer Substances 0.000 abstract description 4
- 239000007787 solid Substances 0.000 abstract 1
- 239000000126 substance Substances 0.000 abstract 1
- 235000012431 wafers Nutrition 0.000 description 20
- 238000003384 imaging method Methods 0.000 description 19
- 229910001385 heavy metal Inorganic materials 0.000 description 17
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 16
- 238000005259 measurement Methods 0.000 description 15
- 229910052796 boron Inorganic materials 0.000 description 14
- 239000002019 doping agent Substances 0.000 description 14
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- 229910052760 oxygen Inorganic materials 0.000 description 5
- 239000001301 oxygen Substances 0.000 description 5
- 229910052698 phosphorus Inorganic materials 0.000 description 5
- 239000011574 phosphorus Substances 0.000 description 5
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 4
- 230000003247 decreasing effect Effects 0.000 description 4
- 230000006870 function Effects 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 239000002344 surface layer Substances 0.000 description 3
- 241000519995 Stachys sylvatica Species 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 229910015900 BF3 Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- WTEOIRVLGSZEPR-UHFFFAOYSA-N boron trifluoride Chemical compound FB(F)F WTEOIRVLGSZEPR-UHFFFAOYSA-N 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 229910052742 iron Inorganic materials 0.000 description 1
- -1 phosphorus ions Chemical class 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 238000001947 vapour-phase growth Methods 0.000 description 1
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 エピタキシャルウェーハや無欠陥層のあるウ
ェーハを使用し、デバイスプロセス中に重金属などの不
純物をゲッタリングして、ｐｎ接合リークを低減し、そ
れに伴いメモリセルの電荷保持時間を長く、固体撮像装
置の白傷レベルを低減する。 【解決手段】 半導体デバイス製造の最終工程におい
て、デバイスの製造されるウェーハ中の箇所の不純物を
ゲッタリングすることを目的として、ゲッタリングされ
る所望の汚染元素の拡散距離が、エピタキシャル層や無
欠陥層の厚さ以上になるような時間、新たに４００℃か
ら５００℃の水素熱処理を施す。
ェーハを使用し、デバイスプロセス中に重金属などの不
純物をゲッタリングして、ｐｎ接合リークを低減し、そ
れに伴いメモリセルの電荷保持時間を長く、固体撮像装
置の白傷レベルを低減する。 【解決手段】 半導体デバイス製造の最終工程におい
て、デバイスの製造されるウェーハ中の箇所の不純物を
ゲッタリングすることを目的として、ゲッタリングされ
る所望の汚染元素の拡散距離が、エピタキシャル層や無
欠陥層の厚さ以上になるような時間、新たに４００℃か
ら５００℃の水素熱処理を施す。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に係り、特に素子領域中のデバイス特性を劣化する
重金属などの不純物や結晶欠陥を素子領域から除去する
ゲッタリング技術に関する。
方法に係り、特に素子領域中のデバイス特性を劣化する
重金属などの不純物や結晶欠陥を素子領域から除去する
ゲッタリング技術に関する。
【０００２】
【従来の技術】半導体装置の製造工程において、デバイ
ス動作領域にＦｅ、Ｃｕといった重金属などの不純物が
存在するとデバイス特性が劣化するため、これらの不純
物を除去するゲッタリング技術がある。このゲッタリン
グ技術としては、特開平６−２０８９７号公報に開示さ
れているように、エピタキシャルウェーハの高酸素濃度
Ｐ+基板をＳｉ簿膜の気相成長前に水素を含む雰囲気内
で熱処理、例えば１０００℃で３分間以上保持する処理
を施し、強力なゲッタリング能力をもたせる方法があっ
た。
ス動作領域にＦｅ、Ｃｕといった重金属などの不純物が
存在するとデバイス特性が劣化するため、これらの不純
物を除去するゲッタリング技術がある。このゲッタリン
グ技術としては、特開平６−２０８９７号公報に開示さ
れているように、エピタキシャルウェーハの高酸素濃度
Ｐ+基板をＳｉ簿膜の気相成長前に水素を含む雰囲気内
で熱処理、例えば１０００℃で３分間以上保持する処理
を施し、強力なゲッタリング能力をもたせる方法があっ
た。
【０００３】
【発明が解決しようとする課題】しかしながら、上記し
た従来の技術のゲッタリング技術にあっては、エピタキ
シャルウェーハのゲッタリング処理は、デバイスプロセ
ス以前に行うゲッタリング処理であるために、エピタキ
シャル成長時に混入する重金属などの不純物のゲッタリ
ングは可能であるが、デバイスプロセス中に混入する重
金属などの不純物のゲッタリングはできないという問題
点があった。
た従来の技術のゲッタリング技術にあっては、エピタキ
シャルウェーハのゲッタリング処理は、デバイスプロセ
ス以前に行うゲッタリング処理であるために、エピタキ
シャル成長時に混入する重金属などの不純物のゲッタリ
ングは可能であるが、デバイスプロセス中に混入する重
金属などの不純物のゲッタリングはできないという問題
点があった。
【０００４】本発明は上記の問題点に着目して成された
ものであって、その目的とするところは、デバイスプロ
セス中に混入する重金属などの不純物をゲッタリング
し、従来よりもｐｎ接合リークを低減し、それに伴いメ
モリセルの電荷保持時間を長くし、固体撮像装置の白傷
レベルを低減することができる半導体装置の製造方法を
提供することにある。
ものであって、その目的とするところは、デバイスプロ
セス中に混入する重金属などの不純物をゲッタリング
し、従来よりもｐｎ接合リークを低減し、それに伴いメ
モリセルの電荷保持時間を長くし、固体撮像装置の白傷
レベルを低減することができる半導体装置の製造方法を
提供することにある。
【０００５】
【課題を解決するための手段】上記の目的を達成するた
めに、請求項１の発明に係る半導体装置の製造方法は、
半導体デバイス製造の最終工程において、新たに３３０
℃から８００℃の水素熱処理を施すようにして、前記半
導体デバイス製造により製造されるウェーハ中の不純物
をゲッタリングするようにしたことを特徴とする。
めに、請求項１の発明に係る半導体装置の製造方法は、
半導体デバイス製造の最終工程において、新たに３３０
℃から８００℃の水素熱処理を施すようにして、前記半
導体デバイス製造により製造されるウェーハ中の不純物
をゲッタリングするようにしたことを特徴とする。
【０００６】したがって、半導体デバイス製造の最終工
程となるように新たに挿入した３３０℃から８００℃の
水素熱処理は、半導体デバイス製造終了時での重金属な
どの不純物のゲッタリング状態を決定する。これは、本
発明で新たに挿入した水素熱処理以後に、半導体デバイ
ス製造中のような熱処理が行われず、不純物の拡散や、
ゲッタリングサイトからの再放出がほとんどなくなるた
めである。
程となるように新たに挿入した３３０℃から８００℃の
水素熱処理は、半導体デバイス製造終了時での重金属な
どの不純物のゲッタリング状態を決定する。これは、本
発明で新たに挿入した水素熱処理以後に、半導体デバイ
ス製造中のような熱処理が行われず、不純物の拡散や、
ゲッタリングサイトからの再放出がほとんどなくなるた
めである。
【０００７】３３０℃から８００℃の水素熱処理をＣＺ
ウェーハに行った場合、イントリンシックゲッタリン
グ、イクストリンシックゲッタリングともに、８００℃
以上の熱処理よりゲッタリング効率が大きく、ゲッタリ
ングが完全に終了しないうちは、ゲッタリングはその水
素熱処理の時間が長い程進む。
ウェーハに行った場合、イントリンシックゲッタリン
グ、イクストリンシックゲッタリングともに、８００℃
以上の熱処理よりゲッタリング効率が大きく、ゲッタリ
ングが完全に終了しないうちは、ゲッタリングはその水
素熱処理の時間が長い程進む。
【０００８】したがって、デバイスプロセス中に混入す
る重金属などの不純物をゲッタリングし、従来よりもｐ
ｎ接合リークを低減し、それに伴いメモリセルであれば
電荷保持時間を長くし、固体撮像装置であれば白傷レベ
ルを低減することができる。
る重金属などの不純物をゲッタリングし、従来よりもｐ
ｎ接合リークを低減し、それに伴いメモリセルであれば
電荷保持時間を長くし、固体撮像装置であれば白傷レベ
ルを低減することができる。
【０００９】また、上記の目的を達成するために、請求
項２の発明に係る半導体装置の製造方法は、請求項１に
記載の半導体装置の製造方法において、前記水素熱処理
がエピタキシャルウェーハについて行われ、この水素熱
処理が、ゲッタリングする所望の汚染元素の拡散距離が
前記エピタキシャル層の厚さ以上になるような時間で行
われる。
項２の発明に係る半導体装置の製造方法は、請求項１に
記載の半導体装置の製造方法において、前記水素熱処理
がエピタキシャルウェーハについて行われ、この水素熱
処理が、ゲッタリングする所望の汚染元素の拡散距離が
前記エピタキシャル層の厚さ以上になるような時間で行
われる。
【００１０】このように、上記した水素熱処理が、エピ
タキシャルウェーハについて行われ、ゲッタリングされ
る所望の汚染元素の拡散距離が、使用されるエピタキシ
ャル層の厚さ以上になるような時間の水素熱処理とする
と、エピタキシャル層中に存在した重金属などの不純物
が、エピタキシャル層を堆積したゲッタリングサイトと
なる基板側に拡散し、捕獲される。
タキシャルウェーハについて行われ、ゲッタリングされ
る所望の汚染元素の拡散距離が、使用されるエピタキシ
ャル層の厚さ以上になるような時間の水素熱処理とする
と、エピタキシャル層中に存在した重金属などの不純物
が、エピタキシャル層を堆積したゲッタリングサイトと
なる基板側に拡散し、捕獲される。
【００１１】したがって、デバイスプロセス中に混入す
る重金属などの不純物をゲッタリングし、従来よりもｐ
ｎ接合リークを低減し、それに伴いメモリセルであれば
電荷保持時間を長くし、固体撮像装置であれば白傷レベ
ルを低減することができる。
る重金属などの不純物をゲッタリングし、従来よりもｐ
ｎ接合リークを低減し、それに伴いメモリセルであれば
電荷保持時間を長くし、固体撮像装置であれば白傷レベ
ルを低減することができる。
【００１２】また、上記の目的を達成するために、請求
項３の発明に係る半導体装置の製造方法は、請求項１に
記載の半導体装置の製造方法において、エピタキシャル
ウェーハのエピタキシャル層を積んだ基板が結晶欠陥を
以上含んだ基板であり、前記水素熱処理が、ゲッタリン
グする所望の汚染元素の拡散距離が前記エピタキシャル
層の厚さ以上になるような時間で行われる。
項３の発明に係る半導体装置の製造方法は、請求項１に
記載の半導体装置の製造方法において、エピタキシャル
ウェーハのエピタキシャル層を積んだ基板が結晶欠陥を
以上含んだ基板であり、前記水素熱処理が、ゲッタリン
グする所望の汚染元素の拡散距離が前記エピタキシャル
層の厚さ以上になるような時間で行われる。
【００１３】したがって、エピタキシャルウェーハのエ
ピタキシャル層を積んだ基板が結晶欠陥を１×１０6／
ｃｍ3以上含んだ基板とした場合、基板側は更に強力な
ゲッタリングサイトとなる。ゲッタリングする所望の汚
染元素の拡散距離が、このエピタキシャル層の厚さ以上
になるような時間の上記した水素熱処理とすると、エピ
タキシャル層中に存在した重金属などの不純物が、ゲッ
タリングサイトとなる基板側に拡散し、捕獲される。
ピタキシャル層を積んだ基板が結晶欠陥を１×１０6／
ｃｍ3以上含んだ基板とした場合、基板側は更に強力な
ゲッタリングサイトとなる。ゲッタリングする所望の汚
染元素の拡散距離が、このエピタキシャル層の厚さ以上
になるような時間の上記した水素熱処理とすると、エピ
タキシャル層中に存在した重金属などの不純物が、ゲッ
タリングサイトとなる基板側に拡散し、捕獲される。
【００１４】したがって、デバイスプロセス中に混入す
る重金属などの不純物をゲッタリングし、従来よりもｐ
ｎ接合リークを低減し、それに伴いメモリセルであれば
電荷保持時間を長くし、固体撮像装置であれば白傷レベ
ルを低減することができる。
る重金属などの不純物をゲッタリングし、従来よりもｐ
ｎ接合リークを低減し、それに伴いメモリセルであれば
電荷保持時間を長くし、固体撮像装置であれば白傷レベ
ルを低減することができる。
【００１５】また、上記の目的を達成するために、請求
項３の発明に係る半導体装置の製造方法は、請求項１に
記載の半導体装置の製造方法において、前記水素熱処理
が無欠陥層が表面にあるＳｉウェーハに行われ、この水
素熱処理が、ゲッタリングする所望の汚染元素の拡散距
離が前記無欠陥層の厚さ以上になるような時間で行われ
る。
項３の発明に係る半導体装置の製造方法は、請求項１に
記載の半導体装置の製造方法において、前記水素熱処理
が無欠陥層が表面にあるＳｉウェーハに行われ、この水
素熱処理が、ゲッタリングする所望の汚染元素の拡散距
離が前記無欠陥層の厚さ以上になるような時間で行われ
る。
【００１６】したがって、無欠陥層が表面にあるＳｉウ
ェーハに、ゲッタリングする所望の汚染元素の拡散距離
が、その無欠陥層の厚さ以上になるような時間の上記水
素熱処理を行うと、無欠陥層に存在した重金属などの不
純物が無欠陥層よりウェーハ深さ方向にあるゲッタリン
グサイトとなる欠陥層に拡散し、捕獲される。
ェーハに、ゲッタリングする所望の汚染元素の拡散距離
が、その無欠陥層の厚さ以上になるような時間の上記水
素熱処理を行うと、無欠陥層に存在した重金属などの不
純物が無欠陥層よりウェーハ深さ方向にあるゲッタリン
グサイトとなる欠陥層に拡散し、捕獲される。
【００１７】したがって、デバイスプロセス中に混入す
る重金属などの不純物をゲッタリングし、従来よりもｐ
ｎ接合リークを低減し、それに伴いメモリセルであれば
電荷保持時間を長くし、固体撮像装置であれば白傷レベ
ルを低減することができる。
る重金属などの不純物をゲッタリングし、従来よりもｐ
ｎ接合リークを低減し、それに伴いメモリセルであれば
電荷保持時間を長くし、固体撮像装置であれば白傷レベ
ルを低減することができる。
【００１８】
【発明の実施の形態】以下、本発明の実施の形態を説明
する。本出願請求項１の発明に係る半導体装置の製造方
法では、半導体デバイス製造の最終工程において、新た
に３３０℃から８００℃の水素熱処理を施す。ここで水
素熱処理温度を３３０℃から８００℃とするのは、水素
熱処理温度が３３０℃未満では拡散時間が充分ではな
く、充分にゲッタリングすることができない。一方水素
熱処理温度が８００℃を超えるとボロン、ヒ素、リン、
フッ化ボロン等のドナー又はアクセプターとして本来有
用な元素が拡散を開始し不都合である。この水素熱処理
温度は好ましくは３５０℃〜５００℃であるのがよく、
さらに好ましくは３８０℃〜４５０℃であるのがよい。
する。本出願請求項１の発明に係る半導体装置の製造方
法では、半導体デバイス製造の最終工程において、新た
に３３０℃から８００℃の水素熱処理を施す。ここで水
素熱処理温度を３３０℃から８００℃とするのは、水素
熱処理温度が３３０℃未満では拡散時間が充分ではな
く、充分にゲッタリングすることができない。一方水素
熱処理温度が８００℃を超えるとボロン、ヒ素、リン、
フッ化ボロン等のドナー又はアクセプターとして本来有
用な元素が拡散を開始し不都合である。この水素熱処理
温度は好ましくは３５０℃〜５００℃であるのがよく、
さらに好ましくは３８０℃〜４５０℃であるのがよい。
【００１９】次ぎに、本発明に係る半導体装置の製造方
法の実施の形態を図面を参照して説明する。本発明の半
導体製造方法では、図１に示すように半導体基板１とし
て例えばボロンドーパントのｐ+型Ｓｉ基板を使用し、
その表面に化学気相成長によりボロンドーパントのｐ型
Ｓｉエピタキシャル層２を成長し、そのｐ+型エピタキ
シャル層２の表面側にボロイオン注入によりｐ型ウェル
３を形成し、フォトエッチング法により１辺が１mmの正
方形に形付けられたｐｎリーク測定領域を取り巻くよう
に素子分離用の熱酸化膜５を所定の厚さで形成する。そ
の後、ｎ型イオン注入層４をｐ+型エピタキシャル層２
の表面側にリンイオン注入により形成する。
法の実施の形態を図面を参照して説明する。本発明の半
導体製造方法では、図１に示すように半導体基板１とし
て例えばボロンドーパントのｐ+型Ｓｉ基板を使用し、
その表面に化学気相成長によりボロンドーパントのｐ型
Ｓｉエピタキシャル層２を成長し、そのｐ+型エピタキ
シャル層２の表面側にボロイオン注入によりｐ型ウェル
３を形成し、フォトエッチング法により１辺が１mmの正
方形に形付けられたｐｎリーク測定領域を取り巻くよう
に素子分離用の熱酸化膜５を所定の厚さで形成する。そ
の後、ｎ型イオン注入層４をｐ+型エピタキシャル層２
の表面側にリンイオン注入により形成する。
【００２０】その後、層間絶縁酸化膜６を化学気相成長
法で形成し、ｎ型イオン注入層と多結晶Ｓｉ電極７が導
通するようにコンタクトを形成し、多結晶Ｓｉ電極７を
付着する。本発明の半導体製造方法では、図１の半導体
装置を作製するプロセスの最終工程に３３０℃から８０
０℃の水素熱処理を行う。ｐ型エピタキシャル層２の厚
さは所望の汚染元素の拡散距離と、水素熱処理時間との
兼ね合いで種々設定され、５μｍ乃至２０μｍ程度とさ
れる。
法で形成し、ｎ型イオン注入層と多結晶Ｓｉ電極７が導
通するようにコンタクトを形成し、多結晶Ｓｉ電極７を
付着する。本発明の半導体製造方法では、図１の半導体
装置を作製するプロセスの最終工程に３３０℃から８０
０℃の水素熱処理を行う。ｐ型エピタキシャル層２の厚
さは所望の汚染元素の拡散距離と、水素熱処理時間との
兼ね合いで種々設定され、５μｍ乃至２０μｍ程度とさ
れる。
【００２１】
【実施例】（第１の実施例）本発明に係る半導体装置の
製造方法の第１の実施例を前述した図１及び図２に基づ
いて説明する。図１に示すように半導体基板１としてボ
ロンドーパントのｐ+型Ｓｉ基板を使用し、その表面に
化学気相成長によりボロンドーパントのｐ型Ｓｉエピタ
キシャル層２を成長し、そのｐ+型エピタキシャル層２
の表面側にボロイオン注入によりｐ型ウェル３を形成
し、フォトエッチング法により１辺が１mmの正方形に形
付けられたｐｎリーク測定領域を取り巻くように素子分
離用の熱酸化膜５を４０００オングストロームの厚さで
形成した。その後、ｎ型イオン注入層４をｐ+型エピタ
キシャル層２の表面側にリンイオン注入により形成し
た。
製造方法の第１の実施例を前述した図１及び図２に基づ
いて説明する。図１に示すように半導体基板１としてボ
ロンドーパントのｐ+型Ｓｉ基板を使用し、その表面に
化学気相成長によりボロンドーパントのｐ型Ｓｉエピタ
キシャル層２を成長し、そのｐ+型エピタキシャル層２
の表面側にボロイオン注入によりｐ型ウェル３を形成
し、フォトエッチング法により１辺が１mmの正方形に形
付けられたｐｎリーク測定領域を取り巻くように素子分
離用の熱酸化膜５を４０００オングストロームの厚さで
形成した。その後、ｎ型イオン注入層４をｐ+型エピタ
キシャル層２の表面側にリンイオン注入により形成し
た。
【００２２】その後、層間絶縁酸化膜６を化学気相成長
法で形成し、ｎ型イオン注入層と多結晶Ｓｉ電極７が導
通するようにコンタクトを形成し、多結晶Ｓｉ電極７を
付着した。図１の半導体装置を作製するプロセスの最終
工程に４００℃の水素熱処理を２０分行った。ｐ型エピ
タキシャル層２の厚さは５μｍ、１０μｍ、２０μｍの
３種類使用した。
法で形成し、ｎ型イオン注入層と多結晶Ｓｉ電極７が導
通するようにコンタクトを形成し、多結晶Ｓｉ電極７を
付着した。図１の半導体装置を作製するプロセスの最終
工程に４００℃の水素熱処理を２０分行った。ｐ型エピ
タキシャル層２の厚さは５μｍ、１０μｍ、２０μｍの
３種類使用した。
【００２３】それにより、図２に示される結果を得た。
図２は実施例の結果をエピタキシャル層２の厚さとリー
ク電流の関係として示したグラフである。その結果、計
測時の逆バイアス電圧は５Ｖであった。Ｆｅをゲッタリ
ングする所望の汚染元素と仮定した場合、４００℃の水
素熱処理を２０分行った時の拡散距離は、１５μｍであ
る。第１の実施例ではエピタキシャル層２の厚さが２０
μｍとＦｅの拡散距離に達していないときに比べ、エピ
タキシャル層２の厚さ１０μｍ、５μｍとゲッタリング
が進みやすくなるにつれてリーク電流は減少している。
図２は実施例の結果をエピタキシャル層２の厚さとリー
ク電流の関係として示したグラフである。その結果、計
測時の逆バイアス電圧は５Ｖであった。Ｆｅをゲッタリ
ングする所望の汚染元素と仮定した場合、４００℃の水
素熱処理を２０分行った時の拡散距離は、１５μｍであ
る。第１の実施例ではエピタキシャル層２の厚さが２０
μｍとＦｅの拡散距離に達していないときに比べ、エピ
タキシャル層２の厚さ１０μｍ、５μｍとゲッタリング
が進みやすくなるにつれてリーク電流は減少している。
【００２４】次ぎに以上の実施例１における反応機構に
つき説明する。半導体基板１としてｐ+型Ｓｉ基板の表
面側に化学気相成長によりｐ型Ｓｉエピタキシャル層２
を成長した。半導体基板１側に存在するドーパント、特
にボロンはＦｅと２００℃以下でペアを形成することが
知られている。表面側のエピタキシャル層２よりも半導
体基板１のボロン濃度は大きいので、エピタキシャル層
２中のＦｅなどの重金属不純物はデバイスプロセス中に
半導体基板１側に移動し、半導体基板１側でゲッタリン
グする。
つき説明する。半導体基板１としてｐ+型Ｓｉ基板の表
面側に化学気相成長によりｐ型Ｓｉエピタキシャル層２
を成長した。半導体基板１側に存在するドーパント、特
にボロンはＦｅと２００℃以下でペアを形成することが
知られている。表面側のエピタキシャル層２よりも半導
体基板１のボロン濃度は大きいので、エピタキシャル層
２中のＦｅなどの重金属不純物はデバイスプロセス中に
半導体基板１側に移動し、半導体基板１側でゲッタリン
グする。
【００２５】図１の半導体装置を製造するプロセスの最
終工程で４００℃の水素熱処理を２０分行った。この温
度は、ゲッタリング効率を上げることを目的として設定
されており、２０分の熱処理時間は半導体装置の製造に
おいて汚染元素の１つとして知られているＦｅの拡散距
離１５μｍとゲッタリングサイトまでの距離となるエピ
タキシャル層２の厚さとの関係を調べるためである。
終工程で４００℃の水素熱処理を２０分行った。この温
度は、ゲッタリング効率を上げることを目的として設定
されており、２０分の熱処理時間は半導体装置の製造に
おいて汚染元素の１つとして知られているＦｅの拡散距
離１５μｍとゲッタリングサイトまでの距離となるエピ
タキシャル層２の厚さとの関係を調べるためである。
【００２６】図２のようにリーク電流を測定した結果、
エピタキシャル層２の厚さが２０μｍとＦｅの拡散距離
に達していない時に比べ、エピタキシャル層２の厚さが
１０μｍ、５μｍとなるにつれてリーク電流は減少し
た。これは、エピタキシャル層２の厚さが２０μｍよ
り、１０μｍ、５μｍとゲッタリングサイトまでの距離
が短いほど、Ｆｅなどの重金属不純物が半導体基板１側
に多く移動し、ゲッタリングされたためと考えられる。
エピタキシャル層２の厚さが２０μｍとＦｅの拡散距離
に達していない時に比べ、エピタキシャル層２の厚さが
１０μｍ、５μｍとなるにつれてリーク電流は減少し
た。これは、エピタキシャル層２の厚さが２０μｍよ
り、１０μｍ、５μｍとゲッタリングサイトまでの距離
が短いほど、Ｆｅなどの重金属不純物が半導体基板１側
に多く移動し、ゲッタリングされたためと考えられる。
【００２７】（第２の実施例）本発明に係る半導体装置
の製造方法の第２の実施例を図１及び図３に示す。本発
明の第２の実施例では、上記した第１の実施例の半導体
基板１を用いて、使用したｐ型エピタキシャル層２の厚
さを２０μｍの１種類のウェーハとし、４００℃の水素
熱処理時間を２０分、６０分、１４０分の３種類とした
以外は第１の実施例と同じ測定を行った。
の製造方法の第２の実施例を図１及び図３に示す。本発
明の第２の実施例では、上記した第１の実施例の半導体
基板１を用いて、使用したｐ型エピタキシャル層２の厚
さを２０μｍの１種類のウェーハとし、４００℃の水素
熱処理時間を２０分、６０分、１４０分の３種類とした
以外は第１の実施例と同じ測定を行った。
【００２８】それにより、図３に示される結果を得た。
図３は第２の実施例の結果を４００℃水素熱処理の時間
とリーク電流の関係として示したグラフである。その結
果、計測時の逆バイアス電圧は第１の実施例と同じ５Ｖ
であった。
図３は第２の実施例の結果を４００℃水素熱処理の時間
とリーク電流の関係として示したグラフである。その結
果、計測時の逆バイアス電圧は第１の実施例と同じ５Ｖ
であった。
【００２９】４００℃の水素熱処理を２０分、６０分、
１４０分行った時のＦｅの拡散距離は、それぞれ１５μ
ｍ、２６μｍ、４０μｍである。第２の実施例では、エ
ピタキシャル層２中のＦｅなどの不純物のゲッタリング
サイトまで拡張するのに必要な距離となるエピタキシャ
ル層２の厚さが２０μｍであるのに対して、４００℃水
素熱処理が６０分と１４０分ではＦｅは半導体基板１側
まで達している。
１４０分行った時のＦｅの拡散距離は、それぞれ１５μ
ｍ、２６μｍ、４０μｍである。第２の実施例では、エ
ピタキシャル層２中のＦｅなどの不純物のゲッタリング
サイトまで拡張するのに必要な距離となるエピタキシャ
ル層２の厚さが２０μｍであるのに対して、４００℃水
素熱処理が６０分と１４０分ではＦｅは半導体基板１側
まで達している。
【００３０】すなわち、４００℃水素熱処理時間が２０
分では半導体基板１側でのＦｅなどのゲッタリングが十
分ではなかったが、６０分や１４０分ではゲッタリング
が十分に進んだと考えられる。このため、４００℃２０
分より４００℃６０分、４００℃１４０分とゲッタリン
グが進むにつれ、リーク電流が減少したと考えられる。
分では半導体基板１側でのＦｅなどのゲッタリングが十
分ではなかったが、６０分や１４０分ではゲッタリング
が十分に進んだと考えられる。このため、４００℃２０
分より４００℃６０分、４００℃１４０分とゲッタリン
グが進むにつれ、リーク電流が減少したと考えられる。
【００３１】（第３の実施例）本発明に係る半導体装置
の製造方法の第３の実施例を図４及び図５に示す。本発
明の第２の実施例では、図１でｐ型Ｓｉエピタキシャル
層２を形成する半導体基板１を、図４のように結晶欠陥
を１×１０6／ｃｍ3以上含んだｐ型Ｓｉ基板８とした以
外は、第１の実施例と同じ測定を行った。結晶欠陥を１
×１０6／ｃｍ3以上含んだｐ型Ｓｉ基板８の抵抗はボロ
ンドーパントで１０Ω・cmから１６Ω・cmであり、その
初期酸素濃度は１５×１０17ａｔｏｍｓ／ｃｍ3のＣＺ
基板である。ｐ型エピタキシャル層２の厚さは５μｍ、
１０μｍ、２０μｍの３種類使用した。
の製造方法の第３の実施例を図４及び図５に示す。本発
明の第２の実施例では、図１でｐ型Ｓｉエピタキシャル
層２を形成する半導体基板１を、図４のように結晶欠陥
を１×１０6／ｃｍ3以上含んだｐ型Ｓｉ基板８とした以
外は、第１の実施例と同じ測定を行った。結晶欠陥を１
×１０6／ｃｍ3以上含んだｐ型Ｓｉ基板８の抵抗はボロ
ンドーパントで１０Ω・cmから１６Ω・cmであり、その
初期酸素濃度は１５×１０17ａｔｏｍｓ／ｃｍ3のＣＺ
基板である。ｐ型エピタキシャル層２の厚さは５μｍ、
１０μｍ、２０μｍの３種類使用した。
【００３２】それにより、図５に示される結果を得た。
図５は第３の実施例の結果をエピタキシャル層２の厚さ
とリーク電流の関係として示したグラフである。その結
果、計測時の逆バイアス電圧は５Ｖであった。
図５は第３の実施例の結果をエピタキシャル層２の厚さ
とリーク電流の関係として示したグラフである。その結
果、計測時の逆バイアス電圧は５Ｖであった。
【００３３】第３の実施例では４００℃２０分の水素熱
処理を行い、その時のＦｅの拡散距離は１５μｍであ
る。第３の実施例ではエピタキシャル層２の厚さが２０
μｍとＦｅの拡散距離に達していない時に比べ、エピタ
キシャル層２の厚さ１０μｍ、５μｍとゲッタリングが
進みやすくなるにつれてリーク電流は減少している。こ
の際、結晶欠陥１×１０6／ｃｍ3以上含んだｐ型Ｓｉ基
板８はゲッタリングサイトとして作用する。
処理を行い、その時のＦｅの拡散距離は１５μｍであ
る。第３の実施例ではエピタキシャル層２の厚さが２０
μｍとＦｅの拡散距離に達していない時に比べ、エピタ
キシャル層２の厚さ１０μｍ、５μｍとゲッタリングが
進みやすくなるにつれてリーク電流は減少している。こ
の際、結晶欠陥１×１０6／ｃｍ3以上含んだｐ型Ｓｉ基
板８はゲッタリングサイトとして作用する。
【００３４】（第４の実施例）本発明に係る半導体装置
の製造方法の第４の実施例を図４及び図６に示す。本発
明の第４の実施例では、使用したエピタキシャル層２の
厚さを２０μｍの１種類のウェーハとし、４００℃の水
素熱処理時間を２０分、６０分、１４０分の３種類とし
た。作製した半導体装置のエピタキシャル層２を形成す
るウェーハを結晶欠陥１×１０6／ｃｍ3以上含んだｐ型
Ｓｉ基板８とし、その抵抗はボロンドーパントで１０Ω
・ｃｍら１６Ω・ｃｍその初期酸素濃度は１５×１０17
ａｔｏｍｓ／ｃｍ3のＣＺ基板であること以外は第２の
実施例と同じ測定を行った。
の製造方法の第４の実施例を図４及び図６に示す。本発
明の第４の実施例では、使用したエピタキシャル層２の
厚さを２０μｍの１種類のウェーハとし、４００℃の水
素熱処理時間を２０分、６０分、１４０分の３種類とし
た。作製した半導体装置のエピタキシャル層２を形成す
るウェーハを結晶欠陥１×１０6／ｃｍ3以上含んだｐ型
Ｓｉ基板８とし、その抵抗はボロンドーパントで１０Ω
・ｃｍら１６Ω・ｃｍその初期酸素濃度は１５×１０17
ａｔｏｍｓ／ｃｍ3のＣＺ基板であること以外は第２の
実施例と同じ測定を行った。
【００３５】そして、図６に示される結果を得た。図６
は第４の実施例の結果を４００℃水素熱処理の時間とリ
ーク電流の関係として示したグラフである。その結果、
計測時の逆バイアス電圧は第２の実施例と同じ５Ｖであ
った。
は第４の実施例の結果を４００℃水素熱処理の時間とリ
ーク電流の関係として示したグラフである。その結果、
計測時の逆バイアス電圧は第２の実施例と同じ５Ｖであ
った。
【００３６】第２の実施例と比べると、４００℃水素熱
処理時間が２０分から６０分、１４０分とゲッタリング
が進むとリーク電流は減少する傾向は同じであった。結
晶欠陥１×１０6／ｃｍ3以上含んだｐ型Ｓｉ基板８は第
３の実施例と同じく、ゲッタリングサイトとして作用す
る。
処理時間が２０分から６０分、１４０分とゲッタリング
が進むとリーク電流は減少する傾向は同じであった。結
晶欠陥１×１０6／ｃｍ3以上含んだｐ型Ｓｉ基板８は第
３の実施例と同じく、ゲッタリングサイトとして作用す
る。
【００３７】（第５の実施例）本発明に係る半導体装置
の製造方法の第５の実施例を図７及び図８に示す。本発
明の第５の実施例では、図１でｐ型Ｓｉエピタキシャル
層２を形成する半導体基板１を、図７のようにｐ型Ｓｉ
−ＣＺ基板９に、また、ｐ型Ｓｉエピタキシャル層２を
ｐ型Ｓｉ無欠陥層１０とした以外は、第１の実施例と同
じ測定を行った。ｐ型Ｓｉ−ＣＺ基板９及びｐ型Ｓｉ無
欠陥層１０の初期抵抗はボロンドーパントで１０Ω・ｃ
ｍから１６Ω・ｃｍであり、その初期酸素濃度は１５×
１０17ａｔｏｍｓ／ｃｍ3である。ｐ型Ｓｉ無欠陥層１
０の厚さは１０μｍ、２０μｍ、４０μｍの３種類使用
した。第５の実施例で使用したｐ型Ｓｉ−ＣＺ基板９及
びｐ型Ｓｉ無欠陥層１０はｐ型Ｓｉ−ＣＺ基板に１２０
℃と６５０℃の熱処理を行うことによって得られるもの
である。
の製造方法の第５の実施例を図７及び図８に示す。本発
明の第５の実施例では、図１でｐ型Ｓｉエピタキシャル
層２を形成する半導体基板１を、図７のようにｐ型Ｓｉ
−ＣＺ基板９に、また、ｐ型Ｓｉエピタキシャル層２を
ｐ型Ｓｉ無欠陥層１０とした以外は、第１の実施例と同
じ測定を行った。ｐ型Ｓｉ−ＣＺ基板９及びｐ型Ｓｉ無
欠陥層１０の初期抵抗はボロンドーパントで１０Ω・ｃ
ｍから１６Ω・ｃｍであり、その初期酸素濃度は１５×
１０17ａｔｏｍｓ／ｃｍ3である。ｐ型Ｓｉ無欠陥層１
０の厚さは１０μｍ、２０μｍ、４０μｍの３種類使用
した。第５の実施例で使用したｐ型Ｓｉ−ＣＺ基板９及
びｐ型Ｓｉ無欠陥層１０はｐ型Ｓｉ−ＣＺ基板に１２０
℃と６５０℃の熱処理を行うことによって得られるもの
である。
【００３８】ｐ型Ｓｉ無欠陥層２の厚さは１０μｍ、２
０μｍ、４０μｍの３種類使用した。 ｐ型Ｓｉ−ＣＺ
基板の赤外光のよる欠陥検出を行い、ゲッタリングサイ
トとなるｐ型Ｓｉ−ＣＺ基板深さ方向中央部の欠陥層の
欠陥密度を１００％として、基板の表面から１０％の欠
陥密度となる基板深さ方向の長さを無欠陥層の厚さとし
た。
０μｍ、４０μｍの３種類使用した。 ｐ型Ｓｉ−ＣＺ
基板の赤外光のよる欠陥検出を行い、ゲッタリングサイ
トとなるｐ型Ｓｉ−ＣＺ基板深さ方向中央部の欠陥層の
欠陥密度を１００％として、基板の表面から１０％の欠
陥密度となる基板深さ方向の長さを無欠陥層の厚さとし
た。
【００３９】そして、図８に示される結果を得た。図８
は第５の実施例の結果をＰ型Ｓｉ無欠陥層１０の厚さと
リーク電流の関係として示したグラフである。その結
果、計測時の逆バイアス電圧は５Ｖであった。
は第５の実施例の結果をＰ型Ｓｉ無欠陥層１０の厚さと
リーク電流の関係として示したグラフである。その結
果、計測時の逆バイアス電圧は５Ｖであった。
【００４０】第５の実施例では４００℃２０分の水素熱
処理を行い、その時のＦｅの拡散距離は１５μｍであ
る。第５の実施例ではＰ型Ｓｉ無欠陥層１０の厚さが４
０μｍとＦｅの拡散距離に達していない時に比べ、Ｐ型
Ｓｉ無欠陥層１０の厚さ２０μｍ、１０μｍとゲッタリ
ングが進みやすくなるにつれてリーク電流は減少してい
る。この際、ｐ型Ｓｉ−ＣＺ基板９は欠陥密度が表面層
１０よりも多く、ゲッタリングサイトとして作用する。
処理を行い、その時のＦｅの拡散距離は１５μｍであ
る。第５の実施例ではＰ型Ｓｉ無欠陥層１０の厚さが４
０μｍとＦｅの拡散距離に達していない時に比べ、Ｐ型
Ｓｉ無欠陥層１０の厚さ２０μｍ、１０μｍとゲッタリ
ングが進みやすくなるにつれてリーク電流は減少してい
る。この際、ｐ型Ｓｉ−ＣＺ基板９は欠陥密度が表面層
１０よりも多く、ゲッタリングサイトとして作用する。
【００４１】（第６の実施例）本発明に係る半導体装置
の製造方法の第６の実施例を図７及び図９に示す。本発
明の第６の実施例では、使用したｐ型Ｓｉ無欠陥層１０
の厚さは４０μｍの１種類のウェーハとし、４００℃の
水素熱処理時間を２０分、６０分、１４０分の３種類と
した。図１のｐ+型Ｓｉ基板１をｐ型Ｓｉ−ＣＺ基板９
とし、その抵抗はボロンドーパントで１０Ω・ｃｍから
１６Ω・ｃｍであり、その初期酸素濃度は１５×１０17
ａｔｏｍｓ／ｃｍ3であること、また、ｐ型Ｓｉエピタ
キシャル層２を形成せずに表面層としてｐ型Ｓｉ無欠陥
層１０を使用したこと以外は第２の実施例と同じ測定を
行った。第６の実施例で使用したｐ型Ｓｉ−ＣＺ基板９
にｐ型Ｓｉ無欠陥層１０は第５の実施例と同じ製法を行
うことによって得られたものである。
の製造方法の第６の実施例を図７及び図９に示す。本発
明の第６の実施例では、使用したｐ型Ｓｉ無欠陥層１０
の厚さは４０μｍの１種類のウェーハとし、４００℃の
水素熱処理時間を２０分、６０分、１４０分の３種類と
した。図１のｐ+型Ｓｉ基板１をｐ型Ｓｉ−ＣＺ基板９
とし、その抵抗はボロンドーパントで１０Ω・ｃｍから
１６Ω・ｃｍであり、その初期酸素濃度は１５×１０17
ａｔｏｍｓ／ｃｍ3であること、また、ｐ型Ｓｉエピタ
キシャル層２を形成せずに表面層としてｐ型Ｓｉ無欠陥
層１０を使用したこと以外は第２の実施例と同じ測定を
行った。第６の実施例で使用したｐ型Ｓｉ−ＣＺ基板９
にｐ型Ｓｉ無欠陥層１０は第５の実施例と同じ製法を行
うことによって得られたものである。
【００４２】そして、図９に示される結果を得た。図９
は第６の実施例の結果を４００℃水素熱処理の時間とリ
ーク電流の関係として示したグラフである。その結果、
計測時の逆バイアス電圧は第２の実施例と同じ５Ｖであ
った。
は第６の実施例の結果を４００℃水素熱処理の時間とリ
ーク電流の関係として示したグラフである。その結果、
計測時の逆バイアス電圧は第２の実施例と同じ５Ｖであ
った。
【００４３】第２の実施例と比べると、４００℃水素熱
処理時間が２０分から６０分、１４０分とゲッタリング
が進むと、リーク電流は減少する傾向は同じであった。
この際、ｐ型Ｓｉ−ＣＺ基板９は欠陥密度が表面層１０
よりも多く、ゲッタリングサイトとして作用する。
処理時間が２０分から６０分、１４０分とゲッタリング
が進むと、リーク電流は減少する傾向は同じであった。
この際、ｐ型Ｓｉ−ＣＺ基板９は欠陥密度が表面層１０
よりも多く、ゲッタリングサイトとして作用する。
【００４４】（第７の実施例）本発明に係る半導体装置
の製造方法の第７の実施例を図１０ｗｏ参照して説明す
る。本発明の第７の実施例では、図１のｐ／ｐ+エピタ
キシャルウェーハのエピタキシャル層２表面側にメモリ
セルを６５５３６ビット形成し、その電荷保持時間を測
定した。ｐ型Ｓｉエピタキシャル層２の厚さを５μｍ、
１０μｍ、２０μｍの３種類とし、それら抵抗はボロン
ドーパントで１０Ω・ｃｍから１６Ω・ｃｍである。ｐ
型Ｓｉ基板１の抵抗はボロンドーパントで０．０１Ω・
ｃｍから０．０２Ω・ｃｍである。メモリセル形成プロ
セスの最終工程として行った４００℃水素処理時間は２
０分と固定した。
の製造方法の第７の実施例を図１０ｗｏ参照して説明す
る。本発明の第７の実施例では、図１のｐ／ｐ+エピタ
キシャルウェーハのエピタキシャル層２表面側にメモリ
セルを６５５３６ビット形成し、その電荷保持時間を測
定した。ｐ型Ｓｉエピタキシャル層２の厚さを５μｍ、
１０μｍ、２０μｍの３種類とし、それら抵抗はボロン
ドーパントで１０Ω・ｃｍから１６Ω・ｃｍである。ｐ
型Ｓｉ基板１の抵抗はボロンドーパントで０．０１Ω・
ｃｍから０．０２Ω・ｃｍである。メモリセル形成プロ
セスの最終工程として行った４００℃水素処理時間は２
０分と固定した。
【００４５】その結果を図１０に示す。図１０は第７の
実施例でｐ型Ｓｉエピタキシャル層２の厚さを５μｍ、
１０μｍ、２０μｍの３種類とした時のメモリセルの電
荷保持時間とビット数／全体のビット数の関係を示すグ
ラフである。
実施例でｐ型Ｓｉエピタキシャル層２の厚さを５μｍ、
１０μｍ、２０μｍの３種類とした時のメモリセルの電
荷保持時間とビット数／全体のビット数の関係を示すグ
ラフである。
【００４６】４００℃の水素熱処理を２０分行った時の
Ｆｅの拡散距離は１５μｍである。第７の実施例ではエ
ピタキシャル層２の厚さが２０μｍとＦｅの拡散距離に
達していない時に比べ、エピタキシャル層２の厚さ１０
μｍ、５μｍとゲッタリングが進みやすくなるにつれて
メモリセルの電荷保持時間は減少した。
Ｆｅの拡散距離は１５μｍである。第７の実施例ではエ
ピタキシャル層２の厚さが２０μｍとＦｅの拡散距離に
達していない時に比べ、エピタキシャル層２の厚さ１０
μｍ、５μｍとゲッタリングが進みやすくなるにつれて
メモリセルの電荷保持時間は減少した。
【００４７】（第８の実施例）本発明に係る半導体装置
の製造方法の第８の実施例を図１１を参照して説明す
る。本発明の第８の実施例では、第７の実施例と同じ
く、図１のｐ／ｐ+エピタキシャルウェーハのエピタキ
シャル層２表面側にメモリセルを６５５３６ビット形成
し、その電荷保持時間を測定した。ｐ型Ｓｉエピタキシ
ャル層２の厚さを２０μｍとし、その抵抗はボロンドー
パントで１０Ω・ｃｍから１６Ω・ｃｍである。ｐ型Ｓ
ｉ基板１の抵抗はボロンドーパントで０．０１Ω・ｃｍ
から０．０２Ω・ｃｍである。メモリセル形成プロセス
の最終工程として行った４００℃水素処理時間は２０
分、６０分、１４０分の３種類を行った。
の製造方法の第８の実施例を図１１を参照して説明す
る。本発明の第８の実施例では、第７の実施例と同じ
く、図１のｐ／ｐ+エピタキシャルウェーハのエピタキ
シャル層２表面側にメモリセルを６５５３６ビット形成
し、その電荷保持時間を測定した。ｐ型Ｓｉエピタキシ
ャル層２の厚さを２０μｍとし、その抵抗はボロンドー
パントで１０Ω・ｃｍから１６Ω・ｃｍである。ｐ型Ｓ
ｉ基板１の抵抗はボロンドーパントで０．０１Ω・ｃｍ
から０．０２Ω・ｃｍである。メモリセル形成プロセス
の最終工程として行った４００℃水素処理時間は２０
分、６０分、１４０分の３種類を行った。
【００４８】その結果を図１１に示す。図１１は第８の
実施例でメモリセル形成プロセスの最終工程に４００℃
水素熱処理時間を２０分、６０分、１４０分行った時の
メモリセルの電荷保持時間とビット数／全体のビット数
の関係を示すグラフである。
実施例でメモリセル形成プロセスの最終工程に４００℃
水素熱処理時間を２０分、６０分、１４０分行った時の
メモリセルの電荷保持時間とビット数／全体のビット数
の関係を示すグラフである。
【００４９】４００℃の水素熱処理を２０分、６０分、
１４０分行った時のＦｅの拡散距離は１５μｍ、２６μ
ｍ、４０μｍである。第７の実施例ではエピタキシャル
層２の厚さが２０μｍであるのに対して、４００℃水素
熱処理時間が６０分と１４０分ではＦｅはｐ+型Ｓｉ基
板１側まで達している。すなわち、４００℃水素熱処理
時間が２０分では半導体基板１側でのＦｅなどのゲッタ
リングが十分ではなかったが、６０分や１４０分となる
とゲッタリングが十分に進んだと考えられる。このた
め、４００℃２０分から６０分、１４０分となるとメモ
リセルの電荷保持時間は減少したと考えられる。
１４０分行った時のＦｅの拡散距離は１５μｍ、２６μ
ｍ、４０μｍである。第７の実施例ではエピタキシャル
層２の厚さが２０μｍであるのに対して、４００℃水素
熱処理時間が６０分と１４０分ではＦｅはｐ+型Ｓｉ基
板１側まで達している。すなわち、４００℃水素熱処理
時間が２０分では半導体基板１側でのＦｅなどのゲッタ
リングが十分ではなかったが、６０分や１４０分となる
とゲッタリングが十分に進んだと考えられる。このた
め、４００℃２０分から６０分、１４０分となるとメモ
リセルの電荷保持時間は減少したと考えられる。
【００５０】（第９の実施例）本発明に係る半導体装置
の製造方法の第９の実施例を図１２を参照して説明す
る。本発明の第９の実施例では、図４のエピタキシャル
層を形成する半導体基板８を、結晶欠陥を１×１０6／
ｃｍ3以上含んだｎ型Ｓｉ基板とし、エピタキシャル層
２をｎ型Ｓｉエピタキシャル層としたウェーハのエピタ
キシャル層２表面側に固体撮像装置を形成し、その白傷
レベルを６０℃で測定した。結晶欠陥を１×１０6／ｃ
ｍ3以上含んだｎ型Ｓｉ基板の抵抗はリンドーパントで
２０Ω・ｃｍから３０Ω・ｃｍである。ｎ型Ｓｉエピタ
キシャル層の抵抗はリンドーパントで２０Ω・ｃｍから
３０Ω・ｃｍである。ｎ型Ｓｉエピタキシャル層の厚さ
を５μｍ、１０μｍ、２０μｍの３種類とし、固体撮像
装置形成プロセスの最終工程として行った４００℃水素
熱処理時間は２０分と固定した。
の製造方法の第９の実施例を図１２を参照して説明す
る。本発明の第９の実施例では、図４のエピタキシャル
層を形成する半導体基板８を、結晶欠陥を１×１０6／
ｃｍ3以上含んだｎ型Ｓｉ基板とし、エピタキシャル層
２をｎ型Ｓｉエピタキシャル層としたウェーハのエピタ
キシャル層２表面側に固体撮像装置を形成し、その白傷
レベルを６０℃で測定した。結晶欠陥を１×１０6／ｃ
ｍ3以上含んだｎ型Ｓｉ基板の抵抗はリンドーパントで
２０Ω・ｃｍから３０Ω・ｃｍである。ｎ型Ｓｉエピタ
キシャル層の抵抗はリンドーパントで２０Ω・ｃｍから
３０Ω・ｃｍである。ｎ型Ｓｉエピタキシャル層の厚さ
を５μｍ、１０μｍ、２０μｍの３種類とし、固体撮像
装置形成プロセスの最終工程として行った４００℃水素
熱処理時間は２０分と固定した。
【００５１】その結果を図１２に示す。図１２は第９の
実施例でｎ型Ｓｉエピタキシャル層２の厚さを５μｍ、
１０μｍ、２０μｍの３種類とした時の固体撮像装置の
白傷レベルを示すグラフである。
実施例でｎ型Ｓｉエピタキシャル層２の厚さを５μｍ、
１０μｍ、２０μｍの３種類とした時の固体撮像装置の
白傷レベルを示すグラフである。
【００５２】４００℃の水素熱処理を２０分行った時の
Ｆｅの拡散距離は１５μｍである。第９の実施例ではエ
ピタキシャル層２の厚さが２０μｍとＦｅの拡散距離に
達していない時に比べ、エピタキシャル層の厚さ１０μ
ｍ、５μｍとゲッタリングが進みやすくなるにつれて固
体撮像装置の白傷レベルは減少した。
Ｆｅの拡散距離は１５μｍである。第９の実施例ではエ
ピタキシャル層２の厚さが２０μｍとＦｅの拡散距離に
達していない時に比べ、エピタキシャル層の厚さ１０μ
ｍ、５μｍとゲッタリングが進みやすくなるにつれて固
体撮像装置の白傷レベルは減少した。
【００５３】（第１０の実施例）本発明に係る半導体装
置の製造方法の第１０の実施例を図１３を参照して説明
する。本発明の第１０の実施例では、図４のｎ型Ｓｉエ
ピタキシャル層２の厚さを２０μｍに固定し、固体撮像
装置形成プロセスの最終工程として行った４００℃の水
素熱処理を２０分、６０分、１４０分の３種類とした以
外は第９の実施例と同じ白傷レベルを６０℃で測定し
た。
置の製造方法の第１０の実施例を図１３を参照して説明
する。本発明の第１０の実施例では、図４のｎ型Ｓｉエ
ピタキシャル層２の厚さを２０μｍに固定し、固体撮像
装置形成プロセスの最終工程として行った４００℃の水
素熱処理を２０分、６０分、１４０分の３種類とした以
外は第９の実施例と同じ白傷レベルを６０℃で測定し
た。
【００５４】その結果を図１３に示す。図１３は第１０
の実施例で固体撮像装置形成プロセスの最終工程として
行った４００℃の水素熱処理を２０分、６０分、１４０
分の３種類とした時の固体撮像装置の白傷レベルを示す
グラフである。
の実施例で固体撮像装置形成プロセスの最終工程として
行った４００℃の水素熱処理を２０分、６０分、１４０
分の３種類とした時の固体撮像装置の白傷レベルを示す
グラフである。
【００５５】４００℃の水素熱処理を２０分、６０分、
１４０分行った時のＦｅの拡散距離は１５μｍ、２６μ
ｍ、４０μｍであり、エピタキシャル層の厚さ２０μｍ
に対し、４００℃水素熱処理時間が２０分ではｎ型Ｓｉ
基板１側でのＦｅなどのゲッタリングが十分ではなかっ
たが、６０分や１４０分となるとゲッタリングが十分に
進んだと考えられる。このため、４００℃２０分から６
０分、１４０分となると固体撮像装置の白傷レベルが減
少したと考えられる。
１４０分行った時のＦｅの拡散距離は１５μｍ、２６μ
ｍ、４０μｍであり、エピタキシャル層の厚さ２０μｍ
に対し、４００℃水素熱処理時間が２０分ではｎ型Ｓｉ
基板１側でのＦｅなどのゲッタリングが十分ではなかっ
たが、６０分や１４０分となるとゲッタリングが十分に
進んだと考えられる。このため、４００℃２０分から６
０分、１４０分となると固体撮像装置の白傷レベルが減
少したと考えられる。
【００５６】（第１１の実施例）本発明に係る半導体装
置の製造方法の第１１の実施例を図１４を参照して説明
する。本発明の第１１の実施例では、図４のｎ型Ｓｉエ
ピタキシャル層２の厚さを２０μｍに固定し、固体撮像
装置形成プロセスの最終工程として種々の温度で水素熱
処理を行いＦｅが２０μm拡散する時間の温度依存性を
測定した。
置の製造方法の第１１の実施例を図１４を参照して説明
する。本発明の第１１の実施例では、図４のｎ型Ｓｉエ
ピタキシャル層２の厚さを２０μｍに固定し、固体撮像
装置形成プロセスの最終工程として種々の温度で水素熱
処理を行いＦｅが２０μm拡散する時間の温度依存性を
測定した。
【００５７】その結果を図１４に示す。図１４に示され
るように、水素熱処理温度が３３０℃未満になると拡散
時間が２００分を超える。水素熱処理温度が３３０℃以
上になると拡散時間は徐々に減少して５００℃でほぼ０
近くとなる。この結果からしたがって、工業的に効率よ
くゲッタリングするためには水素熱処理温度を３３０℃
以上にする必要があることが分かる。
るように、水素熱処理温度が３３０℃未満になると拡散
時間が２００分を超える。水素熱処理温度が３３０℃以
上になると拡散時間は徐々に減少して５００℃でほぼ０
近くとなる。この結果からしたがって、工業的に効率よ
くゲッタリングするためには水素熱処理温度を３３０℃
以上にする必要があることが分かる。
【００５８】
【発明の効果】以上説明したように、本発明に係わる半
導体装置の製造方法によれば、半導体デバイス製造の最
終工程において、新たに３３０℃から８００℃の水素熱
処理を施すようにして、前記半導体デバイス製造により
製造されるウェーハ中に混入する重金属などの不純物を
ゲッタリングできる。
導体装置の製造方法によれば、半導体デバイス製造の最
終工程において、新たに３３０℃から８００℃の水素熱
処理を施すようにして、前記半導体デバイス製造により
製造されるウェーハ中に混入する重金属などの不純物を
ゲッタリングできる。
【００５９】このように、デバイスプロセス中に混入す
る重金属などの不純物をゲッタリングできることから、
従来よりもｐｎ接合リークを低減し、それに伴いメモリ
セルであれば電荷保持時間を長くし、固体撮像装置であ
れば白傷レベルを低減することができる。
る重金属などの不純物をゲッタリングできることから、
従来よりもｐｎ接合リークを低減し、それに伴いメモリ
セルであれば電荷保持時間を長くし、固体撮像装置であ
れば白傷レベルを低減することができる。
【図１】本発明に係る半導体装置の製造方法の第１及び
第２の実施例で作製した半導体装置のウェーハの断面図
である。
第２の実施例で作製した半導体装置のウェーハの断面図
である。
【図２】本発明に係る半導体装置の製造方法の実施例１
の結果を図１のエピタキシャル層の厚さとリーク電流の
関係として示したグラフである。
の結果を図１のエピタキシャル層の厚さとリーク電流の
関係として示したグラフである。
【図３】本発明に係る半導体装置の製造方法の第２の実
施例の結果を４００℃水素熱処理の時間とリーク電流の
関係として示したグラフである。
施例の結果を４００℃水素熱処理の時間とリーク電流の
関係として示したグラフである。
【図４】本発明に係る半導体装置の製造方法の第３及び
第４の実施例で作製した半導体装置のウェーハの断面図
である。
第４の実施例で作製した半導体装置のウェーハの断面図
である。
【図５】本発明に係る半導体装置の製造方法の第３の実
施例の結果を図４のエピタキシャル層の厚さとリーク電
流の関係として示したグラフである。
施例の結果を図４のエピタキシャル層の厚さとリーク電
流の関係として示したグラフである。
【図６】本発明に係る半導体装置の製造方法の第４の実
施例の結果を４００℃水素熱処理の時間とリーク電流の
関係として示したグラフである。
施例の結果を４００℃水素熱処理の時間とリーク電流の
関係として示したグラフである。
【図７】本発明に係る半導体装置の製造方法の第５及び
第６の実施例で作製した半導体装置のウェーハの断面図
である。
第６の実施例で作製した半導体装置のウェーハの断面図
である。
【図８】本発明に係る半導体装置の製造方法の第５の実
施例の結果を図７のｐ型Ｓｉ無欠陥層の厚さとリーク電
流の関係として示したグラフである。
施例の結果を図７のｐ型Ｓｉ無欠陥層の厚さとリーク電
流の関係として示したグラフである。
【図９】本発明に係る半導体装置の製造方法の第６の実
施例の結果を４００℃水素熱処理の時間とリーク電流の
関係として示したグラフである。
施例の結果を４００℃水素熱処理の時間とリーク電流の
関係として示したグラフである。
【図１０】本発明に係る半導体装置の製造方法の第７の
実施例でｐ型Ｓｉエピタキシャル層２の厚さを５μｍ、
１０μｍ、２０μｍの３種類とした時のメモリセルの電
荷保持時間とビット数／全体のビット数の関係を示すグ
ラフである。
実施例でｐ型Ｓｉエピタキシャル層２の厚さを５μｍ、
１０μｍ、２０μｍの３種類とした時のメモリセルの電
荷保持時間とビット数／全体のビット数の関係を示すグ
ラフである。
【図１１】本発明に係る半導体装置の製造方法の第８の
実施例でメモリセル形成プロセスの最終工程に４００℃
水素熱処理時間を２０分、６０分、１４０分行った時の
メモリセルの電荷保持時間とビット数／全体のビット数
の関係を示すグラフである。
実施例でメモリセル形成プロセスの最終工程に４００℃
水素熱処理時間を２０分、６０分、１４０分行った時の
メモリセルの電荷保持時間とビット数／全体のビット数
の関係を示すグラフである。
【図１２】本発明に係る半導体装置の製造方法の第９の
実施例でｐ型Ｓｉエピタキシャル層２の厚さを５μｍ、
１０μｍ、２０μｍの３種類とした時の固体撮像装置の
白傷レベルを示すグラフである。
実施例でｐ型Ｓｉエピタキシャル層２の厚さを５μｍ、
１０μｍ、２０μｍの３種類とした時の固体撮像装置の
白傷レベルを示すグラフである。
【図１３】本発明に係る半導体装置の製造方法の第１０
の実施例で固体撮像装置形成プロセスの最終工程として
行った４００℃水素熱処理時間を２０分、６０分、１４
０分行った時の固体撮像装置の白傷レベルを示すグラフ
である。
の実施例で固体撮像装置形成プロセスの最終工程として
行った４００℃水素熱処理時間を２０分、６０分、１４
０分行った時の固体撮像装置の白傷レベルを示すグラフ
である。
【図１４】本発明に係る半導体装置の製造方法の第１１
の実施例で固体撮像装置形成プロセスの最終工程として
行った種々温度の水素熱処理においてＦｅが２０μm拡
散する拡散時間を示すグラフである。
の実施例で固体撮像装置形成プロセスの最終工程として
行った種々温度の水素熱処理においてＦｅが２０μm拡
散する拡散時間を示すグラフである。
１ ｐ＋型Ｓｉ基板 ２ ｐ型Ｓｉエピタキシャル層 ３ ｐ型ウェル ４ ｎ型イオン注入層 ５ 素子分離用ＳｉＯ2 ６ 層間絶縁膜 ７ 多結晶Ｓｉ電極 ８ 結晶欠陥を１×１０6／cm3以上含んだｐ型Ｓｉ基板 ９ ｐ型Ｓｉ−ＣＺ基板 １０ ｐ型Ｓｉ無欠陥層
Claims (4)
- 【請求項１】 半導体デバイス製造の最終工程におい
て、新たに３３０℃から８００℃の水素熱処理を施すよ
うにして、前記半導体デバイス製造により製造されるウ
ェーハ中の不純物をゲッタリングするようにしたことを
特徴とする半導体装置の製造方法。 - 【請求項２】 前記水素熱処理がエピタキシャルウェー
ハについて行われ、この水素熱処理が、ゲッタリングす
る所望の汚染元素の拡散距離が前記エピタキシャル層の
厚さ以上になるような時間で行われる請求項１に記載の
半導体装置の製造方法。 - 【請求項３】 エピタキシャルウェーハのエピタキシャ
ル層を積んだ基板が結晶欠陥を１×１０6／ｃｍ3以上含
んだ基板であり、前記水素熱処理が、ゲッタリングする
所望の汚染元素の拡散距離が前記エピタキシャル層の厚
さ以上になるような時間で行われる請求項１に記載の半
導体装置の製造方法。 - 【請求項４】 前記水素熱処理が、無欠陥層が表面にあ
るＳｉウェーハに行われ、この水素熱処理が、ゲッタリ
ングする所望の汚染元素の拡散距離が前記無欠陥層の厚
さ以上になるような時間で行われる請求項１に記載の半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33065297A JPH11162991A (ja) | 1997-12-01 | 1997-12-01 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33065297A JPH11162991A (ja) | 1997-12-01 | 1997-12-01 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11162991A true JPH11162991A (ja) | 1999-06-18 |
Family
ID=18235073
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33065297A Pending JPH11162991A (ja) | 1997-12-01 | 1997-12-01 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11162991A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005051040A (ja) * | 2003-07-29 | 2005-02-24 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法及び半導体基板 |
| JP2005317853A (ja) * | 2004-04-30 | 2005-11-10 | Japan Science & Technology Agency | シリコン結晶中のＣｕ不純物のゲッタリング方法 |
| JP2006319173A (ja) * | 2005-05-13 | 2006-11-24 | Sharp Corp | 半導体装置およびその製造方法 |
| JP2009206431A (ja) * | 2008-02-29 | 2009-09-10 | Sumco Corp | シリコン基板とその製造方法 |
-
1997
- 1997-12-01 JP JP33065297A patent/JPH11162991A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005051040A (ja) * | 2003-07-29 | 2005-02-24 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法及び半導体基板 |
| JP2005317853A (ja) * | 2004-04-30 | 2005-11-10 | Japan Science & Technology Agency | シリコン結晶中のＣｕ不純物のゲッタリング方法 |
| JP2006319173A (ja) * | 2005-05-13 | 2006-11-24 | Sharp Corp | 半導体装置およびその製造方法 |
| JP2009206431A (ja) * | 2008-02-29 | 2009-09-10 | Sumco Corp | シリコン基板とその製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4053335A (en) | Method of gettering using backside polycrystalline silicon | |
| US6140213A (en) | Semiconductor wafer and method of manufacturing same | |
| KR100642627B1 (ko) | 다결정 실리콘 구조물의 제조 방법 | |
| JP2002353434A (ja) | 固体撮像装置の製造方法 | |
| JPH07142421A (ja) | 半導体装置のシャロージャンクション形成方法および形成装置 | |
| JPH06232141A (ja) | 半導体基板の作成方法及び固体撮像装置の製造方法 | |
| CN1034893C (zh) | 去除硅中的杂质及提高其少数载流子寿命的方法 | |
| US6344092B1 (en) | Epitaxial semiconductor substrate, manufacturing method thereof, manufacturing method of semiconductor device and manufacturing method of solid-state imaging device | |
| US5789308A (en) | Manufacturing method for wafer slice starting material to optimize extrinsic gettering during semiconductor fabrication | |
| JP4613886B2 (ja) | 固体撮像素子の製造方法、及び半導体基板の製造方法 | |
| JP2008109143A (ja) | 半導体基板の製造方法 | |
| JP2007317760A (ja) | 半導体装置及びその製造方法 | |
| JPH11251322A (ja) | エピタキシャルシリコン基板及び固体撮像装置並びにこれらの製造方法 | |
| JPH11162991A (ja) | 半導体装置の製造方法 | |
| JP3579069B2 (ja) | 半導体装置の製造方法 | |
| US7084459B2 (en) | SOI substrate | |
| JP2004165225A (ja) | 半導体基板の製造方法、固体撮像装置の製造方法及び固体撮像装置用の選別方法 | |
| JP3941075B2 (ja) | エピタキシャルシリコン基板及び固体撮像装置並びにこれらの製造方法 | |
| JP2002134511A (ja) | 半導体基板の製造方法および固体撮像装置の製造方法 | |
| JPH11288942A (ja) | 半導体装置の製造方法 | |
| JPH10303207A (ja) | 半導体ウエハおよびその製造方法、ならびに半導体集積回路装置 | |
| JP3673538B2 (ja) | 不揮発性半導体記憶装置の形成方法 | |
| JPH10509276A (ja) | Ｃｍｏｓ集積回路用のエピタキシャル半導体ウエーハ | |
| JPH10247731A (ja) | 半導体ウエハおよびその製造方法ならびに半導体集積回路装置およびその製造方法 | |
| Shirai et al. | Effect of oxidation‐induced stacking faults on dielectric breakdown characteristics of thermal silicon dioxide |