JPH11163032A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】半導体メモリの複数の回路ブロックの電源分離
方式に関する複数種類の組み合わせのうちの最適な組み
合わせを簡単に探索し、製造コストを削減する。 【解決手段】３個の回路ブロック１１、１２、１３の電
源配線に連なるように形成された電源系のパッド（１１
ｃ、１２１ｃ、１２２ｃ、１３ｃ）、（１１ｄ、１２１
ｄ、１２２ｄ、１３ｄ）が形成された半導体チップ１０
と、回路ブロック数より少数の２対の電源系のインナー
リード（１６１、１６２）、（１７１、１７２）と、入
力回路ブロック用および出力回路ブロック用の電源系の
インナーリードとパッドとを接続するボンディングワイ
ヤー（１８１ａ、１８３ａ）、（１８１ｂ、１８３ｂ）
と、周辺回路ブロック用の電源系のパッドと入力回路ブ
ロック用の電源系のインナーリードとを接続するボンデ
ィングワイヤー（１８２ａ、１８２ｂ）とを具備する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体チップ上の
電源系のボンディングパッドとチップ搭載用のリードフ
レームの電源系のインナーリード部とをボンディングワ
イヤーにより接続した半導体装置に係り、特に半導体チ
ップ上に形成された複数の回路ブロックの電源系のボン
ディングパッドの数よりも電源系のインナーリード部の
数が少ない半導体装置に関するもので、半導体記憶装置
などに使用されるものである。

【０００２】

【従来の技術】従来、半導体チップ上に形成された複数
の回路ブロックの電源系のボンディングパッドの数より
も電源系のインナーリード部の数が少ない半導体装置に
おいては、電源系のボンディングパッドが形成されてい
る回路ブロックの電源配線と電源系のボンディングパッ
ドが形成されていない回路ブロックの電源配線とをオプ
ション配線（通常、金属配線）を介して接続する方式が
採用されている。

【０００３】図３は、従来の半導体記憶装置におけるチ
ップ上のパターンレイアウトの一例、リードフレームの
インナーリード部の一部、ボンディングワイヤーの一部
を示す平面図である。

【０００４】図３において、半導体チップ５０上の中央
部には、複数の回路ブロック（例えば入力回路ブロック
５１、周辺回路ブロック５２、出力回路ブロック５３）
が形成されている。

【０００５】上記複数の回路ブロックのうち、一部の回
路ブロック（本例では入力回路ブロック５１および出力
回路ブロック５３）には、それぞれ対応してその一対の
電源配線（電源電位供給用の電源線６１および接地電位
供給用の接地線６２）に連なる一対の電源系のパッド
（電源電位用の電源パッド６３および接地電位用の接地
パッド６４）が回路ブロック近傍でチップ周辺部にそれ
ぞれ形成されているが、残りの回路ブロック（本例では
周辺回路ブロック５２）の一対の電源配線６１、６２に
対応する電源系のパッドは形成されていない。

【０００６】一方、前記半導体チップ５０をベッド部上
に搭載するリードフレームは、前記入力回路ブロック５
１に連なる一対の電源系のパッド６３、６４に対応して
一対の電源系のインナーリード部（電源電位用インナー
リード部６５および接地電位用インナーリード部６６）
が形成されており、同様に、前記出力回路ブロック５３
に連なる一対の電源系のパッド６３、６４に対応して一
対の電源系のインナーリード部６７、６８が形成されて
いる。

【０００７】そして、前記入力回路ブロック５１に連な
る一対の電源系のパッド６３、６４とそれに対応する一
対の電源系のインナーリード部６５、６６との間が一対
のボンディングワイヤー６７により接続されることによ
り電源が供給される。

【０００８】同様に、前記出力回路ブロック５３に連な
る一対の電源系のパッド６３、６４とそれに対応する一
対の電源系のインナーリード部６７、６８との間がボン
ディングワイヤー６７により接続されることにより電源
が供給される。

【０００９】これに対して、前記周辺回路ブロック５２
の一対の電源配線６１、６２は、選択的にパターンが形
成されるオプション配線６９を介して、少なくとも前記
入力回路ブロック５１の一対の電源配線６１、６２また
は前記出力回路ブロック５３の一対の電源配線６１、６
２に接続されている（本例では前記入力回路ブロック５
１の一対の電源配線６１、６２および前記出力回路ブロ
ック５３の一対の電源配線６１、６２の両方に接続され
ている）。

【００１０】なお、前記オプション配線６９は、電源配
線６１、６２と同様の材質の金属配線（通常、アルミニ
ウム、タングステンなど）が使用される。ところで、個
々のデバイス毎に回路ブロック５１〜５３の回路パター
ンが異なるのに応じて、前記オプション配線６９により
相互に接続される回路ブロックの組み合わせについて、
回路ブロック相互間における電源ノイズ等の影響が最小
になるように最適化を図る必要が生じる。

【００１１】本例では、入力回路ブロック５１の一対の
電源配線と周辺回路ブロック５２の一対の電源配線とを
接続して出力回路ブロック５３の一対の電源配線のみを
分離するのか、出力回路ブロック５３の一対の電源配線
と周辺回路ブロック５２の一対の電源配線とを接続して
入力回路ブロックの一対の電源配線のみを分離するの
か、あるいは、全ての回路ブロック５１〜５３の一対の
電源配線相互を接続するのが良いかの３種類の組み合わ
せを考慮する必要がある。

【００１２】このような電源配線の接続の組み合わせ
は、一対の電源配線の接続の組み合わせのほかに、電源
線のみの接続の組み合わせと接地線のみの接続の組み合
わせでも発生するので、計６種類の組み合わせを考慮す
る必要がある。

【００１３】上記したような電源分離方式に関する複数
種類の組み合わせは、半導体装置の種類や個々の特性に
応じて異なるので、上記複数種類の組み合わせの内でど
の組み合わせが一番良いのか（最適化のルール）は現在
のところ不明であり、回路パターンの設計の段階で事前
に最適化の判断を行うことは非常に困難である。

【００１４】現状では、回路ブロック相互間における電
源ノイズ等の影響が最小になるような最も望ましい回路
ブロックの組み合わせを見出すために、異なる組み合わ
せの回路ブロックの電源配線相互がオプション配線６９
により接続された複数種類の半導体装置を実際に製造
し、回路特性の評価を行い、この結果に基づいて量産化
のための最適な電源配線パターンを決定している。

【００１５】しかし、これに伴い、設計期間の長期化と
複数種類のパターンマスクの作成などによる製造コスト
の増大をまねいており、大きな問題となっている。ここ
で、図３の半導体記憶装置の電源配線系の等価回路を示
す図４を参照しながら、前記電源ノイズ等の影響につい
て説明する。

【００１６】前記出力回路ブロック５３にデータ出力バ
ッファ回路７３を有する半導体記憶装置をシステム製品
に組み込む場合、この半導体記憶装置のデータ出力バッ
ファ回路７３の電源電位Ｖcc、接地電位Ｖssは、それぞ
れチップ外部の電源装置から電源経路（一対の電源系の
インナーリード部６７、６８、一対の電源パッド６３、
６４および出力回路ブロック５３の一対の電源配線６
１、６２）を介して供給される。

【００１７】このため、データ出力バッファ回路７３の
出力を変化させる時に、電源経路に存在するインダクタ
ンスＬと出力電流の変化率（配線に流れる電流の時間的
変化の割合）ｄｉ／ｄｔとの積Ｌ×ｄｉ／ｄｔにより決
まる誘導起電圧Δｖによって電源電位Ｖccの低下や接地
電位Ｖssの上昇が発生する。これらの電位変動は電源ノ
イズとなり、また、データ出力バッファ回路７３のトラ
ンジスタを介して出力ノードに出力ノイズ（同時スイッ
チングノイズ；ＳＳＮ）として現れる。

【００１８】電源ノイズや出力ノイズにより半導体記憶
装置の周辺回路ブロック５２の内部回路７２に引き起こ
される誤動作としては種々あるが、その１つにセンスア
ンプ回路の誤動作がある。通常、センスアンプ回路は、
半導体記憶装置においてデータを高速に読み出すため
に、極めて微小な電位変化を検知する必要がある。

【００１９】しかし、このセンスアンプ回路にも半導体
記憶装置内部の電源電位Ｖcc、接地電位Ｖssが供給され
ているので、この電位ノイズによりセンスアンプ回路の
誤動作が引き起こされる。

【００２０】例えば差動増幅型のセンスアンプ回路は２
つの入力ノードの電位を比較し、その電位の高低に応じ
て“０”レベルもしくは“１”レベルのデータを出力す
る。この時、上記２つの入力ノードの寄生容量の差など
によりＶcc電位あるいはＶss電位の変化に対する応答
（追従速度）が異なり、２つの入力ノードの電位が一時
的に逆転し、誤ったデータがセンスアンプ回路から出力
されるという誤動作が生じることになる。

【００２１】このような誤動作は、センスアンプ回路の
２つの入力ノードの電位差が小さいほど起こり易い。し
かし、読み出し速度の高速化のためには、上記２つの入
力ノードの電位差は小さいほどよく、高速性が要求され
る半導体記憶装置では、上記したような誤動作がますま
す起こり易くなる。

【００２２】さらに、前記したような電源ノイズや出力
ノイズにより入力回路ブロック５１の例えばアドレス入
力バッファ回路７１でも誤動作が生じる。即ち、前記し
たような電源ノイズは、データを外部に出力している半
導体記憶装置の内部で発生する。従って、データを外部
に出力している半導体記憶装置の内部で電源ノイズが発
生しても、このアドレス入力バッファ回路７１に他の半
導体集積回路から入力するデータの電位レベルは変化し
ないので、これにより誤動作が引き起こされる。

【００２３】例えば“０”レベルのデータがアドレス入
力バッファ回路７１に入力しているとき、半導体記憶装
置の接地電位Ｖssが負方向に変動すると、この接地電位
Ｖssを基準としているアドレス入力バッファ回路７１
は、上記入力データの“０”レベルと接地電位Ｖssとの
差が大きくなるので接地電位Ｖssを基準に考えると、相
対的に入力データの“０”レベルの電位が上昇したこと
になり、アドレス入力バッファ回路７１は入力データが
“０”レベルであるにも拘らず、これを“１”レベルと
して読み取って周辺回路ブロック５２に伝達してしま
い、これにより誤動作が生じる。

【００２４】即ち、上述したように、半導体素子の微細
化に伴う動作の高速化が進むにつれて前記電源ノイズや
出力ノイズが大きくなると、同じ集積回路内の回路の誤
動作や、上記出力が入力する他の集積回路の入力回路の
誤動作を引き起こすという問題が生じている。特に、同
じ集積回路内の複数の出力バッファ回路７３の出力が同
時に変化する場合には、電位変動の発生量が特に大きく
なるので、非常に大きな問題になる。

【００２５】上記したような電源ノイズや出力ノイズを
小さくするために、前記電源経路のインダクタンスＬを
小さくするように努力したり、前記出力電流の変化率ｄ
ｉ／ｄｔを小さくするように努力している。

【００２６】しかし、前記インダクタンスＬは、集積回
路のパッケージのリードフレームや接続配線の長さで決
まり、それを小さくすることは容易ではない。通常、設
計仕様として、出力信号の速度（立上り時間ｔｒや立下
り時間ｔｆ）、信号伝搬線路の伝搬遅延時間ｔｐｄが規
定されており、前記ｄｉ／ｄｔを小さくすると、ｔｒや
ｔｆ、ひいては、ｔｐｄが大きくなり、仕様値を満たす
ことが不可能になる。

【００２７】換言すれば、出力信号を高速化すれば、出
力バッファ回路の出力電流値を大きくする必要があり、
出力信号の速度が決まれば、前記ｄｉ／ｄｔの下限が決
まってしまうので、単純に前記ｄｉ／ｄｔを小さくする
ことはできず、前記電位変動を小さくすることが困難で
あった。

【００２８】そこで、図３に示したように、電源ノイズ
や出力ノイズの発生源である前記出力バッファ回路７３
を含む出力回路ブロック５３の電源配線を他の回路ブロ
ック５１、５２の電源配線と分離する（回路ブロック相
互間の電源分離を行う）ことにより、電源ノイズや出力
ノイズの影響が最小になるように最適化を図っている。

【００２９】

【発明が解決しようとする課題】上記したように従来の
半導体装置は、複数の回路ブロックの電源分離方式に関
する複数種類の組み合わせのうちの最適な組み合わせを
設計段階で事前に最適化の判断を行うことは非常に困難
であり、設計期間の長期化と複数種類のパターンマスク
の作成などによる製造コストの増大をまねくという問題
があった。

【００３０】本発明は上記の問題点を解決すべくなされ
たもので、複数の回路ブロックの電源分離方式に関する
複数種類の組み合わせのうちの最適な組み合わせを比較
的簡単に探索することが可能になり、製造コストの増大
を抑制し得る半導体装置を提供することを目的とする。

【００３１】

【課題を解決するための手段】本発明の半導体装置は、
それぞれ電源電位供給用配線および接地電位供給用配線
を含む複数（ｎ）個の回路ブロックが形成された半導体
チップと、前記半導体チップ上で前記ｎ個の回路ブロッ
クに対応してそれぞれの電源電位供給用配線および接地
電位供給用配線に電気的に連なるように形成されたｎ対
を少なくとも含む複数対の電源系のパッドと、前記半導
体チップを搭載したベッド部、前記回路ブロックの数よ
り少数の複数（ｍ）対の電源系のインナーリードを備え
たリードフレームと、前記ｍ対のインナーリードと前記
ｎ個の回路ブロックのうちのｍ個の回路ブロックに対応
するｍ対の電源系のパッドとを対応して接続する２ｍ本
の第１のボンディングワイヤーと、前記ｎ個の回路ブロ
ックのうちの前記ｍ個の回路ブロック以外の（ｎ−ｍ）
個の回路ブロックに対応する（ｎ−ｍ）対の電源系のパ
ッドと前記ｍ対のインナーリードの一部とを接続する２
（ｎ−ｍ）本の第２のボンディングワイヤーとを具備す
ることを特徴とする。

【００３２】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。図１は、本発明の第１の実
施の形態に係る半導体記憶装置におけるチップ上のパタ
ーンレイアウトの一例、リードフレームのインナーリー
ド部の一部、ボンディングワイヤーの一部を示す平面図
である。なお、チップ上の配線に関しては電源系の一部
のみを示している。

【００３３】＜第１実施例＞図１において、半導体チッ
プ１０は、周辺部領域に各種のボンディングパッド（電
源系のパッド、信号系のパッドなど）が形成された周辺
パッド構造を有するものであり、その中央部には、複数
（ｎ）個の回路ブロック（例えば入力回路ブロック１
１、周辺回路ブロック１２、出力回路ブロック１３）が
形成されている。

【００３４】前記入力回路ブロック１１の電源配線（電
源電位供給用の電源線１１ａおよび接地電位供給用の接
地線１１ｂ）に電気的に連なるように、一対の電源系の
パッド（電源電位用の電源パッド１１ｃおよび接地電位
用の接地パッド１１ｄ）が入力回路ブロックの近傍でチ
ップ周辺部に形成されている。

【００３５】この場合、前記電源線１１ａおよび接地線
１１ｂは、それぞれ対応して同一配線層あるいは別の配
線層の金属配線（例えばアルミニウム配線）１４を介し
て電源パッド１１ｃおよび接地パッド１１ｄに接続され
ている。

【００３６】同様に、前記出力回路ブロック１３の電源
配線（電源電位供給用の電源線１３ａおよび接地電位供
給用の接地線１３ｂ）に電気的に連なるように、一対の
電源系のパッド（電源パッド１３ｃおよび接地パッド１
３ｄ）が出力回路ブロックの近傍でチップ周辺部に形成
されている。

【００３７】この場合、前記電源線１３ａおよび接地線
１３ｂは、それぞれ対応して同一配線層あるいは別の配
線層の金属配線（例えばアルミニウム配線）１４を介し
て電源パッド１３ｃおよび接地パッド１３ｄに接続され
ている。

【００３８】これに対して、前記周辺回路ブロック１２
の電源配線（電源電位供給用の電源線１２ａおよび接地
電位供給用の接地線１２ｂ）に電気的に連なるように、
二対の電源系のパッド（電源パッド１２１ｃ、１２２ｃ
および接地パッド１２１ｄ、１２２ｄ）が周辺回路ブロ
ックの近傍でチップ周辺部に形成されている。

【００３９】この場合、前記電源線１２ａおよび接地線
１２ｂは、それぞれ対応して同一配線層あるいは別の配
線層の金属配線（例えばアルミニウム配線）１４を介し
て電源パッド１２１ｃ、１２２ｃおよび接地パッド１２
１ｄ、１２２ｄに接続されている。

【００４０】また、上記周辺回路ブロック１２に対応す
る二対の電源系のパッドのうち、第１の対をなす電源系
の各パッド（１２１ｃ、１２１ｄ）は入力回路ブロック
１１の一対の電源系の各パッド（１１ｃ、１１ｄ）の近
傍に形成されており、第２の対をなす電源系の各パッド
（１２２ｃ、１２２ｄ）は出力回路ブロック１３の一対
の電源系の各パッド（１３ｃ、１３ｄ）の近傍に形成さ
れている。

【００４１】１６１および１６２は前記チップをベッド
部に搭載したリードフレームのインナーリード部のうち
の電源電位用のインナーリード部、１７１および１７２
は前記リードフレームのインナーリード部のうちの接地
電位用のインナーリード部、１８１ａ〜１８３ａ、１８
１ｂ〜１８３ｂはボンディングワイヤーである。

【００４２】これらのチップ１０、インナーリード部１
６１、１６２、１７１、１７２、ボンディングワイヤー
１８１ａ〜１８３ａ、１８１ｂ〜１８３ｂは、樹脂（図
示せず）などで覆われてパッケージングされている。

【００４３】なお、半導体チップ１０上に形成された複
数の回路ブロックの数（３）よりも、前記リードフレー
ムの電源系のインナーリード部の対数（２）が少ないの
で、本例では、パッド・インナーリード部間のボンディ
ング接続が以下に述べるように実施されている。

【００４４】即ち、前記入力回路ブロック１１に対応し
て形成されている一対の電源系の各パッド１１ｃ、１１
ｄは、外部から電源電位Ｖcc(1) および接地電位Ｖss
(1) が供給される第１の対をなす電源系の各インナーリ
ード部１６１、１７１に対応して第１のボンディングワ
イヤー１８１ａ、１８１ｂにより接続されることにより
電源電位Ｖcc(1) および接地電位Ｖss(1) が供給され
る。

【００４５】また、前記出力回路ブロック１３に対応し
て形成されている一対の電源系の各パッド１３ｃ、１３
ｄは、外部から電源電位Ｖcc(2) および接地電位Ｖss
(2) が供給される第２の対をなす電源系の各インナーリ
ード部１６２、１７２に対応して第２のボンディングワ
イヤー１８３ａ、１８３ｂにより接続されることにより
電源電位Ｖcc(2) および接地電位Ｖss(2) が供給され
る。

【００４６】これに対して、前記周辺回路ブロック１２
に対応して形成されている二対の電源系のパッドのうち
の一対の電源系の各パッド（本例では第１の対をなす電
源系の各パッド１２１ｃ、１２１ｄ）は、前記入力回路
ブロック１１に対応して形成されている電源パッド１１
ｃ、１１ｄに接続されている一対の電源系の各インナー
リード部１６１、１７１に対応して第２のボンディング
ワイヤー１８２ａ、１８２ｂにより接続されることによ
り電源電位Ｖcc(1) および接地電位Ｖss(1) が供給され
る。

【００４７】つまり、上記したように周辺回路ブロック
１２と他の回路ブロック１１とで共用されている一対の
電源系のインナーリード部１６１、１７１には、それぞ
れ２本のボンディングワイヤー（１８１ａ、１８２
ａ）、（１８１ｂ、１８２ｂ）が接続されている。

【００４８】なお、周辺回路ブロック１２は、対応して
形成されている二対の電源系のパッド（１２１ｃ、１２
１ｄ）、（１２２ｃ、１２２ｄ）のうちの少なくとも一
対の電源系のパッドが、他の回路ブロックに対応して形
成されている複数対の電源系のインナーリード部のうち
の一対のインナーリード部（１６１、１７１）あるいは
（１６２、１７２）に共通に接続されることにより、電
源の供給が可能である。

【００４９】つまり、周辺回路ブロック１２と他の回路
ブロック１１あるいは１３とで共用される電源系のイン
ナーリード部（１６１、１７１）あるいは（１６２、１
７２）には、それぞれ２本のボンディングワイヤー（１
８１ａ、１８２ａ）、（１８１ｂ、１８２ｂ）あるいは
（１８２ａ、１８３ａ）、（１８２ｂ、１８３ｂ）が接
続されることになる。

【００５０】上記第１実施例の半導体装置によれば、半
導体装置の種類や個々の特性に応じて最適な電源分離の
組み合わせが異なるとしても、チップとして１種類だけ
を製造し、周辺回路ブロック１２に対応するオプション
のボンディングワイヤー（第２のボンディングワイヤー
１８２ａ、１８２ｂ）の接続先を変更した複数種類のデ
バイスについて電源ノイズ等の影響を評価した結果に基
づいて最適な電源分離の組み合わせを選択し、量産化に
際して、周辺回路ブロックに対応するオプションのボン
ディングワイヤーの接続先を複数対の電源系のインナー
リード部（１６１、１７１）、（１６２、１７２）の中
から選択することが可能になる。

【００５１】従って、従来は電源ノイズ等の影響を評価
するために電源配線と同様の材質のオプション配線（通
常、アルミニウム、タングステンなどの金属配線）のパ
ターンが異なる複数種類のデバイスを製造していたのと
比べて、設計期間の短縮化と製造コストの低減化を図る
ことができる。

【００５２】なお、前記ボンディングワイヤー１８１ａ
〜１８３ａ、１８１ｂ〜１８３ｂは、一般に金等の低抵
抗、低インダクタンスの材質を用いるので、従来の電源
配線と同様の材質のオプション配線と比べて本発明の半
導体装置の性能が低下するおそれはない。

【００５３】＜第１実施例の変形例＞前記第１実施例で
は、周辺回路ブロック１２の一対の電源配線を単位とし
て電源分離方式を適用した例について説明したが、周辺
回路ブロック１２の電源線１２ａのみに電源分離方式を
適用してもよく、また、周辺回路ブロック１２の接地線
１２ｂのみに電源分離方式を適用してもよい。

【００５４】即ち、周辺回路ブロック１２の接地線１２
ｂを他の回路ブロック１１、１３の接地線１１ｂ、１３
ｂと共通に形成し、周辺回路ブロック１２の電源線１２
ａに連なる電源パッド１２１ｃ、１２２ｃの少なくとも
一方を、入力回路ブロック１１の電源線１１ａに連なる
電源パッドａａｃに対応してボンディング接続されてい
るインナーリード１６１または出力回路ブロック１３の
電源線１３ａに連なる電源パッド１３ｃに対応してボン
ディング接続されているインナーリード１６２にボンデ
ィング接続するようにしてもよい。

【００５５】あるいは、周辺回路ブロック１２の電源線
１２ａを他の回路ブロック１１、１３の電源線１１ａ、
１３ａと共通に形成し、周辺回路ブロック１２の接地線
１２ｂに連なる接地パッド１２１ｄ、１２２ｄの少なく
とも一方を、入力回路ブロック１１の接地線１１ｂに連
なる接地パッド１１ｄに対応してボンディング接続され
ているインナーリード１７１または出力回路ブロック１
３の接地線１３ｂに連なる接地パッド１３ｄに対応して
ボンディング接続されているインナーリード１７２にボ
ンディング接続するようにしてもよい。

【００５６】＜第２実施例＞図２は、本発明の第２の実
施の形態に係る半導体記憶装置のチップ上のパターンレ
イアウトの一例、リードフレームのインナーリード部の
一部、ボンディングワイヤーの一部を示す平面図であ
る。なお、チップ上の配線に関しては電源系の一部のみ
を示している。

【００５７】図２において、半導体チップ２０は、各種
のボンディングパッド（電源パッド、入出力パッドな
ど）がチップ中央部領域の横方向に並ぶように形成され
たセンターパッド構造のものであり、上記パッド形成部
以外の領域には例えばＤＲＡＭ回路が形成されている。

【００５８】本例では、上記ＤＲＡＭ回路は電源供給系
に関して複数の回路ブロックに区分されている、つま
り、入力バッファ回路を含む入力回路ブロック２１と、
メモリセルアレイ２２およびその周辺回路を含む周辺回
路ブロック２２と、出力バッファ回路を含む出力回路ブ
ロック２３とに区分されている。

【００５９】上記入力回路ブロック２１および出力回路
ブロック２３はそれぞれチップ中央部領域の一部に配設
されており、前記セルアレイ２２は（例えば４個のセル
アレイ（１）〜セルアレイ（４）に分割されてチップ中
央部領域を避けた４隅部の領域に分散配置されており、
前記周辺回路はチップ中央部領域の縦方向の領域に配設
されている。

【００６０】前記ボンディングパッドは、横方向に二列
に配列されており、１列目の各パッドの位置と２列目の
各パッドの位置とは横方向にパッド配列ピッチの半分程
度だけずれて形成されている。

【００６１】上記ボンディングパッドには、前記入力回
路ブロック２１用の一対の電源系のパッド（１１ｃ、１
１ｄ）、出力回路ブロック２３用の一対の電源系のパッ
ド（１３ｃ、１３ｄ）、周辺回路ブロック２２用の二対
の電源系のパッド（１２１ｃ、１２１ｄ）、（１２２
ｃ、１２２ｄ）が含まれている。

【００６２】そして、前記入力回路ブロック２１の一対
の電源配線は、同一配線層あるいは別の配線層の金属配
線（例えばアルミニウム配線）（２１ａ、２１ｂ）を介
して入力回路ブロック２１用の一対の電源系のパッド
（１１ｃ、１１ｄ）にそれぞれ対応して電気的に連なっ
ている。

【００６３】同様に、前記出力回路ブロック２３の一対
の電源配線は、同一配線層あるいは別の配線層の金属配
線（例えばアルミニウム配線）（２３ａ、２３ｂ）を介
して出力回路ブロック２３用の一対の電源系のパッド
（１３ｃ、１３ｄ）にそれぞれ対応して電気的に連なっ
ている。

【００６４】これに対して、前記周辺回路ブロック２２
の一対の電源配線は、同一配線層あるいは別の配線層の
金属配線（例えばアルミニウム配線）（２２ａ、２２
ｂ）を介して上記周辺回路ブロック２２用の二対の電源
系のパッド（１２１ｃ、１２１ｄ）、（１２２ｃ、１２
２ｄ）にそれぞれ対応して電気的に連なっている。

【００６５】一方、前記半導体チップを搭載するリード
フレームの電源系のインナーリードは、前記回路ブロッ
ク数（３）より少数の対数だけ、本例では二対（１６
１、１７１）、（１６２、１７２）形成されている。

【００６６】この場合、外部から電源電位Ｖcc(1) およ
び接地電位Ｖss(1) が供給される第１の対をなす電源系
の各インナーリード（１６１、１７１）は、それぞれ対
応して前記入力回路ブロック２１用の一対の電源系の各
パッド（１１ｃ、１１ｄ）の比較的近傍に位置するよう
に、パッドの位置あるいはインナーリードの位置が設計
されている。

【００６７】同様に、外部から電源電位Ｖcc(2) および
接地電位Ｖss(2) が供給される第２の対をなす電源系の
各インナーリード（１６２、１７２）は、それぞれ対応
して前記出力回路ブロック２３用の一対の電源系の各パ
ッド（１３ｃ、１３ｄ）の比較的近傍に位置するよう
に、パッドの位置あるいはインナーリードの位置が設計
されている。

【００６８】また、前記周辺回路ブロック２２用の二対
の電源系のパッド（１２１ｃ、１２１ｄ）、（１２２
ｃ、１２２ｄ）のうち、第１の対をなす電源系の各パッ
ド（１２１ｃ、１２１ｄ）は、前記入力回路ブロック２
１用の一対の電源系の各パッド（１１ｃ、１１ｄ）の比
較的近傍に位置し、第２の対をなす電源系の各パッド
（１２２ｃ、１２２ｄ）は前記出力回路ブロック２３用
の一対の電源系の各パッド（１３ｃ、１３ｄ）の比較的
近傍に位置するようにパッドの位置が設計されている。

【００６９】そして、前記第１の対をなす電源系の各イ
ンナーリード（１６１、１７１）は、前記入力回路ブロ
ック２１用の一対の電源系の各パッド（１１ｃ、１１
ｄ）に対応して第１のボンディングワイヤー１８１ａ、
１８１ｂにより接続されている。

【００７０】同様に、前記第２の対をなす電源系の各イ
ンナーリード（１６２、１７２）は、前記出力回路ブロ
ック２３用の一対の電源系の各パッド（１３ｃ、１３
ｄ）に対応して第１のボンディングワイヤー１８３ａ、
１８３ｂにより接続されている。

【００７１】これに対して、前記周辺回路ブロック２２
用の二対の電源系のパッドのうちの少なくとも一対の電
源系の各パッド（本例では前記第１の対をなす電源系の
各パッド１２１ｃ、１２１ｄ）が、前記二対の電源系の
インナーリードのうちの一対の電源系の各インナーリー
ド（本例では１６１、１７１）にのみ対応して第２のボ
ンディングワイヤー１８２ａ、１８２ｂにより接続され
ている。

【００７２】上記第２実施例の構成でも、前記第１実施
例と同様に、半導体装置の種類や個々の特性に応じて最
適な電源分離の組み合わせが異なるとしても、チップと
して１種類だけを製造し、周辺回路ブロック１２に対応
するオプションのボンディングワイヤー（第２のボンデ
ィングワイヤー１８２ａ、１８２ｂ）の接続先を変更し
た複数種類のデバイスについて電源ノイズ等の影響を評
価した結果に基づいて最適な電源分離の組み合わせを選
択し、量産化に際して、周辺回路ブロック１２に対応す
るオプションのボンディングワイヤーの接続先を複数対
の電源系のインナーリード部（１６１、１７１）、（１
６２、１７２）の中から選択することが可能になる。

【００７３】従って、従来は電源ノイズ等の影響を評価
するために電源配線と同様の材質のオプション配線（通
常、アルミニウム、タングステンなどの金属配線）のパ
ターンが異なる複数種類のデバイスを製造していたのと
比べて、設計期間の短縮化と製造コストの低減化を図る
ことができる。

【００７４】なお、前記ボンディングワイヤー１８１ａ
〜１８３ａ、１８１ｂ〜１８３ｂは、一般に金等の低抵
抗、低インダクタンスの材質を用いるので、従来の電源
配線と同様の材質のオプション配線と比べて、本発明の
半導体装置の性能が低下するおそれはない。

【００７５】＜第２実施例の変形例＞前記第２実施例で
は、周辺回路ブロック２２の一対の電源配線を単位とし
て電源分離方式を適用した例について説明したが、周辺
回路ブロック１２の電源線のみに電源分離方式を適用し
てもよく、また、周辺回路ブロック１２の接地線のみに
電源分離方式を適用してもよい。

【００７６】即ち、周辺回路ブロック１２の接地線を他
の回路ブロック１１、１３の接地線と共通に形成し、周
辺回路ブロック１２の電源線に連なる電源パッド１２１
ｃ、１２２ｃの少なくとも一方を、入力回路ブロック１
１の電源線に連なる電源パッド１１ｃに対応してボンデ
ィング接続されているインナーリード１６１または出力
回路ブロック１３の電源線に連なる電源パッド１３ｃに
対応してボンディング接続されているインナーリード１
６２にボンディング接続するようにしてもよい。

【００７７】あるいは、周辺回路ブロック２２の電源線
を他の回路ブロック１１、１３の電源線と共通に形成
し、周辺回路ブロック１２の接地線に連なる接地パッド
１２１ｄ、１２２ｄの少なくとも一方を、入力回路ブロ
ック１１の接地線に連なる接地パッド１１ｄに対応して
ボンディング接続されているインナーリード１７１また
は出力回路ブロック１３の接地線に連なる接地パッド１
３ｄに対応してボンディング接続されているインナーリ
ード１７２にボンディング接続するようにしてもよい。

【００７８】

【発明の効果】上述したように本発明の半導体装置によ
れば、複数の回路ブロックの電源分離方式に関する複数
種類の組み合わせのうちの最適な組み合わせを比較的簡
単に探索することが可能になり、製造コストの増大を抑
制することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態に係る半導体記憶装
置におけるチップ上のパターンレイアウトの一例、リー
ドフレームのインナーリード部の一部、ボンディングワ
イヤーの一部を示す平面図。

【図２】本発明の第２の実施の形態に係る半導体記憶装
置におけるチップ上のパターンレイアウトの一例、リー
ドフレームのインナーリード部の一部、ボンディングワ
イヤーの一部を示す平面図。

【図３】従来の半導体記憶装置におけるチップ上のパタ
ーンレイアウトの一例、リードフレームのインナーリー
ド部の一部、ボンディングワイヤーの一部を示す平面
図。

【図４】図３の半導体記憶装置の電源配線系の等価回路
を示す回路図。

【符号の説明】

１０…半導体チップ、 １１…入力回路ブロック、 １２…周辺回路ブロック、 １３…出力回路ブロック、 １１ａ〜１３ａ…電源電位供給用の電源配線（電源
線）、 １１ｂ〜１３ｂ…接地電位供給用の電源配線（接地
線）、 １１ｃ、１２１ｃ，１２２ｃ、１３ｃ…電源電位用のパ
ッド（電源パッド）、 １１ｄ、１２１ｄ，１２２ｄ、１３ｄ…接地電位用のパ
ッド（接地パッド）、 １４…金属配線、 １６１、１６２…電源電位用のインナーリード部、 １７１、１７２…接地電位用のインナーリード部、 １８１ａ、１８３ａ、１８１ｂ、１８３ｂ…第１のボン
ディングワイヤー、 １８２ａ、１８２ｂ…第２のボンディングワイヤー。

Claims (7)

【特許請求の範囲】
1. 【請求項１】 それぞれ電源電位供給用配線および接地
   電位供給用配線を含む複数（ｎ）個の回路ブロックが形
   成された半導体チップと、 前記半導体チップ上で前記ｎ個の回路ブロックに対応し
   てそれぞれの電源電位供給用配線および接地電位供給用
   配線に電気的に連なるように形成されたｎ対を少なくと
   も含む複数対の電源系のパッドと、 前記半導体チップを搭載したベッド部、前記回路ブロッ
   クの数より少数の複数（ｍ）対の電源系のインナーリー
   ドを備えたリードフレームと、 前記ｍ対のインナーリードと前記ｎ個の回路ブロックの
   うちのｍ個の回路ブロックに対応するｍ対の電源系のパ
   ッドとを対応して接続する２ｍ本の第１のボンディング
   ワイヤーと、 前記ｎ個の回路ブロックのうちの前記ｍ個の回路ブロッ
   ク以外の（ｎ−ｍ）個の回路ブロックに対応する（ｎ−
   ｍ）対の電源系のパッドと前記ｍ対のインナーリードの
   一部とを接続する２（ｎ−ｍ）本の第２のボンディング
   ワイヤーとを具備することを特徴とする半導体装置。
2. 【請求項２】 請求項１記載の半導体装置において、 前記複数対の電源系のパッドの各対は、それぞれ電源電
   位用の電源パッドおよび接地電位用の接地パッドからな
   り、 前記複数対の電源系のインナーリードの各対は、それぞ
   れ電源電位用のインナーリードおよび接地電位用のイン
   ナーリードからなり、 前記各ボンディングワイヤーは、前記電源パッドと電源
   電位用のインナーリードとを接続し、前記接地パッドと
   接地電位用のインナーリードとを接続することを特徴と
   する半導体装置。
3. 【請求項３】 請求項２または３記載の半導体装置にお
   いて、 前記複数対の電源系のパッドは、前記各回路ブロックの
   近傍で前記半導体チップ上の周辺部領域に形成されてい
   ることを特徴とする半導体装置。
4. 【請求項４】 請求項２または３記載の半導体装置にお
   いて、 前記複数対の電源系のパッドは、前記各回路ブロックの
   近傍で前記半導体チップ上の中央部領域に形成されてい
   ることを特徴とする半導体装置。
5. 【請求項５】 請求項１乃至４のいずれか１項に記載の
   半導体装置において、 前記各パッドの少なくとも一部とこれに対応して接続さ
   れる回路ブロックの電源電位供給用配線および接地電位
   供給用配線とは、これらと同じ配線層の金属配線により
   連なっていることを特徴とする半導体装置。
6. 【請求項６】 請求項１乃至４のいずれか１項に記載の
   半導体装置において、 前記各パッドの少なくとも一部とこれに対応して接続さ
   れる回路ブロックの電源電位供給用配線および接地電位
   供給用配線とは、これらとは別の配線層の金属配線によ
   り連なっていることを特徴とする半導体装置。
7. 【請求項７】 それぞれ電源電位供給用配線および接地
   電位供給用配線を含む複数（ｎ）個の回路ブロックが形
   成された半導体チップと、 前記半導体チップ上で前記ｎ個の回路ブロックに対応し
   てそれぞれの電源電位供給用配線または接地電位供給用
   配線に電気的に連なるように形成されたｎ個を少なくと
   も含む複数個の電源系のパッドと、 前記半導体チップを搭載したベッド部、前記回路ブロッ
   クの数より少数の複数（ｍ）個の電源系のインナーリー
   ドを備えたリードフレームと、 前記ｍ個の電源系のインナーリードと前記ｎ個の回路ブ
   ロックのうちのｍ個の回路ブロックに対応するｍ個の電
   源系のパッドとを対応して接続するｍ本の第１のボンデ
   ィングワイヤーと、 前記ｎ個の回路ブロックのうちの前記ｍ個の回路ブロッ
   ク以外の（ｎ−ｍ）個の回路ブロックに対応する（ｎ−
   ｍ）個の電源系のパッドと前記ｍ対の電源系のインナー
   リードの一部とを接続する（ｎ−ｍ）本の第２のボンデ
   ィングワイヤーとを具備することを特徴とする半導体装
   置。