JPH0475373A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH0475373A JPH0475373A JP2188103A JP18810390A JPH0475373A JP H0475373 A JPH0475373 A JP H0475373A JP 2188103 A JP2188103 A JP 2188103A JP 18810390 A JP18810390 A JP 18810390A JP H0475373 A JPH0475373 A JP H0475373A
- Authority
- JP
- Japan
- Prior art keywords
- output transistors
- output
- switching
- sense amplifiers
- chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 10
- 239000000872 buffer Substances 0.000 abstract description 12
- 230000000694 effects Effects 0.000 abstract description 4
- 239000000758 substrate Substances 0.000 abstract description 3
- 230000002238 attenuated effect Effects 0.000 abstract description 2
- 230000005540 biological transmission Effects 0.000 abstract 1
- 239000011159 matrix material Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000003321 amplification Effects 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 1
- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical compound [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
- G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Memories (AREA)
- Dram (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は、大きな負荷を駆動する出力回路と、センス
アンプ等電源電圧以下の電位振幅を増幅する回路とを有
する半導体メモリなどの半導体集積回路装置のチップ内
配置に関するものである。
アンプ等電源電圧以下の電位振幅を増幅する回路とを有
する半導体メモリなどの半導体集積回路装置のチップ内
配置に関するものである。
（従来の技術）
従来例によるこの種の装置の回路ブロック配置を第２図
に示す。
に示す。
本図は半導体メモリの一つであるＲＯＭの例である。（
文献例： １９８９１ＥＥＥ、 ｌ５ＳＣＣ８９，５Ｅ
ＳＳＩＯＮＩＯ：ＴＨＡＭｌｏ、３ Ａ ５Ｖ−ｏｎ
ｌｙ ２５６Ｋ ＢｉｔＣＭＯＳ ＦｌａｓｈＥＥＰＲ
ＯＭ” Ｐ１３２−１３３） 第２図において、１はＲＯＭチップの全体を示しており
、２はＧＮＤ （グランド）電位のポンディングパッド
、３は電源電位のポンディングパッド、４はＸＹ力方向
マトリクス状に配列されたメモリセルのアレイ（以下、
メモリマトリクスという）、５はメモリセルのゲート電
極となるＸ方向に延長形成されたリード線の、デユーダ
（以下、ロウデユーダという）、６はメモリセルのドレ
イン電極となるＹ方向に延長形成されたビット線のデユ
ーダ（以下、カラムスイッチという）である。
文献例： １９８９１ＥＥＥ、 ｌ５ＳＣＣ８９，５Ｅ
ＳＳＩＯＮＩＯ：ＴＨＡＭｌｏ、３ Ａ ５Ｖ−ｏｎ
ｌｙ ２５６Ｋ ＢｉｔＣＭＯＳ ＦｌａｓｈＥＥＰＲ
ＯＭ” Ｐ１３２−１３３） 第２図において、１はＲＯＭチップの全体を示しており
、２はＧＮＤ （グランド）電位のポンディングパッド
、３は電源電位のポンディングパッド、４はＸＹ力方向
マトリクス状に配列されたメモリセルのアレイ（以下、
メモリマトリクスという）、５はメモリセルのゲート電
極となるＸ方向に延長形成されたリード線の、デユーダ
（以下、ロウデユーダという）、６はメモリセルのドレ
イン電極となるＹ方向に延長形成されたビット線のデユ
ーダ（以下、カラムスイッチという）である。
チップの上辺のポンディングパッドは、３以外全て入力
パッドであることから、チップ最上部に入力バッフアマ
が備えられている。また、８はセンスアンプ、９は出力
ハッファであり、出力パソド１１のあるチップ最下部に
は出力トランジスタ１゜がある。
パッドであることから、チップ最上部に入力バッフアマ
が備えられている。また、８はセンスアンプ、９は出力
ハッファであり、出力パソド１１のあるチップ最下部に
は出力トランジスタ１゜がある。
続いて、この従来例による回路ブロックの動作について
述べる。
述べる。
外部から入力されたアドレス入力信号の一方は、入力バ
ッフアマで電源／グランド電位レベルに増幅されてロウ
デユーダ５に入り、デユードされて１本のワード線が選
択される。また、他方のアドレス信号も、他の入力バッ
フアマで増幅されてカラムスイッチ６に入力され、少な
くとも１つのビット線がセンスアンプ８に電気的に接続
される。
ッフアマで電源／グランド電位レベルに増幅されてロウ
デユーダ５に入り、デユードされて１本のワード線が選
択される。また、他方のアドレス信号も、他の入力バッ
フアマで増幅されてカラムスイッチ６に入力され、少な
くとも１つのビット線がセンスアンプ８に電気的に接続
される。
図示してないが、選択されたリード線とビット線がそれ
ぞれゲート、ドレインに接続されたメモリセルは、あら
かじめ書込まれたデータに基づいた電流を流し、その電
流量を電圧量に変換し、更にそれを増幅した形でセンス
アンプ８は出力する。
ぞれゲート、ドレインに接続されたメモリセルは、あら
かじめ書込まれたデータに基づいた電流を流し、その電
流量を電圧量に変換し、更にそれを増幅した形でセンス
アンプ８は出力する。
センスアンプ８から出力されたデータは出力バッファ９
を介して出力トランジスタ１０に伝達され、出力バッド
１１に出力される。
を介して出力トランジスタ１０に伝達され、出力バッド
１１に出力される。
以上の動作説明かられかるように、信号の流れだけをみ
た場合、第２図のような回路ブロック配置をとることが
一般的であった。
た場合、第２図のような回路ブロック配置をとることが
一般的であった。
（発明が解決しようとする課題）
しかしながら、前記構成の装置では、センスアンプと出
力トランジスタがチップ内置−サイドに配置されている
ため、回路ブロック間の基板を含むグランド配線のイン
ピーダンスが小さい。
力トランジスタがチップ内置−サイドに配置されている
ため、回路ブロック間の基板を含むグランド配線のイン
ピーダンスが小さい。
一方、大きな負荷を駆動する出力トランジスタのスイッ
チング時には、特に前記負荷の放電電流により、前記グ
ランド配線の電位が振動することが知られている。高速
床マージンを実現する手段として、ＲＯＭにおいてはダ
ミーメモリセルを用いた手段が一般的であるが、このと
き、センスアンプの人力となるセンスライン（データバ
ス）とダミー線に寄生容量の不均衡が存在するため、前
記グランド配線の振動が大きいと、データが反転してし
まうことがある。すなわち、従来例のようにセンスアン
プと出力トランジスタ間のインピーダンスが小さいと、
出力トランジスタスイッチングによるノイズの影響をセ
ンスアンプのような電圧増幅回路は受は易いのである。
チング時には、特に前記負荷の放電電流により、前記グ
ランド配線の電位が振動することが知られている。高速
床マージンを実現する手段として、ＲＯＭにおいてはダ
ミーメモリセルを用いた手段が一般的であるが、このと
き、センスアンプの人力となるセンスライン（データバ
ス）とダミー線に寄生容量の不均衡が存在するため、前
記グランド配線の振動が大きいと、データが反転してし
まうことがある。すなわち、従来例のようにセンスアン
プと出力トランジスタ間のインピーダンスが小さいと、
出力トランジスタスイッチングによるノイズの影響をセ
ンスアンプのような電圧増幅回路は受は易いのである。
（課題を解決するための手段）
この発明は、以上述べた電圧増幅回路が、出力トランジ
スタスイッチング時の電源、特にＧＮＤ、基板電位の振
動の影響を受は易いという問題点を除去するため、電圧
増幅回路を出力トランジスタの集中して存在する一辺よ
り遠い位置、例えば、出力トランジスタのチップ内対極
となる入力側に配置するものである。
スタスイッチング時の電源、特にＧＮＤ、基板電位の振
動の影響を受は易いという問題点を除去するため、電圧
増幅回路を出力トランジスタの集中して存在する一辺よ
り遠い位置、例えば、出力トランジスタのチップ内対極
となる入力側に配置するものである。
（作 用）
本発明は前述のように増幅回路と出力トランジスタ（出
力回路）とをできるだけ遠く離した位置に配置したので
、出力トランジスタのスイッチング時に発生するノイズ
の影響を受けることが殆どなくなる。
力回路）とをできるだけ遠く離した位置に配置したので
、出力トランジスタのスイッチング時に発生するノイズ
の影響を受けることが殆どなくなる。
（実施例）
第１図は、本発明の実施例を示すブロック図であって、
第２図と同一部分には同一名称、同一番号を付しである
。
第２図と同一部分には同一名称、同一番号を付しである
。
第１図中、回路ブロック自体は第２図と同じものであり
その配置のみが異なっている。チップ上辺には最上部に
入力バッフアマが配置されており、その下にセンスアン
プ８を配置する。カラムスイッチ６はセンスアンプ８と
メモリマトリクス４間に配置される。下辺には、メモリ
マトリクス４の下に出力バッファ９を配置し、最下部に
出方トランジスタＩＯを配置する。
その配置のみが異なっている。チップ上辺には最上部に
入力バッフアマが配置されており、その下にセンスアン
プ８を配置する。カラムスイッチ６はセンスアンプ８と
メモリマトリクス４間に配置される。下辺には、メモリ
マトリクス４の下に出力バッファ９を配置し、最下部に
出方トランジスタＩＯを配置する。
第１図の動作については従来例と同じであるので説明を
省略する。
省略する。
このような回路ブロック配置では、ノイズ源の出力トラ
ンジスタ１ｏと、微小電圧を増幅するセンスアンプ８が
距離的に離れているため、その間の電源配線及び基板の
インピーダンスにより出力トランジスタ１０のスイッチ
ングで発生するスパイクノイズがセンスアンプ８に伝達
される間に減衰する。すなわち、出力トランジスタｌｏ
のスイッチング時に生じるノイズの影響を受けにくいの
である。
ンジスタ１ｏと、微小電圧を増幅するセンスアンプ８が
距離的に離れているため、その間の電源配線及び基板の
インピーダンスにより出力トランジスタ１０のスイッチ
ングで発生するスパイクノイズがセンスアンプ８に伝達
される間に減衰する。すなわち、出力トランジスタｌｏ
のスイッチング時に生じるノイズの影響を受けにくいの
である。
また、センスアンプ８のような電源電圧以下の振幅を増
幅する回路として、ＴＴＬレベル入力を増幅する大力バ
ッフアマがある。入力バッファ、７においては、入力電
圧レベルはチップ内基準電位のＧＮＤ電位に無関係な絶
対レベルであることが少なくないため、チップ内基準電
位の振動は入力電圧レベルの判定に直接影響する。
幅する回路として、ＴＴＬレベル入力を増幅する大力バ
ッフアマがある。入力バッファ、７においては、入力電
圧レベルはチップ内基準電位のＧＮＤ電位に無関係な絶
対レベルであることが少なくないため、チップ内基準電
位の振動は入力電圧レベルの判定に直接影響する。
このように、電源電圧以下の電位振幅を増幅する回路は
出力トランジスタ１０のような大きな負荷を駆動する手
段からある程度距離的に離す必要がある。
出力トランジスタ１０のような大きな負荷を駆動する手
段からある程度距離的に離す必要がある。
（発明の効果）
以上説明したようにこの発明によれば、電源電圧以下の
電位振幅を増幅する例えばセンスアンプのような回路を
出力トランジスタのような大きな負荷を駆動する手段か
ら距離的に遠い位置に配置したので、出力トランジスタ
のスイッチング時に発生するノイズの影響を受けること
なく、データ反転など生じない信顧性の高い半導体集積
回路を実現することができる。
電位振幅を増幅する例えばセンスアンプのような回路を
出力トランジスタのような大きな負荷を駆動する手段か
ら距離的に遠い位置に配置したので、出力トランジスタ
のスイッチング時に発生するノイズの影響を受けること
なく、データ反転など生じない信顧性の高い半導体集積
回路を実現することができる。
第１図は本発明の実施例の回路配置図、は、従来例の回
路配置図である。 １・・・チップ、 ７・・・大力バッファ、 ８・・・センスアンプ、 １０・・・出力トランジスタ。
路配置図である。 １・・・チップ、 ７・・・大力バッファ、 ８・・・センスアンプ、 １０・・・出力トランジスタ。
Claims (2)
- （１）電源電圧以下の電位振幅を増幅する増幅回路と、
負荷を駆動する出力回路を同一半導体チップ内に有する
半導体集積回路装置において、前記増幅回路と前記出力
回路とを前記半導体チップ内で互いにできる限り遠い位
置に配置することを特徴とする半導体集積回路装置。 - （２）請求項１項記載の出力回路を半導体チップの一辺
に近い位置に配置し、増幅回路を前記一辺と対極する辺
側に配置することを特徴とする請求項１項記載の半導体
集積回路装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2188103A JPH0475373A (ja) | 1990-07-18 | 1990-07-18 | 半導体集積回路装置 |
| US07/729,614 US5319600A (en) | 1990-07-18 | 1991-07-15 | Semiconductor memory device with noise immunity |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2188103A JPH0475373A (ja) | 1990-07-18 | 1990-07-18 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0475373A true JPH0475373A (ja) | 1992-03-10 |
Family
ID=16217755
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2188103A Pending JPH0475373A (ja) | 1990-07-18 | 1990-07-18 | 半導体集積回路装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5319600A (ja) |
| JP (1) | JPH0475373A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002170929A (ja) * | 2000-11-29 | 2002-06-14 | Fujitsu Ltd | 半導体装置 |
| JP2013021528A (ja) * | 2011-07-12 | 2013-01-31 | Elpida Memory Inc | 半導体装置、及び出力バッファのインピーダンスを調整する方法 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6178129B1 (en) * | 1999-10-19 | 2001-01-23 | Advanced Micro Devices, Inc. | Separate output power supply to reduce output noise for a simultaneous operation |
| IL163785A (en) * | 2004-08-29 | 2008-06-05 | Rafael Advanced Defense Sys | Energy softener for explosive devices |
| KR102107147B1 (ko) | 2013-02-01 | 2020-05-26 | 삼성전자주식회사 | 패키지 온 패키지 장치 |
| KR102110984B1 (ko) | 2013-03-04 | 2020-05-14 | 삼성전자주식회사 | 적층형 반도체 패키지 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57186289A (en) * | 1981-05-13 | 1982-11-16 | Hitachi Ltd | Semiconductor memory |
| JPS61126690A (ja) * | 1984-11-26 | 1986-06-14 | Hitachi Ltd | 半導体メモリ |
| JPS62121979A (ja) * | 1985-11-22 | 1987-06-03 | Mitsubishi Electric Corp | 集積回路メモリ |
| KR930008311B1 (ko) * | 1990-12-28 | 1993-08-27 | 삼성전자 주식회사 | 센스 앰프의 출력 제어회로 |
-
1990
- 1990-07-18 JP JP2188103A patent/JPH0475373A/ja active Pending
-
1991
- 1991-07-15 US US07/729,614 patent/US5319600A/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002170929A (ja) * | 2000-11-29 | 2002-06-14 | Fujitsu Ltd | 半導体装置 |
| JP2013021528A (ja) * | 2011-07-12 | 2013-01-31 | Elpida Memory Inc | 半導体装置、及び出力バッファのインピーダンスを調整する方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5319600A (en) | 1994-06-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3433731B2 (ja) | Ｉ／ｏセル配置方法及び半導体装置 | |
| JP3137749B2 (ja) | 半導体集積回路装置 | |
| US20020175741A1 (en) | Device and method for limiting the extent to which circuits in integrated circuit dice electrically load bond pads and other circuit nodes in the dice | |
| US4979016A (en) | Split lead package | |
| KR880011800A (ko) | 데이터출력버퍼회로를 갖춘 반도체장치 | |
| US12567449B2 (en) | Semiconductor device having output buffer | |
| JPH11330410A5 (ja) | ||
| JPH0475373A (ja) | 半導体集積回路装置 | |
| US6229333B1 (en) | Apparatus for reducing induced switching transients | |
| EP0041844B1 (en) | Semiconductor integrated circuit devices | |
| KR100264076B1 (ko) | 데이타 출력 드라이버 전류를 증가시킨 디램 | |
| US12499926B2 (en) | Semiconductor device capable of switching operation voltage | |
| JPH06163700A (ja) | 集積回路装置 | |
| JPH11163032A (ja) | 半導体装置 | |
| US11984188B2 (en) | Semiconductor device having sense amplifier | |
| JP2752815B2 (ja) | 半導体集積回路装置 | |
| JP3214580B2 (ja) | 差動増幅器 | |
| JPH04287360A (ja) | 半導体記憶装置 | |
| JPS62185364A (ja) | 半導体集積回路装置 | |
| JP4939197B2 (ja) | 出力増幅回路 | |
| JP2520225B2 (ja) | 半導体集積回路装置 | |
| KR100249974B1 (ko) | 반도체 집적회로 장치 | |
| JPH09246481A (ja) | 半導体チップ | |
| JPH0440863B2 (ja) | ||
| JPH0235765A (ja) | 半導体集積回路装置 |