JPH11163341A - 炭化珪素半導体装置 - Google Patents
炭化珪素半導体装置Info
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Abstract
(57)【要約】
【課題】 ゲート絶縁膜の破壊を防止すると共に、ゲー
ト絶縁膜の寿命低下を防止する。 【解決手段】 ソース領域５が領域５ａと領域５ｂを有
するように形成し、領域５ｂの下面が領域５ａの下面よ
りも下方に位置するようにする。縦型パワーＭＯＳＦＥ
Ｔにおける溝６は、半導体基板４の表面に対して垂直に
形成されず、ある程度の傾斜をもって形成される。この
ため空乏層が曲がってしまうが、領域５ａの下面よりも
下方の下面を有する領域５ｂが形成されていることか
ら、パンチスルー現象は領域５ｂの部分で発生する。従
って、領域５ａとゲート酸化膜７の界面、つまりＳｉＯ
2 ／ＳｉＣ界面でパンチスルー現象が発生しないように
できる。これにより、ゲート酸化膜７の破壊を防止で
き、かつゲート絶縁膜７の寿命低下を防止することがで
きる。
ト絶縁膜の寿命低下を防止する。 【解決手段】 ソース領域５が領域５ａと領域５ｂを有
するように形成し、領域５ｂの下面が領域５ａの下面よ
りも下方に位置するようにする。縦型パワーＭＯＳＦＥ
Ｔにおける溝６は、半導体基板４の表面に対して垂直に
形成されず、ある程度の傾斜をもって形成される。この
ため空乏層が曲がってしまうが、領域５ａの下面よりも
下方の下面を有する領域５ｂが形成されていることか
ら、パンチスルー現象は領域５ｂの部分で発生する。従
って、領域５ａとゲート酸化膜７の界面、つまりＳｉＯ
2 ／ＳｉＣ界面でパンチスルー現象が発生しないように
できる。これにより、ゲート酸化膜７の破壊を防止で
き、かつゲート絶縁膜７の寿命低下を防止することがで
きる。
Description
【０００１】
【発明の属する技術分野】本発明は、炭化珪素半導体装
置、例えば大電力用の縦型絶縁ゲート型電界効果トラン
ジスタ（以下、縦型パワーＭＯＳＦＥＴという）に関す
る。
置、例えば大電力用の縦型絶縁ゲート型電界効果トラン
ジスタ（以下、縦型パワーＭＯＳＦＥＴという）に関す
る。
【０００２】
【従来の技術】特開平７−３２６７５５号公報に示され
る縦型パワーＭＯＳＦＥＴの断面構造を図１６に示す。
この図に基づき従来の縦型パワーＭＯＳＦＥＴの構造に
ついて説明する。ｎ+ 型単結晶ＳｉＣの半導体基板１０
１上に、ｎ- 型エピタキシャル層１０２とｐ型エピタキ
シャル層１０３が順次積層されて、ＳｉＣ基板１０４を
構成している。
る縦型パワーＭＯＳＦＥＴの断面構造を図１６に示す。
この図に基づき従来の縦型パワーＭＯＳＦＥＴの構造に
ついて説明する。ｎ+ 型単結晶ＳｉＣの半導体基板１０
１上に、ｎ- 型エピタキシャル層１０２とｐ型エピタキ
シャル層１０３が順次積層されて、ＳｉＣ基板１０４を
構成している。
【０００３】ｐ型エピタキシャル層１０３内には、半導
体領域としてのｎ+ 型ソース領域１０５がイオン注入等
により形成されている。そして、このｎ+ 型ソース領域
１０５とｐ型エピタキシャル層１０３を貫通してｎ- 型
エピタキシャル層１０２に達するまでエッチングが行わ
れ、トレンチ１０６が形成されている。このトレンチ１
０６内には、ゲート熱酸化膜（絶縁膜）１０７が形成さ
れ、その上にゲート電極１０８が形成されている。さら
に、層間絶縁膜１０９、ｎ+ 型ソース領域１０５の表
面、及びｐ型エピタキシャル層１０３の表面には、第１
の電極層としてのソース電極１１０が形成され、半導体
基板１０１の裏面にはドレイン電極１１が形成されてい
る。
体領域としてのｎ+ 型ソース領域１０５がイオン注入等
により形成されている。そして、このｎ+ 型ソース領域
１０５とｐ型エピタキシャル層１０３を貫通してｎ- 型
エピタキシャル層１０２に達するまでエッチングが行わ
れ、トレンチ１０６が形成されている。このトレンチ１
０６内には、ゲート熱酸化膜（絶縁膜）１０７が形成さ
れ、その上にゲート電極１０８が形成されている。さら
に、層間絶縁膜１０９、ｎ+ 型ソース領域１０５の表
面、及びｐ型エピタキシャル層１０３の表面には、第１
の電極層としてのソース電極１１０が形成され、半導体
基板１０１の裏面にはドレイン電極１１が形成されてい
る。
【０００４】上記構成において、トレンチ１０６の側面
でのｐ型エピタキシャル層１０３の表面がチャネルとな
っており、ゲート電極１０８に正電圧が印加されてチャ
ネルが形成されると、ソース・ドレイン間に電流が流れ
るようになっている。
でのｐ型エピタキシャル層１０３の表面がチャネルとな
っており、ゲート電極１０８に正電圧が印加されてチャ
ネルが形成されると、ソース・ドレイン間に電流が流れ
るようになっている。
【０００５】
【発明が解決しようとする課題】しかしながら、従来の
構造では縦型パワーＭＯＳＦＥＴのオフ時にソース・ド
レイン間に高電圧を印加した場合、ゲート酸化膜１０７
が破壊したり、耐圧が設計値よりも低下したりするな
ど、ゲート酸化膜１０７の寿命が低下するといった問題
点があった。
構造では縦型パワーＭＯＳＦＥＴのオフ時にソース・ド
レイン間に高電圧を印加した場合、ゲート酸化膜１０７
が破壊したり、耐圧が設計値よりも低下したりするな
ど、ゲート酸化膜１０７の寿命が低下するといった問題
点があった。
【０００６】本発明は上記問題に鑑みて成され、ゲート
酸化膜の寿命低下を防止できる炭化珪素半導体装置を提
供することを目的とする。
酸化膜の寿命低下を防止できる炭化珪素半導体装置を提
供することを目的とする。
【０００７】
【課題を解決するための手段】上記問題を解決するため
に、本発明者らは従来の縦型パワーＭＯＳＦＥＴを試作
し、検討を行った。縦型パワーＭＯＳＦＥＴのオフ時に
ソース・ドレイン間に電圧が印加されると、ｎ- 型エピ
タキシャル層１０２とｐ型エピタキシャル層１０３のＰ
Ｎ接合部において空乏層ができて、電界が生じる。この
電界の分布は、ｎ- 型エピタキシャル層１０２やｐ型エ
ピタキシャル層１０３の不純物濃度やソース・ドレイン
間への印加電圧で決定される。そして、素子耐圧はｐ型
エピタキシャル層１０３側の空乏層がｎ+ 型ソース領域
１０５に達する条件、つまりパンチスルー現象が発生す
る条件で決定される。
に、本発明者らは従来の縦型パワーＭＯＳＦＥＴを試作
し、検討を行った。縦型パワーＭＯＳＦＥＴのオフ時に
ソース・ドレイン間に電圧が印加されると、ｎ- 型エピ
タキシャル層１０２とｐ型エピタキシャル層１０３のＰ
Ｎ接合部において空乏層ができて、電界が生じる。この
電界の分布は、ｎ- 型エピタキシャル層１０２やｐ型エ
ピタキシャル層１０３の不純物濃度やソース・ドレイン
間への印加電圧で決定される。そして、素子耐圧はｐ型
エピタキシャル層１０３側の空乏層がｎ+ 型ソース領域
１０５に達する条件、つまりパンチスルー現象が発生す
る条件で決定される。
【０００８】従来の縦型パワーＭＯＳＦＥＴを試作した
ところ、設計耐圧より測定値が低下していることが確認
された。これは、トレンチ１０６の側面がＳｉＣ基板１
０４の表面に対して垂直ではなく、ある程度傾斜して形
成されることに起因すると考えられる。図１７に、縦型
パワーＭＯＳＦＥＴのオフ時にソース・ドレイン間に高
電圧が印加された時の模式図を示し、測定値における耐
圧が低下した理由についての検討を示す。
ところ、設計耐圧より測定値が低下していることが確認
された。これは、トレンチ１０６の側面がＳｉＣ基板１
０４の表面に対して垂直ではなく、ある程度傾斜して形
成されることに起因すると考えられる。図１７に、縦型
パワーＭＯＳＦＥＴのオフ時にソース・ドレイン間に高
電圧が印加された時の模式図を示し、測定値における耐
圧が低下した理由についての検討を示す。
【０００９】ｎ- 型エピタキシャル層１０２とｐ型エピ
タキシャル層１０３のＰＮ接合部に発生する空乏層のう
ち、トレンチ１０６に接する端部（以下、空乏層端部と
いう）は、トレンチ１０６に対して略垂直な状態で終端
する。このため、仮にトレンチ１０６の側面がＳｉＣ基
板１０４の表面に対して垂直となっていれば、空乏層端
部はＳｉＣ基板１０４の表面に対して平行のまま終端す
ることになる。
タキシャル層１０３のＰＮ接合部に発生する空乏層のう
ち、トレンチ１０６に接する端部（以下、空乏層端部と
いう）は、トレンチ１０６に対して略垂直な状態で終端
する。このため、仮にトレンチ１０６の側面がＳｉＣ基
板１０４の表面に対して垂直となっていれば、空乏層端
部はＳｉＣ基板１０４の表面に対して平行のまま終端す
ることになる。
【００１０】しかしながら、エッチングでのトレンチ形
成によると、トレンチ１０６はＳｉＣ基板１０４の表面
の垂直方向に対してある程度傾斜して形成されるのが実
状であるため、図１９に示すように空乏層端部はトレン
チ１０６の近傍で湾曲して終端することになる。従っ
て、空乏層端部が空乏層の他の部分よりも先にｐ型エピ
タキシャル層１０３とｎ+ 型ソース領域１０５との境界
部に達する。このために、他の部分より先にＳｉＯ2 で
構成されたゲート熱酸化膜１０７との界面であるＳｉＯ
2 ／ＳｉＣ界面においてパンチスルー現象が発生し、耐
圧が設計値よりも低下している考えられる。
成によると、トレンチ１０６はＳｉＣ基板１０４の表面
の垂直方向に対してある程度傾斜して形成されるのが実
状であるため、図１９に示すように空乏層端部はトレン
チ１０６の近傍で湾曲して終端することになる。従っ
て、空乏層端部が空乏層の他の部分よりも先にｐ型エピ
タキシャル層１０３とｎ+ 型ソース領域１０５との境界
部に達する。このために、他の部分より先にＳｉＯ2 で
構成されたゲート熱酸化膜１０７との界面であるＳｉＯ
2 ／ＳｉＣ界面においてパンチスルー現象が発生し、耐
圧が設計値よりも低下している考えられる。
【００１１】そして、この現象を確認するために、ゲー
ト電圧を変化させてパンチスルー現象が発生するソース
−ドレイン間電圧を測定したところ、パンチスルー現象
が発生する電圧はゲート電圧に強く依存していることが
確認された。これは、パンチスルー現象が主に上記Ｓｉ
Ｏ2 ／ＳｉＣ界面で発生することを意味しており、上記
検討と一致するといえる。
ト電圧を変化させてパンチスルー現象が発生するソース
−ドレイン間電圧を測定したところ、パンチスルー現象
が発生する電圧はゲート電圧に強く依存していることが
確認された。これは、パンチスルー現象が主に上記Ｓｉ
Ｏ2 ／ＳｉＣ界面で発生することを意味しており、上記
検討と一致するといえる。
【００１２】そして、ゲート酸化膜破壊、ゲート酸化膜
寿命低下等を引き起こした原因は、このパンチスルー現
象で発生した電流が、ＳｉＯ2 ／ＳｉＣ界面に沿って非
常に大きく加速され、ホットキャリアとして作用し、Ｓ
ｉＯ2 ／ＳｉＣ界面及びゲート酸化膜を劣化させたもの
と考察した。そこで、上記検討に鑑みて、本発明は以下
の技術的手段を採用する。
寿命低下等を引き起こした原因は、このパンチスルー現
象で発生した電流が、ＳｉＯ2 ／ＳｉＣ界面に沿って非
常に大きく加速され、ホットキャリアとして作用し、Ｓ
ｉＯ2 ／ＳｉＣ界面及びゲート酸化膜を劣化させたもの
と考察した。そこで、上記検討に鑑みて、本発明は以下
の技術的手段を採用する。
【００１３】請求項１に記載の発明においては、第１導
電型の半導体層からなる第１領域（５ａ）と第１導電型
の半導体層からなる第２領域（５ｂ）とを有しており、
第１領域と第２半導体層（２）の間の前記第３半導体層
（３）の厚みに比して、第２領域と第２半導体層との間
の第３半導体層の厚みの方が薄くなっていることを特徴
としている。
電型の半導体層からなる第１領域（５ａ）と第１導電型
の半導体層からなる第２領域（５ｂ）とを有しており、
第１領域と第２半導体層（２）の間の前記第３半導体層
（３）の厚みに比して、第２領域と第２半導体層との間
の第３半導体層の厚みの方が薄くなっていることを特徴
としている。
【００１４】このように、第１領域と第２半導体層の間
の前記第３半導体層の厚みよりも、第２領域と第２半導
体層との間の第３半導体層の厚みの方を薄くすれば、第
２領域側にパンチスルー現象を発生させることができ
る。このため、第１の溝（６）に形成されているゲート
絶縁膜（７）と第３半導体層の界面、つまりＳｉＯ2 ／
ＳｉＣ界面においてパンチスルー現象が発生しないよう
にすることができる。これにより、ゲート絶縁膜寿命低
下を防止することができる。
の前記第３半導体層の厚みよりも、第２領域と第２半導
体層との間の第３半導体層の厚みの方を薄くすれば、第
２領域側にパンチスルー現象を発生させることができ
る。このため、第１の溝（６）に形成されているゲート
絶縁膜（７）と第３半導体層の界面、つまりＳｉＯ2 ／
ＳｉＣ界面においてパンチスルー現象が発生しないよう
にすることができる。これにより、ゲート絶縁膜寿命低
下を防止することができる。
【００１５】なお、請求項４に示すように、請求項１に
示した第２領域を第３半導体層内に形成された金属珪化
物及び金属炭化物によって構成することも可能である。
請求項２に記載の発明においては、第２領域（５ｂ）
は、層間絶縁膜（９）をマスクにしてイオン注入を行う
ことにより形成されていることを特徴としている。
示した第２領域を第３半導体層内に形成された金属珪化
物及び金属炭化物によって構成することも可能である。
請求項２に記載の発明においては、第２領域（５ｂ）
は、層間絶縁膜（９）をマスクにしてイオン注入を行う
ことにより形成されていることを特徴としている。
【００１６】このように、層間絶縁膜（９）をマスクに
して第２領域（５ｂ）を形成するようにすれば、第２領
域（５ｂ）を形成するためにのみ必要とされるマスク材
形成工程等をなくすことができる。この場合、請求項３
に示すように、層間絶縁膜の膜厚を、第２領域形成時の
イオン注入において、加速イオン種をマスクできる程度
の厚さにすればよい。
して第２領域（５ｂ）を形成するようにすれば、第２領
域（５ｂ）を形成するためにのみ必要とされるマスク材
形成工程等をなくすことができる。この場合、請求項３
に示すように、層間絶縁膜の膜厚を、第２領域形成時の
イオン注入において、加速イオン種をマスクできる程度
の厚さにすればよい。
【００１７】請求項６に記載の発明においては、第１半
導体層の表面には第２の溝（１５、１６）が形成されて
おり、この第２の溝の段差によって、第１領域の下面と
前記第２領域の下面のそれぞれの位置が異なる位置にな
っていることを特徴とする。このように、第１領域の下
面と第２領域の下面の位置を第２の溝によって変えれ
ば、容易に第１領域の下面よりも第２領域の下面の方が
下方に位置するようにすることができる。
導体層の表面には第２の溝（１５、１６）が形成されて
おり、この第２の溝の段差によって、第１領域の下面と
前記第２領域の下面のそれぞれの位置が異なる位置にな
っていることを特徴とする。このように、第１領域の下
面と第２領域の下面の位置を第２の溝によって変えれ
ば、容易に第１領域の下面よりも第２領域の下面の方が
下方に位置するようにすることができる。
【００１８】そして、このように第２の溝による段差が
有ると、請求項１のように第１、第２領域を第１導電型
の半導体層で形成する場合に、第１領域と第２領域を一
度のイオン注入工程等を行うだけで第１領域の下面より
も第２領域の下面の方が下方に位置するようにすること
ができる。請求項７に記載の発明においては、半導体領
域（５）を貫通して第３半導体層（３）まで達し、半導
体領域の下面よりも下方となる底面を有する第２の溝
（１６）を設け、第１の電極層（１０）が第２の溝の底
面を覆いつつ半導体領域と電気的に接続されるようにな
っていることを特徴としている。
有ると、請求項１のように第１、第２領域を第１導電型
の半導体層で形成する場合に、第１領域と第２領域を一
度のイオン注入工程等を行うだけで第１領域の下面より
も第２領域の下面の方が下方に位置するようにすること
ができる。請求項７に記載の発明においては、半導体領
域（５）を貫通して第３半導体層（３）まで達し、半導
体領域の下面よりも下方となる底面を有する第２の溝
（１６）を設け、第１の電極層（１０）が第２の溝の底
面を覆いつつ半導体領域と電気的に接続されるようにな
っていることを特徴としている。
【００１９】このように、半導体領域を貫通し、第３半
導体層に達する第２の溝の底面まで第１の電極層を設け
るようにすれば、この第２の溝の底面でパンチスルー現
象が発生するようにできる。このため、第２の溝の底面
よりも第３半導体層から離れた位置にある半導体領域で
はパンチスルー現象が発生しないようにすることがで
き、請求項１と同様の効果を得ることができる。
導体層に達する第２の溝の底面まで第１の電極層を設け
るようにすれば、この第２の溝の底面でパンチスルー現
象が発生するようにできる。このため、第２の溝の底面
よりも第３半導体層から離れた位置にある半導体領域で
はパンチスルー現象が発生しないようにすることがで
き、請求項１と同様の効果を得ることができる。
【００２０】
【発明の実施の形態】以下、本発明を図に示す実施形態
について説明する。 （第１実施形態）以下、本発明の実施例を図面に従って
説明する。図１に、本実施形態におけるｎチャネルタイ
プの縦型パワーＭＯＳＦＥＴを示し、この縦型パワーＭ
ＯＳＦＥＴの構造について説明する。
について説明する。 （第１実施形態）以下、本発明の実施例を図面に従って
説明する。図１に、本実施形態におけるｎチャネルタイ
プの縦型パワーＭＯＳＦＥＴを示し、この縦型パワーＭ
ＯＳＦＥＴの構造について説明する。
【００２１】低抵抗半導体層としてのｎ+ 型炭化珪素半
導体基板１は、六方晶炭化珪素が用いられている。この
ｎ+ 型炭化珪素半導体基板１上に、高抵抗半導体層とし
てのｎ−型炭化珪素半導体層２とｐ型炭化珪素半導体層
３が順次積層形成されている。このように、ｎ+ 型炭化
珪素半導体基板１とｎ- 型炭化珪素半導体層２とｐ型炭
化珪素半導体層３とから単結晶炭化珪素よりなる半導体
基板４が構成されている。
導体基板１は、六方晶炭化珪素が用いられている。この
ｎ+ 型炭化珪素半導体基板１上に、高抵抗半導体層とし
てのｎ−型炭化珪素半導体層２とｐ型炭化珪素半導体層
３が順次積層形成されている。このように、ｎ+ 型炭化
珪素半導体基板１とｎ- 型炭化珪素半導体層２とｐ型炭
化珪素半導体層３とから単結晶炭化珪素よりなる半導体
基板４が構成されている。
【００２２】ｐ型炭化珪素半導体層３内の表層部におけ
る所定領域には、ｎ+ 型半導体領域で構成されたソース
領域５が形成されている。このソース領域５は、溝側面
６ａに隣接する領域（第１半導体領域）５ａと溝側面６
ａから離れた領域（第２半導体領域）５ｂで構成されて
おり、領域５ａよりも領域５ｂの方が接合深さが深くな
るようになっていて、領域５ｂの下面が領域５ａの下面
より下方に位置するようになっている。すなわち、領域
５ａとｎ- 型炭化珪素半導体層２との間のｐ型炭化珪素
半導体層３の厚みに比して、領域５ｂとｎ- 型炭化珪素
半導体層２との間の第３半導体層の厚みの方が薄くなっ
ている。
る所定領域には、ｎ+ 型半導体領域で構成されたソース
領域５が形成されている。このソース領域５は、溝側面
６ａに隣接する領域（第１半導体領域）５ａと溝側面６
ａから離れた領域（第２半導体領域）５ｂで構成されて
おり、領域５ａよりも領域５ｂの方が接合深さが深くな
るようになっていて、領域５ｂの下面が領域５ａの下面
より下方に位置するようになっている。すなわち、領域
５ａとｎ- 型炭化珪素半導体層２との間のｐ型炭化珪素
半導体層３の厚みに比して、領域５ｂとｎ- 型炭化珪素
半導体層２との間の第３半導体層の厚みの方が薄くなっ
ている。
【００２３】また、ソース領域５の所定領域に、ソース
領域５とｐ型炭化珪素半導体層３を貫通しｎ−型炭化珪
素半導体層２に達する第１の溝６が形成されている。こ
の溝６は、半導体基板４の表面にほぼ垂直な側面６ａお
よび半導体基板４の表面に平行な底面６ｂを有するよう
に形成されている。また、溝６の側面６ａと底面６ｂに
はゲート絶縁膜７が形成されており、さらにこのゲート
絶縁膜７の内側にはゲート電極層８が充填されている。
そして、これらゲート酸化膜７とゲート電極８を覆うよ
うに層間絶縁膜９が形成されている。
領域５とｐ型炭化珪素半導体層３を貫通しｎ−型炭化珪
素半導体層２に達する第１の溝６が形成されている。こ
の溝６は、半導体基板４の表面にほぼ垂直な側面６ａお
よび半導体基板４の表面に平行な底面６ｂを有するよう
に形成されている。また、溝６の側面６ａと底面６ｂに
はゲート絶縁膜７が形成されており、さらにこのゲート
絶縁膜７の内側にはゲート電極層８が充填されている。
そして、これらゲート酸化膜７とゲート電極８を覆うよ
うに層間絶縁膜９が形成されている。
【００２４】ソース領域５、低抵抗のｐ型炭化珪素半導
体層３、及び絶縁膜９の表面にはアルミニウム等によっ
て第１の電極層としてのソース電極１０が形成されてい
る。そして、ｎ+ 型炭化珪素半導体基板１の裏面（半導
体基板４の裏面）には、第２の電極層としてのドレイン
電極１１が形成されている。本実施形態における縦型パ
ワーＭＯＳＦＥＴは、このような構造で構成されてお
り、溝側面６ａに隣接する領域５ａが溝側面６ａから離
れた領域５ｂ（ソース電極１０と接する領域５ｂ）より
も接合深さが浅くなるようにしている。このため、ソー
ス・ドレイン間に高電圧を印加した場合、ｐ型炭化珪素
半導体層３で形成される空乏層が、溝側面６ａに隣接す
る領域５ａよりも先に領域５ｂに到達するようにでき
る。すなわち、溝６の側面６ａに存在するＳｉＯ2 ／Ｓ
ｉＣ界面（チャネル部）においてパンチスルー現象が発
生する電圧よりも低い電圧のときに、領域５ｂの部分で
パンチスルー現象が発生するようにできるため、パンチ
スルー現象によって発生した電流がＳｉＯ2 ／ＳｉＣ界
面に流れることを回避することができる。
体層３、及び絶縁膜９の表面にはアルミニウム等によっ
て第１の電極層としてのソース電極１０が形成されてい
る。そして、ｎ+ 型炭化珪素半導体基板１の裏面（半導
体基板４の裏面）には、第２の電極層としてのドレイン
電極１１が形成されている。本実施形態における縦型パ
ワーＭＯＳＦＥＴは、このような構造で構成されてお
り、溝側面６ａに隣接する領域５ａが溝側面６ａから離
れた領域５ｂ（ソース電極１０と接する領域５ｂ）より
も接合深さが浅くなるようにしている。このため、ソー
ス・ドレイン間に高電圧を印加した場合、ｐ型炭化珪素
半導体層３で形成される空乏層が、溝側面６ａに隣接す
る領域５ａよりも先に領域５ｂに到達するようにでき
る。すなわち、溝６の側面６ａに存在するＳｉＯ2 ／Ｓ
ｉＣ界面（チャネル部）においてパンチスルー現象が発
生する電圧よりも低い電圧のときに、領域５ｂの部分で
パンチスルー現象が発生するようにできるため、パンチ
スルー現象によって発生した電流がＳｉＯ2 ／ＳｉＣ界
面に流れることを回避することができる。
【００２５】このようにすれば、ＳｉＯ2 ／ＳｉＣ界面
及びゲート酸化膜の劣化を防止するだけでなく、領域５
ｂの全面でパンチスルー現象が発生するので、電流集中
による素子破壊をも防止することができる。次に、上記
構成を有するｎチャネルタイプの縦型パワーＭＯＳＦＥ
Ｔの製造工程を図２〜図８を用いて説明する。
及びゲート酸化膜の劣化を防止するだけでなく、領域５
ｂの全面でパンチスルー現象が発生するので、電流集中
による素子破壊をも防止することができる。次に、上記
構成を有するｎチャネルタイプの縦型パワーＭＯＳＦＥ
Ｔの製造工程を図２〜図８を用いて説明する。
【００２６】まず、図２に示すように、低抵抗半導体層
としてのｎ+ 型炭化珪素半導体基板１を用意する。そし
て、このｎ+ 型炭化珪素半導体基板１の表面にｎ- 型炭
化珪素半導体層２をエピタキシャル成長させ、さらにｎ
- 型炭化珪素半導体層２上にｐ型炭化珪素半導体層３を
エピタキシャル成長させる。このようにして、ｎ+ 型炭
化珪素半導体基板１とｎ- 型炭化珪素半導体層２とｐ型
炭化珪素半導体層３とからなる半導体基板４が形成され
る。
としてのｎ+ 型炭化珪素半導体基板１を用意する。そし
て、このｎ+ 型炭化珪素半導体基板１の表面にｎ- 型炭
化珪素半導体層２をエピタキシャル成長させ、さらにｎ
- 型炭化珪素半導体層２上にｐ型炭化珪素半導体層３を
エピタキシャル成長させる。このようにして、ｎ+ 型炭
化珪素半導体基板１とｎ- 型炭化珪素半導体層２とｐ型
炭化珪素半導体層３とからなる半導体基板４が形成され
る。
【００２７】続いて、図３に示すように、ｐ型炭化珪素
半導体層３に対してマスク材１２を用いて、例えば窒素
のイオン注入により領域５ａを形成する。この後、さら
に図４に示すように、ｐ型炭化珪素半導体層３に対して
マスク材１３を用いて、例えば窒素のイオン注入により
領域５ｂを形成する。この時、領域５ｂの接合深さが領
域５ａの接合深さより大きくなるようにイオン注入の加
速電圧を調節する。これにより、領域５ａと領域５ｂか
らなるソース領域５が形成される。
半導体層３に対してマスク材１２を用いて、例えば窒素
のイオン注入により領域５ａを形成する。この後、さら
に図４に示すように、ｐ型炭化珪素半導体層３に対して
マスク材１３を用いて、例えば窒素のイオン注入により
領域５ｂを形成する。この時、領域５ｂの接合深さが領
域５ａの接合深さより大きくなるようにイオン注入の加
速電圧を調節する。これにより、領域５ａと領域５ｂか
らなるソース領域５が形成される。
【００２８】次に、図５に示すように、ドライエッチン
グ法により、ソース領域５ａ及びｐ型炭化珪素半導体層
３をともに貫通してｎ- 型炭化珪素半導体層２に達する
溝６を形成する。なお、このドライエッチングにて形成
される溝６は、上述したように半導体基板４の表面に対
して垂直方向ではなく、ある程度傾斜した状態で形成さ
れる。
グ法により、ソース領域５ａ及びｐ型炭化珪素半導体層
３をともに貫通してｎ- 型炭化珪素半導体層２に達する
溝６を形成する。なお、このドライエッチングにて形成
される溝６は、上述したように半導体基板４の表面に対
して垂直方向ではなく、ある程度傾斜した状態で形成さ
れる。
【００２９】そして、熱酸化法により、図６に示すよう
にゲート絶縁膜を形成する。この熱酸化により、溝６の
側面６ａには膜厚の薄いゲート酸化膜７ａが形成され、
半導体基板４の表面や溝６の底面６ｂには膜厚の厚いゲ
ート酸化膜７ｂ、７ｃがそれぞれ形成される。さらに、
図７に示すように、溝６内を第１、第２のポリシリコン
層８ａ、８ｂで埋め戻し、ゲート電極８を形成する。こ
の後、図８に示すように、ゲート電極８を含むゲート酸
化膜７上にＣＶＤ法により層間絶縁膜９を形成する。
にゲート絶縁膜を形成する。この熱酸化により、溝６の
側面６ａには膜厚の薄いゲート酸化膜７ａが形成され、
半導体基板４の表面や溝６の底面６ｂには膜厚の厚いゲ
ート酸化膜７ｂ、７ｃがそれぞれ形成される。さらに、
図７に示すように、溝６内を第１、第２のポリシリコン
層８ａ、８ｂで埋め戻し、ゲート電極８を形成する。こ
の後、図８に示すように、ゲート電極８を含むゲート酸
化膜７上にＣＶＤ法により層間絶縁膜９を形成する。
【００３０】続いて、ソース領域５及びｐ型炭化珪素領
域６とコンタクトを取るために、層間絶縁膜９及びゲー
ト絶縁膜７の所定領域をエッチング除去したのち、層間
絶縁膜９上を含むｎ+ ソース領域５ｂとｐ型炭化珪素領
域６の上に、ソース電極層１０を形成する。この後、ｎ
+ 型炭化珪素半導体基板１の裏面にドレイン電極層１１
を形成すれば、図１に示す溝ゲート型パワーＭＯＳＦＥ
Ｔが完成する。
域６とコンタクトを取るために、層間絶縁膜９及びゲー
ト絶縁膜７の所定領域をエッチング除去したのち、層間
絶縁膜９上を含むｎ+ ソース領域５ｂとｐ型炭化珪素領
域６の上に、ソース電極層１０を形成する。この後、ｎ
+ 型炭化珪素半導体基板１の裏面にドレイン電極層１１
を形成すれば、図１に示す溝ゲート型パワーＭＯＳＦＥ
Ｔが完成する。
【００３１】（第２実施形態）上記第１実施形態では、
ソース領域５の領域５ｂの接合深さが領域５ａの接合深
さより深くなるように、別々の工程で領域５ａ、５ｂを
形成するようにしているが、本実施形態のようにソース
領域５ａ、５ｂを一度の工程で同時に形成することも可
能である。
ソース領域５の領域５ｂの接合深さが領域５ａの接合深
さより深くなるように、別々の工程で領域５ａ、５ｂを
形成するようにしているが、本実施形態のようにソース
領域５ａ、５ｂを一度の工程で同時に形成することも可
能である。
【００３２】つまり、図９に示すように、ソース領域５
における領域５ａ及び領域５ｂ形成前に、ｐ型炭化珪素
半導体層３の所定領域をあらかじめ、例えばドライエッ
チング法によりエッチング除去して溝（第２の溝）１５
を形成する。その後、イオン注入を行えばソース領域５
における領域５ａ、５ｂを同時に形成することができ
る。
における領域５ａ及び領域５ｂ形成前に、ｐ型炭化珪素
半導体層３の所定領域をあらかじめ、例えばドライエッ
チング法によりエッチング除去して溝（第２の溝）１５
を形成する。その後、イオン注入を行えばソース領域５
における領域５ａ、５ｂを同時に形成することができ
る。
【００３３】この場合、あらかじめエッチング除去され
て形成された溝１５によって段差となっているため、イ
オン注入によってできるソース領域５の厚さが一定であ
っても、エッチング除去された部分の下面に領域５ｂが
形成され、エッチング除去されていない部分の下面に領
域５ａが形成される。そして、上記溝１５があるため、
領域５ａ、５ｂは領域５ｂの下面が領域５ａの下面より
も下方に位置するように形成され、上記第１実施形態と
同様の効果を得ることができる。これにより、領域５
ａ、５ｂを形成するために必要であった二回のイオン注
入工程を一回に減らすことができる。
て形成された溝１５によって段差となっているため、イ
オン注入によってできるソース領域５の厚さが一定であ
っても、エッチング除去された部分の下面に領域５ｂが
形成され、エッチング除去されていない部分の下面に領
域５ａが形成される。そして、上記溝１５があるため、
領域５ａ、５ｂは領域５ｂの下面が領域５ａの下面より
も下方に位置するように形成され、上記第１実施形態と
同様の効果を得ることができる。これにより、領域５
ａ、５ｂを形成するために必要であった二回のイオン注
入工程を一回に減らすことができる。
【００３４】（第３実施形態）上記第１実施形態では、
ソース領域５の領域５ａを形成した次の工程で領域５ｂ
を形成しているが本実施形態では、ソース領域５の領域
５ｂを層間絶縁膜９を形成した後に形成する。つまり、
第１実施形態の図４に示す工程を行わずに図５〜図８に
示す工程を順に行っていき、その後に図１０で示すよう
に、層間絶縁膜９、半導体基板４表面上のゲート絶縁膜
７の所定領域をエッチング除去した状態で、層間絶縁膜
９をイオン注入のマスクとしてイオン注入を行い、ソー
ス領域５ｂを形成する。
ソース領域５の領域５ａを形成した次の工程で領域５ｂ
を形成しているが本実施形態では、ソース領域５の領域
５ｂを層間絶縁膜９を形成した後に形成する。つまり、
第１実施形態の図４に示す工程を行わずに図５〜図８に
示す工程を順に行っていき、その後に図１０で示すよう
に、層間絶縁膜９、半導体基板４表面上のゲート絶縁膜
７の所定領域をエッチング除去した状態で、層間絶縁膜
９をイオン注入のマスクとしてイオン注入を行い、ソー
ス領域５ｂを形成する。
【００３５】そして、さらにｐ型炭化珪素半導体層３の
コンタクトをとるために層間絶縁膜９、半導体基板４表
面上のゲート絶縁膜７の所定領域をエッチング除去し、
ソース電極層１０を形成すれば、図１１に示す縦型パワ
ーＭＯＳＦＥＴが完成する。このようにすれば、領域５
ｂを形成するためにのみ必要とされたイオン注入のため
のマスク材形成工程を削除することができる。
コンタクトをとるために層間絶縁膜９、半導体基板４表
面上のゲート絶縁膜７の所定領域をエッチング除去し、
ソース電極層１０を形成すれば、図１１に示す縦型パワ
ーＭＯＳＦＥＴが完成する。このようにすれば、領域５
ｂを形成するためにのみ必要とされたイオン注入のため
のマスク材形成工程を削除することができる。
【００３６】（第４実施形態）上記第１〜第３実施形態
では、ｐ型炭化珪素半導体層３に窒素イオン等を注入し
ｎ+ 型半導体層に反転させることでソース領域５の領域
５ｂを形成しているが、本実施形態ではｎ+ 型半導体層
と同様の効果を有する金属珪化物及び金属炭化物よりな
る第２領域２０によって、第１〜第３実施形態における
領域５ｂの役割を果たすようにしている。
では、ｐ型炭化珪素半導体層３に窒素イオン等を注入し
ｎ+ 型半導体層に反転させることでソース領域５の領域
５ｂを形成しているが、本実施形態ではｎ+ 型半導体層
と同様の効果を有する金属珪化物及び金属炭化物よりな
る第２領域２０によって、第１〜第３実施形態における
領域５ｂの役割を果たすようにしている。
【００３７】つまり、第１実施形態の図４に示す工程を
行わずに図５〜図８に示す工程を順に行っていき、その
後に層間絶縁膜９及びゲート絶縁膜７の所定領域をエッ
チング除去し、この除去した領域に例えばＮｉ層を形成
して熱処理を施す。この熱処理によって、図１２に示す
ように、ｎ+ 型半導体層と同様の効果を有するＮｉ珪化
物、Ｎｉ炭化物で構成された第２領域２０が形成され
る。このとき、熱処理の時間や温度を調節することによ
り第２領域２０の下面がソース領域５よりも深くなるよ
うにする。
行わずに図５〜図８に示す工程を順に行っていき、その
後に層間絶縁膜９及びゲート絶縁膜７の所定領域をエッ
チング除去し、この除去した領域に例えばＮｉ層を形成
して熱処理を施す。この熱処理によって、図１２に示す
ように、ｎ+ 型半導体層と同様の効果を有するＮｉ珪化
物、Ｎｉ炭化物で構成された第２領域２０が形成され
る。このとき、熱処理の時間や温度を調節することによ
り第２領域２０の下面がソース領域５よりも深くなるよ
うにする。
【００３８】これらの第２領域２０をソース電極１０と
のコンタクト領域に形成することにより、アルミニウム
等でできたソース電極１０とソース領域５（領域５ａ）
とのコンタクト抵抗低減を行うことができるため、第１
実施形態と同様の効果を得ることができると共にコンタ
クト抵抗を低くすることができる。 （第５実施形態）また、上記第４実施形態ではＮｉ層等
を形成し、熱拡散によって金属珪化物及び金属炭化物か
らなる第２領域２０を形成しているが、本実施形態のよ
うに第２領域２０が形成される部分に溝を設けるように
してもよい。
のコンタクト領域に形成することにより、アルミニウム
等でできたソース電極１０とソース領域５（領域５ａ）
とのコンタクト抵抗低減を行うことができるため、第１
実施形態と同様の効果を得ることができると共にコンタ
クト抵抗を低くすることができる。 （第５実施形態）また、上記第４実施形態ではＮｉ層等
を形成し、熱拡散によって金属珪化物及び金属炭化物か
らなる第２領域２０を形成しているが、本実施形態のよ
うに第２領域２０が形成される部分に溝を設けるように
してもよい。
【００３９】すなわち、上記第４実施形態では図１２に
示すように領域２０の下面がソース領域５の下面よりも
下方になるようにしたが、熱拡散の量等を考慮すると領
域２０の下面がソース領域５の下面よりも下方にならな
かったり、若しくはそうなるまでに時間ががかったりす
る場合が生じる。このため、本実施形態では図１３に示
すように、ソース領域５に隣接する溝（第２の溝）１６
を設け、この溝１６によって熱拡散の量が少なくても領
域２０の下面がソース領域５の下面よりも下方になるよ
うにしている。
示すように領域２０の下面がソース領域５の下面よりも
下方になるようにしたが、熱拡散の量等を考慮すると領
域２０の下面がソース領域５の下面よりも下方にならな
かったり、若しくはそうなるまでに時間ががかったりす
る場合が生じる。このため、本実施形態では図１３に示
すように、ソース領域５に隣接する溝（第２の溝）１６
を設け、この溝１６によって熱拡散の量が少なくても領
域２０の下面がソース領域５の下面よりも下方になるよ
うにしている。
【００４０】このように、溝１６を設けることにより、
熱拡散の量等に規制があっても上記第４実施形態と同様
の効果を得ることができる。なお、この場合、熱拡散で
形成した第２領域２０の下面が結果的にソース領域５の
下面よりも下方になればよいので、溝１６の深さは熱拡
散の量等によって応じて変化させればよく、例えばソー
ス領域５の接合深さよりも浅くてもよい。
熱拡散の量等に規制があっても上記第４実施形態と同様
の効果を得ることができる。なお、この場合、熱拡散で
形成した第２領域２０の下面が結果的にソース領域５の
下面よりも下方になればよいので、溝１６の深さは熱拡
散の量等によって応じて変化させればよく、例えばソー
ス領域５の接合深さよりも浅くてもよい。
【００４１】（第６実施形態）上記第１〜第４実施形態
では、ソース領域５の下面が２つの深さに分離されてい
るものを示したが、本実施形態ではソース領域５の下面
は一定の深さになるように形成しておき、ソース領域５
の下面よりも下方までソース電極１０の下面を延設する
ことにより、第１〜第４実施形態における領域５ｂの役
割が果たせるようにしている。
では、ソース領域５の下面が２つの深さに分離されてい
るものを示したが、本実施形態ではソース領域５の下面
は一定の深さになるように形成しておき、ソース領域５
の下面よりも下方までソース電極１０の下面を延設する
ことにより、第１〜第４実施形態における領域５ｂの役
割が果たせるようにしている。
【００４２】図１４に本実施形態における縦型パワーＭ
ＯＳＦＥＴの模式図を示す。図１４に示すように、ソー
ス領域５を貫通してｐ型炭化珪素半導体層３まで達する
溝１６を形成し、この溝１６内までソース電極１０を形
成する。このようにソース電極１０の下面をソース領域
５の下面よりも下方になるようにしても上記実施形態と
同様の効果を得ることができる。
ＯＳＦＥＴの模式図を示す。図１４に示すように、ソー
ス領域５を貫通してｐ型炭化珪素半導体層３まで達する
溝１６を形成し、この溝１６内までソース電極１０を形
成する。このようにソース電極１０の下面をソース領域
５の下面よりも下方になるようにしても上記実施形態と
同様の効果を得ることができる。
【００４３】この場合、第１〜第３実施形態のようにソ
ース領域５をイオン注入で形成する必要はなく、ｐ型炭
化珪素半導体層３の上に低抵抗ｎ型炭化珪素半導体層を
エピタキシャル成長させた基板を用いて溝ゲート型パワ
ーＭＯＳＦＥＴを作製することができる。 （他の実施形態）これまで述べた構成の他にも、例えば
ｎ+ 型ソース領域５ｂとｐ型炭化珪素半導体層３上に形
成されるソース電極層１０を異なる材料で構成してもよ
い。また、ｐ型炭化珪素半導体層３の電位固定を行うた
めにソース電極層１０とｐ型炭化珪素半導体層３とのコ
ンタクトを取っているが、ソース電極層１０は少なくと
もｎ+ 型ソース領域５ｂの表面に形成されていればよ
い。また、図１５に示すように、ｐ型炭化珪素半導体層
３の所定領域に低抵抗ｐ型炭化珪素領域１２を設けても
よい。
ース領域５をイオン注入で形成する必要はなく、ｐ型炭
化珪素半導体層３の上に低抵抗ｎ型炭化珪素半導体層を
エピタキシャル成長させた基板を用いて溝ゲート型パワ
ーＭＯＳＦＥＴを作製することができる。 （他の実施形態）これまで述べた構成の他にも、例えば
ｎ+ 型ソース領域５ｂとｐ型炭化珪素半導体層３上に形
成されるソース電極層１０を異なる材料で構成してもよ
い。また、ｐ型炭化珪素半導体層３の電位固定を行うた
めにソース電極層１０とｐ型炭化珪素半導体層３とのコ
ンタクトを取っているが、ソース電極層１０は少なくと
もｎ+ 型ソース領域５ｂの表面に形成されていればよ
い。また、図１５に示すように、ｐ型炭化珪素半導体層
３の所定領域に低抵抗ｐ型炭化珪素領域１２を設けても
よい。
【００４４】さらに、上記実施形態では本発明をｎチャ
ネル縦型ＭＯＳＦＥＴに適用した場合について説明した
が、本発明をｐチャネル縦型ＭＯＳＦＥＴに適用しても
上記実施形態と同様の効果を得ることができる。また、
ｎ+ 型ソース領域５ａの形成は、溝６を形成した後にお
こなってもよい。
ネル縦型ＭＯＳＦＥＴに適用した場合について説明した
が、本発明をｐチャネル縦型ＭＯＳＦＥＴに適用しても
上記実施形態と同様の効果を得ることができる。また、
ｎ+ 型ソース領域５ａの形成は、溝６を形成した後にお
こなってもよい。
【図１】第１実施形態における縦型パワーＭＯＳＦＥＴ
の断面図である。
の断面図である。
【図２】図１に示す縦型パワーＭＯＳＦＥＴの製造工程
を示す説明図である。
を示す説明図である。
【図３】図２に続く縦型パワーＭＯＳＦＥＴの製造工程
を示す説明図である。
を示す説明図である。
【図４】図３に続く縦型パワーＭＯＳＦＥＴの製造工程
を示す説明図である。
を示す説明図である。
【図５】図４に続く縦型パワーＭＯＳＦＥＴの製造工程
を示す説明図である。
を示す説明図である。
【図６】図５に続く縦型パワーＭＯＳＦＥＴの製造工程
を示す説明図である。
を示す説明図である。
【図７】図６に続く縦型パワーＭＯＳＦＥＴの製造工程
を示す説明図である。
を示す説明図である。
【図８】図７に続く縦型パワーＭＯＳＦＥＴの製造工程
を示す説明図である。
を示す説明図である。
【図９】第２実施形態における縦型パワーＭＯＳＦＥＴ
の断面図である。
の断面図である。
【図１０】第３実施形態における縦型パワーＭＯＳＦＥ
Ｔの製造工程を示す説明図である。
Ｔの製造工程を示す説明図である。
【図１１】第３実施形態における縦型パワーＭＯＳＦＥ
Ｔの断面図である。
Ｔの断面図である。
【図１２】第４実施形態における縦型パワーＭＯＳＦＥ
Ｔの断面図である。
Ｔの断面図である。
【図１３】第５実施形態における縦型パワーＭＯＳＦＥ
Ｔの断面図である。
Ｔの断面図である。
【図１４】第６実施形態における縦型パワーＭＯＳＦＥ
Ｔの断面図である。
Ｔの断面図である。
【図１５】他の実施形態における応用例を説明するため
の縦型パワーＭＯＳＦＥＴの断面図である。
の縦型パワーＭＯＳＦＥＴの断面図である。
【図１６】従来における縦型パワーＭＯＳＦＥＴを説明
するための断面図である。
するための断面図である。
【図１７】図１６の縦型パワーＭＯＳＦＥＴにおける空
乏層を説明するための模式図である。
乏層を説明するための模式図である。
１…ｎ+ 型炭化珪素半導体基板、２…ｎ- 型炭化珪素半
導体層、３…ｐ型炭化珪素半導体層、４…半導体基板、
５…ソース領域、５ａ…、５ｂ…第１導電型の半導体か
らなる領域、６…溝、７…ゲート絶縁膜、８…ゲート電
極、９…層間絶縁膜、１０…ソース電極、１１…ドレイ
ン電極、１５、１６…溝、２０…金属珪化物及び金属炭
化物からなる領域。
導体層、３…ｐ型炭化珪素半導体層、４…半導体基板、
５…ソース領域、５ａ…、５ｂ…第１導電型の半導体か
らなる領域、６…溝、７…ゲート絶縁膜、８…ゲート電
極、９…層間絶縁膜、１０…ソース電極、１１…ドレイ
ン電極、１５、１６…溝、２０…金属珪化物及び金属炭
化物からなる領域。
Claims (7)
- 【請求項１】 第１導電型の低抵抗な第１半導体層
（１）の表面側に第１導電型の高抵抗な第２半導体層
（２）と、第２導電型の第３半導体層（３）とが順に積
層された単結晶炭化珪素よりなる半導体基板（４）と、 前記第３半導体層の表層部の所定領域に形成された第１
導電型の半導体からなる第１領域（５ａ）と、 前記第１領域と前記第３半導体層とを共に貫通し、前記
第２半導体層に達する第１の溝（６）と、 第１導電型の半導体からなり、前記第１領域に隣接する
と共に、前記第１の溝から離れるように形成された第２
領域（５ｂ）と、 前記第１の溝の内壁に形成されたゲート絶縁膜（７）
と、 前記第１の溝内における前記ゲート絶縁膜の内側に形成
されたゲート電極（８）と、 前記ゲート電極を覆うように、該ゲート電極の上に形成
された層間絶縁膜（９）と、 前記ゲート電極上の前記層間絶縁膜の上に形成され、前
記第２領域と電気的に接続された第１の電極層（１０）
と、 前記第１半導体層の裏面側に形成された第２の電極層
（１１）と、を備えており、 前記第１領域と前記第２半導体層との間の前記第３半導
体層の厚みに比して、前記第２領域と前記第２半導体層
との間の前記第３半導体層の厚みの方が薄くなっている
ことを特徴とする炭化珪素半導体装置。 - 【請求項２】 前記第２領域は、前記層間絶縁膜をマス
クにしてイオン注入を行うことにより形成されているこ
とを特徴とする請求項１に記載の炭化珪素半導体装置。 - 【請求項３】 前記層間絶縁膜は、その膜厚が前記第２
領域形成時のイオン注入において、加速イオン種をマス
クできる程度の厚さになっていることを特徴とする請求
項２に記載の炭化珪素半導体装置。 - 【請求項４】 第１導電型の低抵抗な第１半導体層
（１）の表面側に第１導電型の高抵抗な第２半導体層
（２）と、第２導電型の第３半導体層（３）とが順に積
層された単結晶炭化珪素よりなる半導体基板（４）と、 前記第３半導体層の表層部の所定領域に形成された第１
導電型の半導体からなる第１領域（５ａ）と、 前記第１領域と前記第３半導体層とを共に貫通し、前記
第２半導体層に達する第１の溝（６）と、 前記第３半導体層内に形成された金属珪化物及び金属炭
化物からなり、前記第１領域に隣接すると共に、前記第
１の溝から離れるように形成された第２領域（２０）
と、 前記第１の溝の内壁に形成されたゲート絶縁膜（７）
と、 前記第１の溝内における前記ゲート絶縁膜の内側に形成
されたゲート電極（８）と、 前記ゲート電極を覆うように、該ゲート電極の上に形成
された層間絶縁膜（９）と、 前記ゲート電極上の前記層間絶縁膜の上に形成され、前
記第２領域と電気的に接続された第１の電極層（１０）
と、 前記第１半導体層の裏面側に形成された第２の電極層
（１１）と、を備えており、 前記第１領域と前記第２半導体層との間の前記第３半導
体層の厚みに比して、前記第２領域と前記第２半導体層
との間の前記第３半導体層の厚みの方が薄くなっている
ことを特徴とする炭化珪素半導体装置。 - 【請求項５】 前記第２領域の下面は、前記第１領域の
下面よりも下方に配置されていることを特徴とする請求
項１乃至４のいずれか１つに記載の炭化珪素半導体装
置。 - 【請求項６】 前記第３半導体層の表面には第２の溝
（１５、１６）が形成されており、この第２の溝の段差
によって、前記第１領域の下面と前記第２領域の下面の
それぞれの位置が異なる位置になっていることを特徴と
する請求項５に記載の炭化珪素半導体装置。 - 【請求項７】 第１導電型の低抵抗な第１半導体層
（１）の表面側に第１導電型の高抵抗な第２半導体層
（２）と、第２導電型の第３半導体層（３）とが順に積
層された単結晶炭化珪素よりなる半導体基板（４）と、 前記第３半導体層の表層部の所定領域に形成された第１
導電型の半導体領域（５）と、 前記半導体領域と前記第３半導体層とを共に貫通し、前
記第２半導体層に達する第１の溝（６）と、 前記第１の溝の内壁に形成されたゲート絶縁膜（７）
と、 前記第１の溝内における前記ゲート絶縁膜の内側に形成
されたゲート電極（８）と、 前記半導体領域を貫通して前記第３半導体層まで達して
おり、前記半導体領域の下面よりも下方となる底面を有
する第２の溝（１６）と、 前記ゲート電極を覆うように、該ゲート電極の上に形成
された層間絶縁膜（９）と、 前記ゲート電極上の前記層間絶縁膜及び前記第２の溝の
底面を覆うように形成され、前記半導体領域と電気的に
接続された第１の電極層（１０）と、 前記抵抵抗半導体層の表面に形成された第２の電極層
（１１）と、 を備えたことを特徴とする炭化珪素半導体装置。
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006319213A (ja) * | 2005-05-13 | 2006-11-24 | Fuji Electric Device Technology Co Ltd | 半導体装置 |
| WO2020004067A1 (ja) * | 2018-06-25 | 2020-01-02 | 住友電気工業株式会社 | 炭化珪素半導体装置 |
| JP2020092272A (ja) * | 2017-04-24 | 2020-06-11 | インフィネオン テクノロジーズ アーゲーＩｎｆｉｎｅｏｎ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ａｇ | トレンチ下部にオフセットを有するＳｉＣ半導体デバイス |
Families Citing this family (29)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4460741B2 (ja) * | 2000-09-27 | 2010-05-12 | 株式会社東芝 | 電力用半導体素子及びその製造方法 |
| TW543146B (en) * | 2001-03-09 | 2003-07-21 | Fairchild Semiconductor | Ultra dense trench-gated power device with the reduced drain-source feedback capacitance and miller charge |
| US6781203B2 (en) * | 2001-11-09 | 2004-08-24 | International Rectifier Corporation | MOSFET with reduced threshold voltage and on resistance and process for its manufacture |
| US6635535B2 (en) | 2001-11-20 | 2003-10-21 | Fairchild Semiconductor Corporation | Dense trench MOSFET with decreased etch sensitivity to deposition and etch processing |
| JP3559971B2 (ja) * | 2001-12-11 | 2004-09-02 | 日産自動車株式会社 | 炭化珪素半導体装置およびその製造方法 |
| US7638841B2 (en) | 2003-05-20 | 2009-12-29 | Fairchild Semiconductor Corporation | Power semiconductor devices and methods of manufacture |
| EP2560210B1 (en) * | 2003-09-24 | 2018-11-28 | Nissan Motor Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US7501651B2 (en) * | 2004-11-30 | 2009-03-10 | Samsung Electronics Co., Ltd. | Test structure of semiconductor device |
| JP4903439B2 (ja) * | 2005-05-31 | 2012-03-28 | 株式会社東芝 | 電界効果トランジスタ |
| TWI400757B (zh) * | 2005-06-29 | 2013-07-01 | 快捷半導體公司 | 形成遮蔽閘極場效應電晶體之方法 |
| JP2007013058A (ja) * | 2005-07-04 | 2007-01-18 | Toshiba Corp | 半導体装置 |
| US8435873B2 (en) * | 2006-06-08 | 2013-05-07 | Texas Instruments Incorporated | Unguarded Schottky barrier diodes with dielectric underetch at silicide interface |
| JP2008053397A (ja) * | 2006-08-24 | 2008-03-06 | Ricoh Co Ltd | 半導体装置及びその製造方法 |
| US8035159B2 (en) * | 2007-04-30 | 2011-10-11 | Alpha & Omega Semiconductor, Ltd. | Device structure and manufacturing method using HDP deposited source-body implant block |
| US8022472B2 (en) * | 2007-12-04 | 2011-09-20 | Rohm Co., Ltd. | Semiconductor device and method of manufacturing semiconductor device |
| EP2081233A1 (de) * | 2007-12-21 | 2009-07-22 | SEMIKRON Elektronik GmbH & Co. KG | Leistungsdiode mit grabenförmigen Anodenkontaktbereich |
| US7807576B2 (en) * | 2008-06-20 | 2010-10-05 | Fairchild Semiconductor Corporation | Structure and method for forming a thick bottom dielectric (TBD) for trench-gate devices |
| US20110198616A1 (en) * | 2008-10-17 | 2011-08-18 | Kenya Yamashita | Semiconductor device and method for manufacturing same |
| US8174067B2 (en) | 2008-12-08 | 2012-05-08 | Fairchild Semiconductor Corporation | Trench-based power semiconductor devices with increased breakdown voltage characteristics |
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| US8227855B2 (en) | 2009-02-09 | 2012-07-24 | Fairchild Semiconductor Corporation | Semiconductor devices with stable and controlled avalanche characteristics and methods of fabricating the same |
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| CN102396070A (zh) * | 2009-04-13 | 2012-03-28 | 罗姆股份有限公司 | 半导体装置及半导体装置的制造方法 |
| US8049276B2 (en) | 2009-06-12 | 2011-11-01 | Fairchild Semiconductor Corporation | Reduced process sensitivity of electrode-semiconductor rectifiers |
| US8598654B2 (en) | 2011-03-16 | 2013-12-03 | Fairchild Semiconductor Corporation | MOSFET device with thick trench bottom oxide |
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| JP6357869B2 (ja) * | 2014-05-20 | 2018-07-18 | 住友電気工業株式会社 | 炭化珪素半導体装置の製造方法 |
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Family Cites Families (19)
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|---|---|---|---|---|
| JP2542448B2 (ja) | 1990-05-24 | 1996-10-09 | シャープ株式会社 | 電界効果トランジスタおよびその製造方法 |
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| US5233215A (en) | 1992-06-08 | 1993-08-03 | North Carolina State University At Raleigh | Silicon carbide power MOSFET with floating field ring and floating field plate |
| US5506421A (en) | 1992-11-24 | 1996-04-09 | Cree Research, Inc. | Power MOSFET in silicon carbide |
| US5399515A (en) | 1993-07-12 | 1995-03-21 | Motorola, Inc. | Method of fabricating a silicon carbide vertical MOSFET and device |
| JP2910573B2 (ja) | 1993-09-10 | 1999-06-23 | 株式会社日立製作所 | 電界効果トランジスタ及びその製造方法 |
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| JP3334290B2 (ja) | 1993-11-12 | 2002-10-15 | 株式会社デンソー | 半導体装置 |
| US5594261A (en) | 1994-04-05 | 1997-01-14 | Harris Corporation | Device for isolating parallel sub-elements with reverse conducting diode regions |
| US5723376A (en) | 1994-06-23 | 1998-03-03 | Nippondenso Co., Ltd. | Method of manufacturing SiC semiconductor device having double oxide film formation to reduce film defects |
| DE4423068C1 (de) | 1994-07-01 | 1995-08-17 | Daimler Benz Ag | Feldeffekt-Transistoren aus SiC und Verfahren zu ihrer Herstellung |
| JPH08204179A (ja) | 1995-01-26 | 1996-08-09 | Fuji Electric Co Ltd | 炭化ケイ素トレンチｍｏｓｆｅｔ |
| JP3325736B2 (ja) * | 1995-02-09 | 2002-09-17 | 三菱電機株式会社 | 絶縁ゲート型半導体装置 |
| US5661312A (en) | 1995-03-30 | 1997-08-26 | Motorola | Silicon carbide MOSFET |
| JPH08288500A (ja) | 1995-04-20 | 1996-11-01 | Hitachi Ltd | 炭化珪素半導体素子とその製造法及び用途 |
| JP3307184B2 (ja) | 1995-09-06 | 2002-07-24 | 株式会社デンソー | 炭化珪素半導体装置 |
| JP3471509B2 (ja) | 1996-01-23 | 2003-12-02 | 株式会社デンソー | 炭化珪素半導体装置 |
| US5719409A (en) * | 1996-06-06 | 1998-02-17 | Cree Research, Inc. | Silicon carbide metal-insulator semiconductor field effect transistor |
-
1997
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-
1998
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Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006319213A (ja) * | 2005-05-13 | 2006-11-24 | Fuji Electric Device Technology Co Ltd | 半導体装置 |
| JP2020092272A (ja) * | 2017-04-24 | 2020-06-11 | インフィネオン テクノロジーズ アーゲーＩｎｆｉｎｅｏｎ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ａｇ | トレンチ下部にオフセットを有するＳｉＣ半導体デバイス |
| WO2020004067A1 (ja) * | 2018-06-25 | 2020-01-02 | 住友電気工業株式会社 | 炭化珪素半導体装置 |
| JPWO2020004067A1 (ja) * | 2018-06-25 | 2021-07-15 | 住友電気工業株式会社 | 炭化珪素半導体装置 |
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