JPH1116385A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH1116385A JPH1116385A JP9164253A JP16425397A JPH1116385A JP H1116385 A JPH1116385 A JP H1116385A JP 9164253 A JP9164253 A JP 9164253A JP 16425397 A JP16425397 A JP 16425397A JP H1116385 A JPH1116385 A JP H1116385A
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Abstract
(57)【要約】
【課題】 パッケージ封止後においても、不良になった
メモリセルの置き換えができるようにした半導体記憶装
置を提供する。 【解決手段】 本発明の半導体記憶装置は、メモリアレ
イ１７内の不良セルのローアドレスをデコードするUPRO
M 用予備ロウデコーダ１と、不良セルのカラムアドレス
をデコードするUPROM 用予備カラムデコーダ２と、置換
制御回路３とを備える。置換制御回路３は、不良セルを
予備メモリセルに行（ロウ）単位で置き換えるのか、あ
るいは列（カラム）単位で置き換えるのかの選択を行
う。また、置換制御回路３は、UPROM への不良アドレス
情報の書き込み制御も行う。パッケージ封止後に不良が
発生した場合には、不図示のメモリ試験装置により検出
されたメモリアレイ１７内の不良アドレス情報をUPROM
に格納する。これにより、メモリアレイ１７内の不良箇
所が、行単位あるいは列単位で予備メモリセルに置き換
えられる。
メモリセルの置き換えができるようにした半導体記憶装
置を提供する。 【解決手段】 本発明の半導体記憶装置は、メモリアレ
イ１７内の不良セルのローアドレスをデコードするUPRO
M 用予備ロウデコーダ１と、不良セルのカラムアドレス
をデコードするUPROM 用予備カラムデコーダ２と、置換
制御回路３とを備える。置換制御回路３は、不良セルを
予備メモリセルに行（ロウ）単位で置き換えるのか、あ
るいは列（カラム）単位で置き換えるのかの選択を行
う。また、置換制御回路３は、UPROM への不良アドレス
情報の書き込み制御も行う。パッケージ封止後に不良が
発生した場合には、不図示のメモリ試験装置により検出
されたメモリアレイ１７内の不良アドレス情報をUPROM
に格納する。これにより、メモリアレイ１７内の不良箇
所が、行単位あるいは列単位で予備メモリセルに置き換
えられる。
Description
【０００１】
【発明の属する技術分野】本発明は、不良が生じたメモ
リセルを予備のメモリセルに置き換えることが可能な半
導体記憶装置に関する。
リセルを予備のメモリセルに置き換えることが可能な半
導体記憶装置に関する。
【０００２】
【従来の技術】ＤＲＡＭは、メモリセル構造が簡単なた
め、現在もなお微細化技術による大容量化が進んでい
る。しかしながら、微細化が進むに従って、結晶欠陥や
不純物などを原因とする、メモリアレイ内のビット不良
やカラム不良やロウ不良が増える傾向にある。
め、現在もなお微細化技術による大容量化が進んでい
る。しかしながら、微細化が進むに従って、結晶欠陥や
不純物などを原因とする、メモリアレイ内のビット不良
やカラム不良やロウ不良が増える傾向にある。
【０００３】これら不良を低減するために、メモリチッ
プ内に、予め予備のメモリセルを設けておき、不良にな
ったメモリセルを行（ロウ）単位あるいは列（カラム）
単位で置き換える方式が実用化されている。
プ内に、予め予備のメモリセルを設けておき、不良にな
ったメモリセルを行（ロウ）単位あるいは列（カラム）
単位で置き換える方式が実用化されている。
【０００４】図３は予備メモリセルを備えた従来の半導
体記憶装置の内部構成を示すブロック図である。図示の
半導体記憶装置は、ロウアドレスバッファ１１と、カラ
ムアドレスバッファ１２と、ロウアドレスをデコードす
るロウデコーダ１３と、カラムアドレスをデコードする
カラムデコーダ１４と、不良セルのロウアドレスをデコ
ードする予備ロウデコーダ１５と、不良セルのカラムア
ドレスをデコードする予備カラムデコーダ１６と、メモ
リアレイ１７とを備える。
体記憶装置の内部構成を示すブロック図である。図示の
半導体記憶装置は、ロウアドレスバッファ１１と、カラ
ムアドレスバッファ１２と、ロウアドレスをデコードす
るロウデコーダ１３と、カラムアドレスをデコードする
カラムデコーダ１４と、不良セルのロウアドレスをデコ
ードする予備ロウデコーダ１５と、不良セルのカラムア
ドレスをデコードする予備カラムデコーダ１６と、メモ
リアレイ１７とを備える。
【０００５】メモリアレイ１７内のメモリセルは、行
（ロウ）単位あるいは桁（カラム）単位で不図示の予備
メモリセルに置き換え可能とされ、予備メモリセルへの
置き換えは、ヒューズを切断することにより行う。
（ロウ）単位あるいは桁（カラム）単位で不図示の予備
メモリセルに置き換え可能とされ、予備メモリセルへの
置き換えは、ヒューズを切断することにより行う。
【０００６】図４（ａ）は図３の予備ロウデコーダおよ
び予備カラムデコーダの内部構成を示す回路図の一例で
ある。図４（ａ）に示すデコーダの内部には、アドレス
信号の各ビットの論理によりオン・オフする複数のＭＯ
ＳトランジスタＱ１〜Ｑ４が設けられ、これらＭＯＳト
ランジスタＱ１〜Ｑ４のドレイン・ソース間には、それ
ぞれヒューズ２１が接続されている。これらヒューズ２
１のうち一部のヒューズ２１を切断することで、任意の
アドレス値をデコードすることができる。
び予備カラムデコーダの内部構成を示す回路図の一例で
ある。図４（ａ）に示すデコーダの内部には、アドレス
信号の各ビットの論理によりオン・オフする複数のＭＯ
ＳトランジスタＱ１〜Ｑ４が設けられ、これらＭＯＳト
ランジスタＱ１〜Ｑ４のドレイン・ソース間には、それ
ぞれヒューズ２１が接続されている。これらヒューズ２
１のうち一部のヒューズ２１を切断することで、任意の
アドレス値をデコードすることができる。
【０００７】例えば、正規のメモリセルが不良になった
場合には、そのメモリセルに対応する図４（ｂ）に示す
正規デコーダの出力端子に接続されているヒューズを切
断し、同時に、図４（ｂ）と同じアドレス値をデコード
するために、図４（ａ）内の一部のヒューズ２１を切断
する。これにより、不良になったメモリセルは予備メモ
リセルに置き換えられる。
場合には、そのメモリセルに対応する図４（ｂ）に示す
正規デコーダの出力端子に接続されているヒューズを切
断し、同時に、図４（ｂ）と同じアドレス値をデコード
するために、図４（ａ）内の一部のヒューズ２１を切断
する。これにより、不良になったメモリセルは予備メモ
リセルに置き換えられる。
【０００８】
【発明が解決しようとする課題】ところで、図４（ａ）
のヒューズは、ポリシリコンを材料として形成されるの
が一般的であり、ヒューズを切断するにはレーザでポリ
シリコンを焼き切らなければならないため、ウエハの状
態でしか、不良箇所の置き換えができなかった。しかし
ながら、パッケージ封止後のバーン・イン工程時におい
ても、比較的多くの不良が発生することが知られてお
り、このようなパッケージ封止後の工程で不良が発生し
ても、従来は不良品として廃棄するしかなく、メモリチ
ップの歩留まり向上をなかなか実現できなかった。
のヒューズは、ポリシリコンを材料として形成されるの
が一般的であり、ヒューズを切断するにはレーザでポリ
シリコンを焼き切らなければならないため、ウエハの状
態でしか、不良箇所の置き換えができなかった。しかし
ながら、パッケージ封止後のバーン・イン工程時におい
ても、比較的多くの不良が発生することが知られてお
り、このようなパッケージ封止後の工程で不良が発生し
ても、従来は不良品として廃棄するしかなく、メモリチ
ップの歩留まり向上をなかなか実現できなかった。
【０００９】本発明は、このような点に鑑みてなされた
ものであり、その目的は、パッケージ封止後において
も、不良になったメモリセルの置き換えができるように
した半導体記憶装置を提供することにある。
ものであり、その目的は、パッケージ封止後において
も、不良になったメモリセルの置き換えができるように
した半導体記憶装置を提供することにある。
【００１０】
【課題を解決するための手段】上述した課題を解決する
ために、請求項１の発明は、メモリアレイの一部と置き
換え可能な予備メモリセルと、メモリアレイの一部を前
記予備メモリセルに置き換えるか否かを切り換える切換
手段とを備えた半導体記憶装置であって、前記切換手段
は、パッケージ封止後に検出された前記メモリアレイ内
の不良アドレス情報が格納される不揮発性の記憶部を有
し、この記憶部に格納された前記不良アドレス情報に基
づいて、前記メモリアレイ内の不良箇所を前記予備メモ
リセルに置き換える。
ために、請求項１の発明は、メモリアレイの一部と置き
換え可能な予備メモリセルと、メモリアレイの一部を前
記予備メモリセルに置き換えるか否かを切り換える切換
手段とを備えた半導体記憶装置であって、前記切換手段
は、パッケージ封止後に検出された前記メモリアレイ内
の不良アドレス情報が格納される不揮発性の記憶部を有
し、この記憶部に格納された前記不良アドレス情報に基
づいて、前記メモリアレイ内の不良箇所を前記予備メモ
リセルに置き換える。
【００１１】請求項２の発明は、請求項１に記載の半導
体記憶装置において、前記切換手段は、前記メモリアレ
イと前記予備メモリセルとの結線の少なくとも一部を電
気的に切断可能なヒューズを備え、パッケージ封止前に
前記メモリアレイ中に不良が生じた場合には、前記ヒュ
ーズを切断することにより前記メモリアレイ中の不良箇
所を前記予備メモリセルに置き換え、パッケージ封止後
に前記メモリアレイ中に不良が生じた場合には、前記記
憶部に格納された前記不良アドレス情報に基づいて前記
メモリアレイ中の不良箇所を前記予備メモリセルに置き
換える。
体記憶装置において、前記切換手段は、前記メモリアレ
イと前記予備メモリセルとの結線の少なくとも一部を電
気的に切断可能なヒューズを備え、パッケージ封止前に
前記メモリアレイ中に不良が生じた場合には、前記ヒュ
ーズを切断することにより前記メモリアレイ中の不良箇
所を前記予備メモリセルに置き換え、パッケージ封止後
に前記メモリアレイ中に不良が生じた場合には、前記記
憶部に格納された前記不良アドレス情報に基づいて前記
メモリアレイ中の不良箇所を前記予備メモリセルに置き
換える。
【００１２】請求項３の発明は、請求項１または２に記
載の半導体記憶装置において、前記メモリアレイは、ｍ
行×ｎ列（ｍ，ｎは２以上の整数）の複数のメモリセル
で構成され、前記記憶部は、前記メモリアレイの行単位
および列単位ごとに、前記不良アドレス情報を格納し、
前記記憶部に格納された前記不良アドレス情報に基づい
て、前記メモリアレイ中の不良箇所を行単位あるいは列
単位で前記予備メモリセルに置き換える。
載の半導体記憶装置において、前記メモリアレイは、ｍ
行×ｎ列（ｍ，ｎは２以上の整数）の複数のメモリセル
で構成され、前記記憶部は、前記メモリアレイの行単位
および列単位ごとに、前記不良アドレス情報を格納し、
前記記憶部に格納された前記不良アドレス情報に基づい
て、前記メモリアレイ中の不良箇所を行単位あるいは列
単位で前記予備メモリセルに置き換える。
【００１３】請求項４の発明は、請求項１〜３のいずれ
かに記載の半導体記憶装置において、前記メモリアレイ
中の不良箇所を前記予備メモリセルに置き換える制御を
行う置換制御回路を備え、この置換制御回路は、前記メ
モリアレイ中の不良箇所を行単位で前記予備メモリセル
に置き換えるか、列単位で前記予備メモリセルに置き換
えるかを選択する第１の制御サイクルと、予め特定され
た前記メモリアレイ中の不良箇所を、前記第１の制御サ
イクルによる選択結果に基づいて、前記メモリアレイの
行単位あるいは列単位ごとに前記予備メモリセルに置き
換える第２の制御サイクルと、前記メモリアレイ中の不
良箇所を前記予備メモリセルに置き換える処理の終了制
御を行う第３の制御サイクルとを連続して行う。
かに記載の半導体記憶装置において、前記メモリアレイ
中の不良箇所を前記予備メモリセルに置き換える制御を
行う置換制御回路を備え、この置換制御回路は、前記メ
モリアレイ中の不良箇所を行単位で前記予備メモリセル
に置き換えるか、列単位で前記予備メモリセルに置き換
えるかを選択する第１の制御サイクルと、予め特定され
た前記メモリアレイ中の不良箇所を、前記第１の制御サ
イクルによる選択結果に基づいて、前記メモリアレイの
行単位あるいは列単位ごとに前記予備メモリセルに置き
換える第２の制御サイクルと、前記メモリアレイ中の不
良箇所を前記予備メモリセルに置き換える処理の終了制
御を行う第３の制御サイクルとを連続して行う。
【００１４】請求項５の発明は、請求項４に記載の半導
体記憶装置において、前記置換制御回路は、前記第１の
制御サイクルにおいて、前記メモリアレイへの読み出し
および書き込みを制御するＲＡＳ信号、ＣＡＳ信号およ
びライトイネーブル信号が予め定めた論理になったとき
に第１のアドレス信号が入力された場合には、前記メモ
リアレイの不良箇所を行単位で前記予備メモリセルに置
き換える制御を行い、前記ＲＡＳ信号、ＣＡＳ信号およ
びライトイネーブル信号が前記予め定めた論理になった
ときに第２のアドレス信号が入力された場合には、前記
メモリアレイの不良箇所を列単位で前記予備メモリセル
に置き換える制御を行う。
体記憶装置において、前記置換制御回路は、前記第１の
制御サイクルにおいて、前記メモリアレイへの読み出し
および書き込みを制御するＲＡＳ信号、ＣＡＳ信号およ
びライトイネーブル信号が予め定めた論理になったとき
に第１のアドレス信号が入力された場合には、前記メモ
リアレイの不良箇所を行単位で前記予備メモリセルに置
き換える制御を行い、前記ＲＡＳ信号、ＣＡＳ信号およ
びライトイネーブル信号が前記予め定めた論理になった
ときに第２のアドレス信号が入力された場合には、前記
メモリアレイの不良箇所を列単位で前記予備メモリセル
に置き換える制御を行う。
【００１５】請求項６の発明は、請求項４または５に記
載の半導体記憶装置において、前記置換制御回路は、前
記第２の制御サイクルにおいて、前記ＲＡＳ信号、ＣＡ
Ｓ信号およびライトイネーブル信号が前記予め定めた論
理になったときに入力された第３のアドレス信号を不良
アドレスとして、前記記憶部に前記不良アドレス情報を
格納する。
載の半導体記憶装置において、前記置換制御回路は、前
記第２の制御サイクルにおいて、前記ＲＡＳ信号、ＣＡ
Ｓ信号およびライトイネーブル信号が前記予め定めた論
理になったときに入力された第３のアドレス信号を不良
アドレスとして、前記記憶部に前記不良アドレス情報を
格納する。
【００１６】請求項７の発明は、請求項１〜６のいずれ
かに記載の半導体記憶装置において、前記記憶部は、Ｕ
ＰＲＯＭ(Unerasable PROM) である。
かに記載の半導体記憶装置において、前記記憶部は、Ｕ
ＰＲＯＭ(Unerasable PROM) である。
【００１７】
【発明の実施の形態】以下、本発明に係る半導体記憶装
置について、図面を参照しながら具体的に説明する。図
１は、本発明に係る半導体記憶装置の一実施形態のブロ
ック図であり、ＤＲＡＭの内部構成を示している。図１
では、図３と共通する構成部分には同一符号を付してお
り、以下では図３と異なる部分を中心に説明する。
置について、図面を参照しながら具体的に説明する。図
１は、本発明に係る半導体記憶装置の一実施形態のブロ
ック図であり、ＤＲＡＭの内部構成を示している。図１
では、図３と共通する構成部分には同一符号を付してお
り、以下では図３と異なる部分を中心に説明する。
【００１８】図１の半導体記憶装置は、図３の構成に加
えて、UPROM(Unerasable PROM)を用いた予備ロウデコー
ダ（以下、UPROM 用予備ロウデコーダと呼ぶ）１と、UP
ROMを用いた予備カラムデコーダ（以下、UPROM 用予備
カラムデコーダと呼ぶ）２と、置換制御回路３とを備え
る。また、図１の半導体記憶装置には、ヒューズの代用
をする不図示のUPROM が設けられている。なお、図１で
は、図３の予備ロウデコーダ１５を「ポリシリコン用予
備ロウデコーダ」とし、予備カラムデコーダ１６を「ポ
リシリコン用予備カラムデコーダ」としている。
えて、UPROM(Unerasable PROM)を用いた予備ロウデコー
ダ（以下、UPROM 用予備ロウデコーダと呼ぶ）１と、UP
ROMを用いた予備カラムデコーダ（以下、UPROM 用予備
カラムデコーダと呼ぶ）２と、置換制御回路３とを備え
る。また、図１の半導体記憶装置には、ヒューズの代用
をする不図示のUPROM が設けられている。なお、図１で
は、図３の予備ロウデコーダ１５を「ポリシリコン用予
備ロウデコーダ」とし、予備カラムデコーダ１６を「ポ
リシリコン用予備カラムデコーダ」としている。
【００１９】メモリアレイ１７内には不図示の予備メモ
リセルが設けられており、メモリアレイ１７内の一部の
メモリセルに不良が生じると、行（ロウ）単位あるいは
桁（カラム）単位で予備メモリセルへの置き換えが行わ
れる。
リセルが設けられており、メモリアレイ１７内の一部の
メモリセルに不良が生じると、行（ロウ）単位あるいは
桁（カラム）単位で予備メモリセルへの置き換えが行わ
れる。
【００２０】予備メモリセルへの置き換えを行うには２
通りの方法があり、１つは従来と同様にヒューズを切断
して置き換えを行う方法であり、もう１つはUPROM に特
定の値を格納して置き換えを行う方法である。前者はパ
ッケージ封止前に行われ、後者はパッケージ封止後に行
われる。UPROM 内には、メモリアレイ１７内の行単位お
よび列単位ごとに、不良か否かを示す情報が格納され
る。
通りの方法があり、１つは従来と同様にヒューズを切断
して置き換えを行う方法であり、もう１つはUPROM に特
定の値を格納して置き換えを行う方法である。前者はパ
ッケージ封止前に行われ、後者はパッケージ封止後に行
われる。UPROM 内には、メモリアレイ１７内の行単位お
よび列単位ごとに、不良か否かを示す情報が格納され
る。
【００２１】図１のUPROM 用予備ロウデコーダ１は、メ
モリアレイ１７内の不良セルのローアドレスをデコード
する。同様に、UPROM 用予備カラムデコーダ２は、メモ
リアレイ１７内の不良セルのカラムアドレスをデコード
する。置換制御回路３は、不良セルを予備メモリセルに
行（ロウ）単位で置き換えるのか、あるいは列（カラ
ム）単位で置き換えるのかの選択を行う。また、置換制
御回路３は、UPROM への不良アドレス情報の書き込み制
御も行う。
モリアレイ１７内の不良セルのローアドレスをデコード
する。同様に、UPROM 用予備カラムデコーダ２は、メモ
リアレイ１７内の不良セルのカラムアドレスをデコード
する。置換制御回路３は、不良セルを予備メモリセルに
行（ロウ）単位で置き換えるのか、あるいは列（カラ
ム）単位で置き換えるのかの選択を行う。また、置換制
御回路３は、UPROM への不良アドレス情報の書き込み制
御も行う。
【００２２】図２は図１の半導体記憶装置における不良
救済サイクルの動作タイミング図であり、この図に基づ
いて図１の動作を説明する。
救済サイクルの動作タイミング図であり、この図に基づ
いて図１の動作を説明する。
【００２３】パッケージ封止前に不良が発生した場合に
は、図３に示す従来の装置と同様に、ポリシリコンを材
料として形成されたヒューズを切断して、メモリアレイ
１７内の不良箇所を、行単位あるいは列単位で予備メモ
リセルに置き換える。
は、図３に示す従来の装置と同様に、ポリシリコンを材
料として形成されたヒューズを切断して、メモリアレイ
１７内の不良箇所を、行単位あるいは列単位で予備メモ
リセルに置き換える。
【００２４】一方、パッケージ封止後に、不図示のメモ
リ試験装置によりメモリアレイ１７内に不良が見つかっ
た場合には、図２に示す不良救済サイクルが実行され
る。不良救済サイクルは、図２の時刻Ｔ１〜Ｔ２に示す
不良救済エントリーサイクルと、時刻Ｔ２〜Ｔ３に示す
不良アドレス取り込みサイクルと、時刻Ｔ３〜Ｔ４に示
す不良救済終了サイクルとに分けられる。
リ試験装置によりメモリアレイ１７内に不良が見つかっ
た場合には、図２に示す不良救済サイクルが実行され
る。不良救済サイクルは、図２の時刻Ｔ１〜Ｔ２に示す
不良救済エントリーサイクルと、時刻Ｔ２〜Ｔ３に示す
不良アドレス取り込みサイクルと、時刻Ｔ３〜Ｔ４に示
す不良救済終了サイクルとに分けられる。
【００２５】まず、時刻Ｔ１〜Ｔ２では、ＣＡＳ信号と
ＷＥ信号がローレベルに設定された後に、ＲＡＳ信号が
ローレベルに設定される。これにより、置換制御回路３
は、メモリアレイ１７の不良救済動作を開始する。
ＷＥ信号がローレベルに設定された後に、ＲＡＳ信号が
ローレベルに設定される。これにより、置換制御回路３
は、メモリアレイ１７の不良救済動作を開始する。
【００２６】より具体的には、ＲＡＳ信号がローレベル
になった時点で、第１のアドレス値（例えば、＄３３３
Ｈ）が入力された場合には、置換制御回路３は、行（ロ
ウ）単位で予備メモリセルに置き換える制御を行う。一
方、ＲＡＳ信号がローレベルになった時点で、第２のア
ドレス値（例えば、＄３５５Ｈ）が入力された場合に
は、置換制御回路３は、桁（カラム）単位で予備メモリ
セルに置き換える制御を行う。
になった時点で、第１のアドレス値（例えば、＄３３３
Ｈ）が入力された場合には、置換制御回路３は、行（ロ
ウ）単位で予備メモリセルに置き換える制御を行う。一
方、ＲＡＳ信号がローレベルになった時点で、第２のア
ドレス値（例えば、＄３５５Ｈ）が入力された場合に
は、置換制御回路３は、桁（カラム）単位で予備メモリ
セルに置き換える制御を行う。
【００２７】時刻Ｔ２〜Ｔ３の不良アドレス取り込みサ
イクルでは、時刻Ｔ１〜Ｔ２と同様に、ＣＡＳ信号とＷ
Ｅ信号がローレベルに設定された後に、ＲＡＳ信号がロ
ーレベルに設定され、このとき、アドレス端子には、メ
モリ試験装置で検出された不良アドレスが入力される。
イクルでは、時刻Ｔ１〜Ｔ２と同様に、ＣＡＳ信号とＷ
Ｅ信号がローレベルに設定された後に、ＲＡＳ信号がロ
ーレベルに設定され、このとき、アドレス端子には、メ
モリ試験装置で検出された不良アドレスが入力される。
【００２８】このアドレスは置換制御回路３内でデコー
ドされ、UPROM 内の対応する記憶領域に、不良になった
ことを示す情報（例えば「１」）が格納される。より詳
細に説明すると、UPROM は、メモリアレイ１７内のロー
アドレスおよびカラムアドレスに対応してそれぞれ記憶
領域を備えており、不良箇所のローアドレスあるいはカ
ラムアドレスに対応する記憶領域に、不良になったこと
を示す情報（例えば、「１」）が格納される。
ドされ、UPROM 内の対応する記憶領域に、不良になった
ことを示す情報（例えば「１」）が格納される。より詳
細に説明すると、UPROM は、メモリアレイ１７内のロー
アドレスおよびカラムアドレスに対応してそれぞれ記憶
領域を備えており、不良箇所のローアドレスあるいはカ
ラムアドレスに対応する記憶領域に、不良になったこと
を示す情報（例えば、「１」）が格納される。
【００２９】UPROM は、図４（ａ）に示すヒューズ２１
と同じように作用し、例えば「１」が格納された場合に
は、メモリアレイ１７内の不良箇所が行（ロウ）単位あ
るいは桁（カラム）単位で予備メモリセルに置き換えら
れる。
と同じように作用し、例えば「１」が格納された場合に
は、メモリアレイ１７内の不良箇所が行（ロウ）単位あ
るいは桁（カラム）単位で予備メモリセルに置き換えら
れる。
【００３０】時刻Ｔ３〜Ｔ４の不良救済終了サイクルで
は、ＣＡＳ信号がローレベルに設定され、かつライトイ
ネーブル信号ＷＥがハイレベルに設定された後にＲＡＳ
信号がローレベルに設定される。これにより、置換制御
回路３は不良救済処理を終了する。
は、ＣＡＳ信号がローレベルに設定され、かつライトイ
ネーブル信号ＷＥがハイレベルに設定された後にＲＡＳ
信号がローレベルに設定される。これにより、置換制御
回路３は不良救済処理を終了する。
【００３１】半導体記憶装置の通常の使用状態におい
て、外部から不良アドレスが入力されると、そのアドレ
スはUPROM 用予備ロウデコーダ１やUPROM 用予備カラム
デコーダ２でデコードされ、不良メモリセルの代わり
に、予備メモリセルがアクセスされる。
て、外部から不良アドレスが入力されると、そのアドレ
スはUPROM 用予備ロウデコーダ１やUPROM 用予備カラム
デコーダ２でデコードされ、不良メモリセルの代わり
に、予備メモリセルがアクセスされる。
【００３２】このように、本発明では、半導体記憶装置
内に、ヒューズと同じ作用を行うUPROM を備えており、
メモリアレイ１７内にビット不良やロウ不良やカラム不
良が起こった場合には、不良アドレス情報をUPROM 内に
格納して不良箇所を自動的に予備メモリセルと置き換え
るようにしたため、パッケージ封止後でも、メモリアレ
イ１７内の不良を救済することができる。したがって、
パッケージ封止後のバーン・イン工程で不良が発生して
も、不良品として廃棄しなくて済み、メモリチップの歩
留まりを向上できる。
内に、ヒューズと同じ作用を行うUPROM を備えており、
メモリアレイ１７内にビット不良やロウ不良やカラム不
良が起こった場合には、不良アドレス情報をUPROM 内に
格納して不良箇所を自動的に予備メモリセルと置き換え
るようにしたため、パッケージ封止後でも、メモリアレ
イ１７内の不良を救済することができる。したがって、
パッケージ封止後のバーン・イン工程で不良が発生して
も、不良品として廃棄しなくて済み、メモリチップの歩
留まりを向上できる。
【００３３】上述した実施形態では、ＤＲＡＭの不良救
済を例に取って説明したが、本発明は、ＳＲＡＭやＥＥ
ＰＲＯＭなどのあらゆる種類のメモリチップに適用する
ことができる。
済を例に取って説明したが、本発明は、ＳＲＡＭやＥＥ
ＰＲＯＭなどのあらゆる種類のメモリチップに適用する
ことができる。
【００３４】また、上述した実施形態では、パッケージ
封止後のみ、UPROM に不良アドレス情報を格納する例を
説明したが、パッケージ封止前に、ヒューズの代用とし
てUPROM に不良アドレス情報を格納してもよい。このよ
うにすれば、ヒューズが不要となり、メモリ構成を簡略
化できる。
封止後のみ、UPROM に不良アドレス情報を格納する例を
説明したが、パッケージ封止前に、ヒューズの代用とし
てUPROM に不良アドレス情報を格納してもよい。このよ
うにすれば、ヒューズが不要となり、メモリ構成を簡略
化できる。
【００３５】
【発明の効果】以上詳細に説明したように、本発明によ
れば、メモリアレイ内の不良アドレス情報を格納するた
めの不揮発性の記憶部を半導体記憶装置内に設け、記憶
部に不良アドレス情報が格納されている場合には、メモ
リアレイ内の不良箇所を自動的に予備メモリセルに置き
換えるようにしたため、パッケージ封止後であっても、
メモリアレイの不良を救済でき、メモリチップの歩留ま
りを向上できる。
れば、メモリアレイ内の不良アドレス情報を格納するた
めの不揮発性の記憶部を半導体記憶装置内に設け、記憶
部に不良アドレス情報が格納されている場合には、メモ
リアレイ内の不良箇所を自動的に予備メモリセルに置き
換えるようにしたため、パッケージ封止後であっても、
メモリアレイの不良を救済でき、メモリチップの歩留ま
りを向上できる。
【図１】本発明に係る半導体記憶装置の一実施形態のブ
ロック図。
ロック図。
【図２】不良救済サイクルの動作タイミング図。
【図３】従来の半導体記憶装置の内部構成を示すブロッ
ク図である。
ク図である。
【図４】（ａ）は予備ロウデコーダまたは予備カラムデ
コーダの回路図、（ｂ）はロウデコーダまたはカラムデ
コーダの回路図。
コーダの回路図、（ｂ）はロウデコーダまたはカラムデ
コーダの回路図。
１ UPROM 用予備ロウデコーダ ２ UPROM 用予備カラムデコーダ ３ 置換制御回路 １１ ロウアドレスバッファ １２ カラムアドレスバッファ １３ ロウデコーダ １４ カラムデコーダ １５ 予備ロウデコーダ １６ 予備カラムデコーダ １７ メモリアレイ
Claims (7)
- 【請求項１】メモリアレイの一部と置き換え可能な予備
メモリセルと、 メモリアレイの一部を前記予備メモリセルに置き換える
か否かを切り換える切換手段とを備えた半導体記憶装置
であって、 前記切換手段は、パッケージ封止後に検出された前記メ
モリアレイ内の不良アドレス情報が格納される不揮発性
の記憶部を有し、 この記憶部に格納された前記不良アドレス情報に基づい
て、前記メモリアレイ内の不良箇所を前記予備メモリセ
ルに置き換えることを特徴とする半導体記憶装置。 - 【請求項２】前記切換手段は、前記メモリアレイと前記
予備メモリセルとの結線の少なくとも一部を電気的に切
断可能なヒューズを備え、 パッケージ封止前に前記メモリアレイ中に不良が生じた
場合には、前記ヒューズを切断することにより前記メモ
リアレイ中の不良箇所を前記予備メモリセルに置き換
え、パッケージ封止後に前記メモリアレイ中に不良が生
じた場合には、前記記憶部に格納された前記不良アドレ
ス情報に基づいて前記メモリアレイ中の不良箇所を前記
予備メモリセルに置き換えることを特徴とする請求項１
に記載の半導体記憶装置。 - 【請求項３】前記メモリアレイは、ｍ行×ｎ列（ｍ，ｎ
は２以上の整数）の複数のメモリセルで構成され、 前記記憶部は、前記メモリアレイの行単位および列単位
ごとに、前記不良アドレス情報を格納し、 前記記憶部に格納された前記不良アドレス情報に基づい
て、前記メモリアレイ中の不良箇所を行単位あるいは列
単位で前記予備メモリセルに置き換えることを特徴とす
る請求項１または２に記載の半導体記憶装置。 - 【請求項４】前記メモリアレイ中の不良箇所を前記予備
メモリセルに置き換える制御を行う置換制御回路を備
え、 この置換制御回路は、 前記メモリアレイ中の不良箇所を行単位で前記予備メモ
リセルに置き換えるか、列単位で前記予備メモリセルに
置き換えるかを選択する第１の制御サイクルと、 予め特定された前記メモリアレイ中の不良箇所を、前記
第１の制御サイクルによる選択結果に基づいて、前記メ
モリアレイの行単位あるいは列単位ごとに前記予備メモ
リセルに置き換える第２の制御サイクルと、 前記メモリアレイ中の不良箇所を前記予備メモリセルに
置き換える処理の終了制御を行う第３の制御サイクルと
を連続して行うことを特徴とする請求項１〜３のいずれ
かに記載の半導体記憶装置。 - 【請求項５】前記置換制御回路は、前記第１の制御サイ
クルにおいて、前記メモリアレイへの読み出しおよび書
き込みを制御するＲＡＳ信号、ＣＡＳ信号およびライト
イネーブル信号が予め定めた論理になったときに第１の
アドレス信号が入力された場合には、前記メモリアレイ
の不良箇所を行単位で前記予備メモリセルに置き換える
制御を行い、前記ＲＡＳ信号、ＣＡＳ信号およびライト
イネーブル信号が前記予め定めた論理になったときに第
２のアドレス信号が入力された場合には、前記メモリア
レイの不良箇所を列単位で前記予備メモリセルに置き換
える制御を行うことを特徴とする請求項４に記載の半導
体記憶装置。 - 【請求項６】前記置換制御回路は、前記第２の制御サイ
クルにおいて、前記ＲＡＳ信号、ＣＡＳ信号およびライ
トイネーブル信号が前記予め定めた論理になったときに
入力された第３のアドレス信号を不良アドレスとして、
前記記憶部に前記不良アドレス情報を格納することを特
徴とする請求項４または５に記載の半導体記憶装置。 - 【請求項７】前記記憶部は、ＵＰＲＯＭ(Unerasable PR
OM) であることを特徴とする請求項１〜６のいずれかに
記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9164253A JPH1116385A (ja) | 1997-06-20 | 1997-06-20 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9164253A JPH1116385A (ja) | 1997-06-20 | 1997-06-20 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1116385A true JPH1116385A (ja) | 1999-01-22 |
Family
ID=15789593
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9164253A Abandoned JPH1116385A (ja) | 1997-06-20 | 1997-06-20 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1116385A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002109899A (ja) * | 2000-07-26 | 2002-04-12 | Mitsubishi Electric Corp | 半導体記憶装置およびそれを備える半導体集積回路装置 |
| KR100346418B1 (ko) * | 2000-09-28 | 2002-08-01 | 삼성전자 주식회사 | 반도체 메모리 장치 및 이 장치의 구제 방법 |
| KR100383259B1 (ko) * | 2000-11-23 | 2003-05-09 | 삼성전자주식회사 | 반도체 메모리 장치 및 이 장치의 프로그램된 불량어드레스 확인 방법 |
| US6563750B2 (en) | 2000-07-13 | 2003-05-13 | Hitachi, Ltd. | Semiconductor memory including a circuit for selecting redundant memory cells |
| JP2003288793A (ja) * | 2002-02-21 | 2003-10-10 | Hynix Semiconductor Inc | 不揮発性強誘電体メモリデバイスのリペア方法及び回路 |
| JP2006286141A (ja) * | 2005-04-04 | 2006-10-19 | Toshiba Corp | 半導体記憶装置 |
| KR100746389B1 (ko) * | 1999-12-29 | 2007-08-03 | 인피니언 테크놀로지스 아게 | 결함 메모리 셀의 어드레스를 저장하기 위한 메모리유닛을 갖춘 집적 반도체 메모리 |
| KR100827772B1 (ko) * | 2000-06-30 | 2008-05-07 | 엘피다 메모리, 아이엔씨. | 반도체집적회로 |
| US7746712B2 (en) | 2007-04-05 | 2010-06-29 | Samsung Electronics Co., Ltd. | Semiconductor memory device including post package repair control circuit and post package repair method |
-
1997
- 1997-06-20 JP JP9164253A patent/JPH1116385A/ja not_active Abandoned
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100746389B1 (ko) * | 1999-12-29 | 2007-08-03 | 인피니언 테크놀로지스 아게 | 결함 메모리 셀의 어드레스를 저장하기 위한 메모리유닛을 갖춘 집적 반도체 메모리 |
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| JP2006286141A (ja) * | 2005-04-04 | 2006-10-19 | Toshiba Corp | 半導体記憶装置 |
| US7746712B2 (en) | 2007-04-05 | 2010-06-29 | Samsung Electronics Co., Ltd. | Semiconductor memory device including post package repair control circuit and post package repair method |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060501 |
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| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060512 |
|
| A762 | Written abandonment of application |
Free format text: JAPANESE INTERMEDIATE CODE: A762 Effective date: 20060711 |